JP2021170885A - 電力変換装置 - Google Patents

Abstract

【課題】適切なフィードバックを行うことができる電力変換装置を提供すること。【解決手段】電力変換装置１０は、スイッチング素子１１と、スイッチング素子１１を駆動させるドライバ回路１２と、を備えている。ドライバ回路１２は、外部指令電圧Ｖｐ及びフィードバック電圧Ｖｆｂが入力され両者を加算する加算回路６０を備えている。ここで、電力変換装置１０は、加算回路６０に入力されるフィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替える切替部１００と、切替部１００を制御する制御回路１３０と、を備えている。第１電圧Ｖｘは、スイッチング素子１１に流れる印加電流としてのドレイン電流Ｉｄの変化に対応した電圧であり、第２電圧Ｖｙは、スイッチング素子１１の印加電圧であるソース−ドレイン間電圧Ｖｄｓの変化に対応した電圧である。【選択図】図３

Description

本発明は、電力変換装置に関する。

例えば特許文献１には、スイッチング素子としてのＩＧＢＴを駆動させるドライバ回路が記載されている。特許文献１に記載のドライバ回路は、スイッチング損失の低減とサージ電圧又はサージ電流の低減との両立を図るために、ＩＧＢＴを流れる電流が変化することによってエミッタ配線のインダクタンス分にて発生する逆起電力としての誘起電圧をフィードバックさせるアクティブゲート制御を行っている。

特開２００４−４８８４３号公報

ここで、スイッチング素子の特性、状況、使用環境などによっては、ＩＧＢＴを流れる電流の変化に対応した電圧をフィードバックさせる構成では、適切なフィードバックを行うことができず、サージの抑制と電力損失の低減との両立というフィードバックによる効果を充分に得られない場合があり得る。

本発明は、上述した事情を鑑みてなされたものであり、その目的は適切なフィードバックを行うことができる電力変換装置を提供することである。

上記目的を達成する電力変換装置は、制御端子を有するスイッチング素子と、前記スイッチング素子を駆動させるドライバ回路と、を備え、前記ドライバ回路は、外部指令電圧が入力される外部入力端子と、前記外部指令電圧及びフィードバック電圧が入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、前記加算回路に入力される前記フィードバック電圧を、前記スイッチング素子に流れる印加電流の変化に対応した第１電圧、又は、前記スイッチング素子の印加電圧の変化に対応した第２電圧に切り替える切替部と、前記切替部を制御する制御部と、を備えていることを特徴とする。

かかる構成によれば、加算回路に、外部指令電圧と、印加電流又は印加電圧の変化に対応したフィードバック電圧とが入力される。そして、スイッチング素子は両者を加算した加算電圧によって駆動する。これにより、印加電流又は印加電圧の急峻な立ち上がりを抑制しつつスイッチングスピードを上げることができる。したがって、サージの抑制と電力損失の低減との両立を図ることができる。

ここで、本構成によれば、フィードバック電圧を第１電圧又は第２電圧に切り替えることができる。第１電圧と第２電圧とは、対応する変化対象が異なる。詳細には、第１電圧は印加電流の変化に対応しており、第２電圧は印加電圧に対応している。これにより、素子特性、使用環境、状況などに応じてフィードバック電圧を切り替えることにより、より適切なフィードバックを行うことができる。

上記電力変換装置について、前記切替部と前記加算回路とを接続しているメインラインと、前記第１電圧が印加される第１ラインと、前記第２電圧が印加される第２ラインと、を備え、前記切替部は、前記メインラインの接続先を前記第１ライン又は前記第２ラインに切り替えるものであるとよい。

かかる構成によれば、切替部によってメインラインの接続先が第１ラインに切り替わっている場合、第１電圧がメインラインを伝送して加算回路に入力される。一方、切替部によってメインラインの接続先が第２ラインに切り替わっている場合、第２電圧がメインラインを伝送して加算回路に入力される。これにより、加算回路に入力されるフィードバック電圧を第１電圧又は第２電圧に切り替えることができる。

上記電力変換装置について、前記印加電圧が入力される前記第２ライン上に設けられた検出コンデンサと、前記検出コンデンサと協働して微分回路を構成する検出抵抗と、を備えているとよい。

かかる構成によれば、第２ラインに入力される印加電圧は微分回路によって第２電圧に変換される。これにより、第２ラインに第２電圧が印加され、印加電圧の変化を検出することができる。また、検出コンデンサのキャパシタンスを調整することにより第２電圧の大きさを調整できるため、加算回路に入力されるフィードバック電圧の大きさを所望の値にすることができる。

上記電力変換装置について、前記第１ライン上に設けられた分圧抵抗と、前記分圧抵抗と協働して分圧回路を構成する検出抵抗と、を備えているとよい。
かかる構成によれば、第１電圧を分圧回路によって分圧することができる。この場合、分圧抵抗の抵抗値を調整することにより、加算回路に入力される第１電圧の大きさを調整することができるため、加算回路に入力されるフィードバック電圧の大きさを所望の値にすることができる。

上記電力変換装置について、前記第１ライン上に設けられた分圧抵抗と、前記印加電圧が入力される前記第２ライン上に設けられた検出コンデンサと、前記メインラインに接続された検出抵抗と、を備え、前記検出抵抗は、前記切替部によって前記メインラインの接続先が前記第１ラインとなっている場合には前記分圧抵抗と協働して分圧回路を構成する一方、前記切替部によって前記メインラインの接続先が前記第２ラインとなっている場合には前記検出コンデンサと協働して微分回路を構成するとよい。

かかる構成によれば、メインラインの接続先が第１ラインとなっている場合には第１電圧を分圧回路によって分圧することができる。この場合、分圧抵抗の抵抗値を調整することにより、加算回路に入力される第１電圧の大きさを調整することができるため、加算回路に入力されるフィードバック電圧の大きさを所望の値にすることができる。

また、メインラインの接続先が第２ラインとなっている場合には、第２ラインに入力される印加電圧は微分回路によって第２電圧に変換される。これにより、第２ラインに第２電圧が印加され、印加電圧の変化を検出することができる。また、検出コンデンサのキャパシタンスを調整することにより第２電圧の大きさを調整できるため、加算回路に入力されるフィードバック電圧の大きさを所望の値にすることができる。

特に、本構成によれば、分圧回路と微分回路とで共通の検出抵抗が用いられている。これにより、分圧回路と微分回路とのそれぞれに抵抗を設ける構成と比較して、構成の簡素化を図ることができる。

上記電力変換装置について、前記メインライン上に設けられ、入力される前記フィードバック電圧を増幅させて前記加算回路へ向けて出力する電圧増幅回路を備え、前記切替部は、前記電圧増幅回路の入力先を前記第１ライン又は前記第２ラインに切り替えるものであるとよい。

かかる構成によれば、第１電圧及び第２電圧のいずれも同一の電圧増幅回路によって増幅されて加算回路に入力される。これにより、第１電圧に対応した電圧増幅回路と第２電圧に対応した電圧増幅回路とを別々に設ける必要がないため、構成の簡素化を図ることができる。

上記電力変換装置について、前記制御部は、前記スイッチング素子がターンオンする場合に前記フィードバック電圧が前記第１電圧となるように前記切替部を制御するとよい。
スイッチング素子がターンオンする場合には、印加電流の方が印加電圧よりも早期に変化し易い場合がある。この点、本構成によれば、スイッチング素子がターンオンする場合にはフィードバック電圧として、印加電流の変化に対応した第１電圧が用いられるため、早期にフィードバック電圧によるフィードバックを行うことができる。

上記電力変換装置について、前記制御部は、前記スイッチング素子がターンオフする場合に前記フィードバック電圧が前記第２電圧となるように前記切替部を制御するとよい。
スイッチング素子がターンオフする場合には、印加電圧の方が印加電流よりも早期に変化し易い場合がある。この点、本構成によれば、スイッチング素子がターンオフする場合にはフィードバック電圧として、印加電圧の変化に対応した第２電圧が用いられるため、早期にフィードバック電圧によるフィードバックを行うことができる。

上記電力変換装置について、前記第１電圧は、前記印加電流が変化することによって前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分にて生じる逆起電力であるとよい。

かかる構成によれば、印加電流の変化を好適に検出することができる。

この発明によれば、適切なフィードバックを行うことができる。

電力変換装置の電気的構成の概要を示す回路図。 回路基板上に実装されたスイッチング素子とドライバ回路とを模式的に示す正面図。 ドライバ回路の回路図。 ターンオン時におけるドレイン電流及びソース−ドレイン間電圧の変化を模式的に示すグラフ。 ターンオフ時におけるドレイン電流及びソース−ドレイン間電圧の変化を模式的に示すグラフ。 別例の電力変換装置を示す回路図。

以下、電力変換装置の一実施形態について説明する。
本実施形態の電力変換装置１０は、例えば車両２００に搭載されており、車両２００に設けられている電動モータ２０１を駆動するのに用いられる。

本実施形態の電動モータ２０１は、車両２００の車輪を回転させるための走行用モータである。本実施形態の電動モータ２０１は、３相コイル２０２ｕ，２０２ｖ，２０２ｗを有している。３相コイル２０２ｕ，２０２ｖ，２０２ｗは例えばＹ結線されている。３相コイル２０２ｕ，２０２ｖ，２０２ｗが所定のパターンで通電されることにより、電動モータ２０１が回転する。なお、３相コイル２０２ｕ，２０２ｖ，２０２ｗの結線態様は、Ｙ結線に限られず任意であり、例えばデルタ結線でもよい。

図１に示すように、車両２００は蓄電装置２０３を有している。本実施形態の電力変換装置１０は、蓄電装置２０３の直流電力を電動モータ２０１が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置１０は、蓄電装置２０３を用いて電動モータ２０１を駆動させる駆動装置とも言える。なお、蓄電装置２０３の電圧を電源電圧Ｖｄｃとする。

電力変換装置１０は、スイッチング素子１１を有している。本実施形態の電力変換装置１０は、スイッチング素子１１を複数有しており、詳細には、ｕ相コイル２０２ｕに対応するｕ相スイッチング素子１１ｕ１，１１ｕ２と、ｖ相コイル２０２ｖに対応するｖ相スイッチング素子１１ｖ１，１１ｖ２と、ｗ相コイル２０２ｗに対応するｗ相スイッチング素子１１ｗ１，１１ｗ２と、を備えている。

各スイッチング素子１１ｕ１，１１ｕ２，１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２（以下、「各スイッチング素子１１ｕ１〜１１ｗ２」という。）は、例えばパワースイッチング素子であり、一例としてはＭＯＳＦＥＴである。各スイッチング素子１１ｕ１〜１１ｗ２が「スイッチング素子」に対応する。スイッチング素子１１ｕ１〜１１ｗ２は、還流ダイオード（ボディダイオード）Ｄｕ１〜Ｄｗ２を有している。

各ｕ相スイッチング素子１１ｕ１，１１ｕ２は接続線を介して互いに直列に接続されている。詳細には、上アームｕ相スイッチング素子１１ｕ１と下アームｕ相スイッチング素子１１ｕ２とが接続線を介して接続されており、その接続線はｕ相コイル２０２ｕに接続されている。上アームｕ相スイッチング素子１１ｕ１は、蓄電装置２０３の高圧側である正極端子（＋端子）に接続されている。下アームｕ相スイッチング素子１１ｕ２は、蓄電装置２０３の低圧側である負極端子（−端子）に接続されている。

なお、他のスイッチング素子１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２の接続態様は、対応するコイルが異なる点を除いて、ｕ相スイッチング素子１１ｕ１，１１ｕ２と同様である。

図１及び図２に示すように、電力変換装置１０は、スイッチング素子１１を駆動させるドライバ回路１２と、スイッチング素子１１及びドライバ回路１２が実装される回路基板１３と、を備えている。

本実施形態のドライバ回路１２は所謂ゲートドライバ回路である。本実施形態の電力変換装置１０は、複数のスイッチング素子１１に対応させてドライバ回路１２を複数有している。詳細には、電力変換装置１０は、複数のスイッチング素子１１ｕ１〜１１ｗ２に対応させて複数のドライバ回路１２ｕ１〜１２ｗ２を有している。ドライバ回路１２ｕ１〜１２ｗ２は、スイッチング素子１１ｕ１〜１１ｗ２のゲートに接続されており、ゲート電圧を制御することによりスイッチング素子１１ｕ１〜１１ｗ２をＯＮ／ＯＦＦさせる。

図１に示すように、車両２００は、電力変換装置１０を制御する変換制御装置１４を備えている。本実施形態の変換制御装置１４はインバータ制御装置である。変換制御装置１４は、外部からの指令（例えば要求回転速度）に基づいて、電動モータ２０１に流れる目標電流を決定し、その目標電流が流れるための外部指令電圧Ｖｐを導出する。そして、変換制御装置１４は、外部指令電圧Ｖｐをドライバ回路１２に向けて出力する。

本実施形態では、変換制御装置１４は、スイッチング素子１１ｕ１〜１１ｗ２ごとに外部指令電圧Ｖｐを導出し、各ドライバ回路１２ｕ１〜１２ｗ２に外部指令電圧Ｖｐを出力する。これにより、各スイッチング素子１１ｕ１〜１１ｗ２が個別に制御される。

外部指令電圧Ｖｐは所定のパルス幅を有するパルス電圧である。例えば、外部指令電圧Ｖｐは、ＬＯＷからＨＩに切り替わり、一定期間ＨＩ状態を維持した後に、ＨＩからＬＯＷに切り替わる。以降の説明において、ＬＯＷからＨＩの切り替わりを「立ち上がり」といい、ＨＩからＬＯＷの切り替わりを「立ち下がり」という。

なお、本実施形態の変換制御装置１４は、回路基板１３に実装されている。ただし、これに限られず、変換制御装置１４は、回路基板１３とは別の基板に実装されていてもよい。

ドライバ回路１２ｕ１〜１２ｗ２は、それぞれ個別に入力される外部指令電圧Ｖｐに基づいて、スイッチング素子１１ｕ１〜１１ｗ２に対してゲート電圧を印加する。これにより、各スイッチング素子１１ｕ１〜１１ｗ２が周期的にＯＮ／ＯＦＦし、蓄電装置２０３の直流電力が３相の交流電力に変換されて電動モータ２０１に供給される。すなわち、変換制御装置１４は、電力変換装置１０をＰＷＭ制御するものである。

次にドライバ回路１２ｕ１〜１２ｗ２及びスイッチング素子１１ｕ１〜１１ｗ２について詳細に説明する。
ここで、各スイッチング素子１１ｕ１〜１１ｗ２は基本的に同一構成であり、各ドライバ回路１２ｕ１〜１２ｗ２は基本的に同一の構成である。このため、以下では、各スイッチング素子１１ｕ１〜１１ｗ２のうち１つのスイッチング素子１１（下アームｕ相スイッチング素子１１ｕ２）と、それに対応するドライバ回路１２（下アームｕ相ドライバ回路１２ｕ２）とについて詳細に説明する。

図２に示すように、スイッチング素子１１は、例えば直方体状に形成されている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄが流れるドレイン端子２２及び複数のソース端子２３と、を有している。ドレイン電流Ｉｄは、スイッチング素子１１のソース−ドレイン間に流れる電流である。

本実施形態では、ドレイン端子２２は１つであり、スイッチング素子１１の一辺に亘ってタブ状に形成されている。
ゲート端子２１と複数のソース端子２３とは、スイッチング素子１１におけるドレイン端子２２とは反対側の部分に設けられており、所定のピッチで配列されている。なお、ソース端子２３の数は任意である。

図２に示すように、回路基板１３には、複数の配線パターン３０が形成されている。これら複数の配線パターン３０によってスイッチング素子１１とドライバ回路１２及び蓄電装置２０３とが電気的に接続されているとともに、スイッチング素子１１と負荷としての電動モータ２０１とが電気的に接続されている。

本実施形態では、複数の配線パターン３０は、ドレインパターン３１と、メインソースパターン３２とを含む。ドレインパターン３１は、ドレイン端子２２と、電動モータ２０１（詳細にはｕ相コイル２０２ｕ）及び上アームｕ相スイッチング素子１１ｕ１とを電気的に接続する配線パターン３０である。メインソースパターン３２は、複数のソース端子２３の一部と蓄電装置２０３の低圧側である負極端子（−端子）とを電気的に接続するものであって印加電流としてのドレイン電流Ｉｄが流れる配線パターン３０である。

ちなみに、説明の便宜上、複数のソース端子２３のうちメインソースパターン３２に接続されるものをメインソース端子２３ａとする。メインソース端子２３ａは、ドレイン電流Ｉｄが流れる端子である。本実施形態では、メインソース端子２３ａが「印加端子」に対応する。

ここで、電力変換装置１０は、ドレイン電流Ｉｄが変化することによって逆起電力を生じさせるインダクタンス成分Ｌ１を有している。インダクタンス成分Ｌ１は、ドレイン電流Ｉｄが流れる電流経路上に設けられている。インダクタンス成分Ｌ１は、スイッチング素子１１内の寄生インダクタンスＬｓを含む。寄生インダクタンスＬｓは、例えばスイッチング素子１１内の配線パターン、ワイヤー及びソース端子２３などによって構成されている。

また、インダクタンス成分Ｌ１は、メインソースパターン３２に含まれる寄生インダクタンス等の他のインダクタンスを含んでいてもよいし、含まなくてもよい。なお、ドレイン電流Ｉｄの変化とは、ドレイン電流Ｉｄが流れ始める場合と、ドレイン電流Ｉｄが停止する場合とを含む。

次にドライバ回路１２及びドライバ回路１２とスイッチング素子１１との接続について説明する。
図２及び図３に示すように、ドライバ回路１２は、外部入力端子４１と、加算出力端子４２と、基準電位端子４３と、第１フィードバック入力端子４４と、第２フィードバック入力端子４５と、を備えている。

外部入力端子４１は、変換制御装置１４と電気的に接続されている。外部入力端子４１には、変換制御装置１４からの外部指令電圧Ｖｐが入力される。
加算出力端子４２は、ドライバ回路１２からゲート電圧（換言すればゲート電流）を出力するための端子である。複数の配線パターン３０は、加算出力端子４２とゲート端子２１とを電気的に接続するゲートパターン３３を含む。加算出力端子４２から出力されるゲート電圧は、ゲートパターン３３を介してゲート端子２１に入力される。

図３に示すように、基準電位端子４３は、ドライバ回路１２内において基準電位Ｖ０に接続されている。図２に示すように、複数の配線パターン３０は、基準電位端子４３と複数のソース端子２３のうちメインソース端子２３ａ以外の少なくとも１つの端子とを電気的に接続する信号ソースパターン３４を含む。信号ソースパターン３４とメインソースパターン３２とは絶縁されている。

ここで、説明の便宜上、基準電位端子４３に接続されるソース端子２３を信号ソース端子２３ｂという。すなわち、本実施形態の複数のソース端子２３は、蓄電装置２０３の負極端子に接続されるメインソース端子２３ａと、基準電位端子４３（換言すれば基準電位Ｖ０）に接続される信号ソース端子２３ｂと、を含む。スイッチング素子１１は、信号ソース端子２３ｂに入力される基準電位Ｖ０とゲート端子２１に入力されるゲート電圧（本実施形態では加算電圧Ｖａｄ）との電位差に基づいて駆動（換言すればスイッチング動作）する。

上記のように基準電位端子４３と信号ソース端子２３ｂとが信号ソースパターン３４を介して電気的に接続されることにより、スイッチング素子１１のソース電位が基準電位Ｖ０となる。この場合、信号ソース端子２３ｂ及び信号ソースパターン３４には、印加電流としてのドレイン電流Ｉｄが流れにくい。これにより、信号ソース端子２３ｂ及び信号ソースパターン３４を介する経路上には寄生インダクタンスＬｓは存在しないとみなすことができる。よって、ゲート端子２１に入力されるゲート電圧が寄生インダクタンスＬｓの影響を受けにくい。

第１フィードバック入力端子４４は、ドレイン電流Ｉｄの変化に対応した第１電圧Ｖｘが入力される端子である。詳細には、図２及び図３に示すように、メインソースパターン３２の一部は分岐しており、その分岐された一部は第１フィードバック入力端子４４に接続されている。つまり、メインソースパターン３２は、蓄電装置２０３の負極端子と第１フィードバック入力端子４４との双方に接続されている。これにより、第１フィードバック入力端子４４には、ドレイン電流Ｉｄが変化することによりインダクタンス成分Ｌ１によって発生する第１電圧Ｖｘが入力される。つまり、本実施形態の第１電圧Ｖｘは、ドレイン電流Ｉｄが変化することによってスイッチング素子１１内の寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１にて生じる逆起電力である。

本実施形態の第２フィードバック入力端子４５は、スイッチング素子１１に印加される印加電圧としてのソース−ドレイン間電圧Ｖｄｓが入力される端子である。詳細には、図２に示すように、ドレインパターン３１の一部は分岐しており、その分岐された一部は第２フィードバック入力端子４５に接続されている。

念の為に説明すると、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２は、下アームｕ相スイッチング素子１１ｕ２のドレイン端子２２と負荷としての電動モータ（詳細にはｕ相コイル２０２ｕ）との双方に接続されている。なお、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２と、下アームｕ相スイッチング素子１１ｕ２に接続されるドレインパターン３１とは同一である。また、上アームｕ相スイッチング素子１１ｕ１に接続されるドレインパターン３１は、蓄電装置２０３の正極端子に接続されている。

図３に示すように、ドライバ回路１２は、外部入力端子４１から入力される外部指令電圧Ｖｐと、フィードバック電圧Ｖｆｂとに基づいて加算電圧Ｖａｄを生成し、その加算電圧Ｖａｄをゲート電圧として加算出力端子４２から出力するように構成されている。

加算電圧Ｖａｄを出力するドライバ回路１２の一例について以下に説明する。
図３に示すように、ドライバ回路１２は、加算回路６０と、外部入力端子４１と加算回路６０とを接続する外部入力ラインＬＮｐと、外部入力ラインＬＮｐ上に設けられたフィルタ回路５０と、加算回路６０にフィードバック電圧Ｖｆｂを入力するためのフィードバック回路７０と、電流増幅回路８０と、を備えている。

外部入力ラインＬＮｐは、加算回路６０に外部指令電圧Ｖｐを入力させるためのものであり、外部入力ラインＬＮｐには外部指令電圧Ｖｐが伝送される。
フィルタ回路５０は、外部入力ラインＬＮｐ上に設けられている。フィルタ回路５０は、外部入力端子４１から入力された外部指令電圧Ｖｐに含まれるノイズを低減させて加算回路６０に出力する。フィルタ回路５０は、例えばローパスフィルタ回路である。

一例として、フィルタ回路５０は、フィルタオペアンプ５１と、第１フィルタ抵抗５２と、第２フィルタ抵抗５３と、フィルタコンデンサ５４と、を備えている。
外部入力端子４１は、外部入力ラインＬＮｐを介してフィルタオペアンプ５１の＋端子（非反転入力端子）に接続されている。フィルタオペアンプ５１の出力端子は外部入力ラインＬＮｐを介して加算回路６０に接続されている。すなわち、外部入力ラインＬＮｐは、外部入力端子４１とフィルタオペアンプ５１の＋端子とを接続しているとともに、フィルタオペアンプ５１の出力端子と加算回路６０とを接続している。

フィルタオペアンプ５１における−端子（反転入力端子）及び出力端子は、第１フィルタ抵抗５２を介して接続されており、第１フィルタ抵抗５２に対して並列にフィルタコンデンサ５４が接続されている。第２フィルタ抵抗５３は、第１フィルタ抵抗５２及びフィルタコンデンサ５４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、フィルタオペアンプ５１の出力端子から外部指令電圧Ｖｐが出力され、その外部指令電圧Ｖｐが加算回路６０に入力される。当該外部指令電圧Ｖｐは、第１フィルタ抵抗５２及びフィルタコンデンサ５４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両フィルタ抵抗５２，５３の抵抗値の比率に対応した増幅率で増幅されている。ただし、フィルタ回路５０の具体的な構成は任意である。

図３に示すように、加算回路６０は、フィルタ回路５０から出力された外部指令電圧Ｖｐと、フィードバック回路７０によって入力されるフィードバック電圧Ｖｆｂとが入力されるように構成されている。加算回路６０は、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力するように構成されている。

詳細には、本実施形態の加算回路６０は、例えば加算オペアンプ６１と、第１加算抵抗６２と、第２加算抵抗６３と、加算コンデンサ６４と、を備えている。
また、本実施形態の外部入力ラインＬＮｐは、フィルタオペアンプ５１の出力端子と加算オペアンプ６１の＋端子（非反転入力端子）とを接続している。外部入力ラインＬＮｐは、外部指令電圧Ｖｐが伝送されるラインである。

フィードバック回路７０は、フィードバック電圧Ｖｆｂが伝送されるフィードバックラインＬＮｆを備えている。フィードバックラインＬＮｆは外部入力ラインＬＮｐに接続されている。本実施形態では、フィードバックラインＬＮｆは、外部入力ラインＬＮｐにおけるフィルタ回路５０と加算回路６０とを接続している部分に接続されている。これにより、加算オペアンプ６１の＋端子には、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを合わせた電圧が入力される。換言すれば、加算回路６０は、外部入力ラインＬＮｐとフィードバックラインＬＮｆとの接続点を有しているとも言える。

加算オペアンプ６１における−端子（反転入力端子）及び出力端子は、第１加算抵抗６２を介して接続されており、第１加算抵抗６２に対して並列に加算コンデンサ６４が接続されている。第２加算抵抗６３は、第１加算抵抗６２及び加算コンデンサ６４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、加算オペアンプ６１の出力端子から、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとが加算された加算電圧Ｖａｄが出力される。当該加算電圧Ｖａｄは、第１加算抵抗６２及び加算コンデンサ６４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両加算抵抗６２，６３の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路６０の具体的な構成は任意である。

電流増幅回路８０は、加算電圧Ｖａｄの波形を維持しつつ、スイッチング素子１１を駆動させるのに必要な電流を供給するための回路である。
図３に示すように、本実施形態の電流増幅回路８０は、例えば第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２を備えている。第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２は例えばｎ型のＭＯＳＦＥＴである。

第１増幅スイッチング素子８１のドレインは、第１供給電圧Ｖ１を印加する第１供給源Ｅ１に接続されている。第２増幅スイッチング素子８２のソースは、第２供給電圧Ｖ２を印加する第２供給源Ｅ２に接続されている。第１供給電圧Ｖ１は例えば正の電圧であり、第２供給電圧Ｖ２は例えば負の電圧である。第１増幅スイッチング素子８１のソースと第２増幅スイッチング素子８２のドレインとは、接続線８５を介して接続されている。また、接続線８５上には、互いに逆接続された両ダイオード８３，８４が設けられている。

両増幅スイッチング素子８１，８２のゲートと加算回路６０（詳細には加算オペアンプ６１の出力端子）とが接続されている。第１増幅スイッチング素子８１のゲートと加算回路６０との間には第１ツェナーダイオード８６が設けられている。第１ツェナーダイオード８６のアノードは加算回路６０に接続されており、第１ツェナーダイオード８６のカソードが第１増幅スイッチング素子８１のゲートに接続されている。

第２増幅スイッチング素子８２のゲートと加算回路６０との間には第２ツェナーダイオード８７が設けられている。第２ツェナーダイオード８７のカソードは加算回路６０に接続されており、第２ツェナーダイオード８７のアノードが第２増幅スイッチング素子８２のゲートに接続されている。加算回路６０から出力された加算電圧Ｖａｄは、第２ツェナーダイオード８７を介して第２増幅スイッチング素子８２のゲートに入力される。

かかる構成によれば、両ダイオード８３，８４を接続する接続線８５から加算電圧Ｖａｄが出力され、両供給源Ｅ１，Ｅ２から、スイッチング素子１１を駆動させるのに必要なゲート電流が供給される。

電流増幅回路８０の出力（詳細には接続線８５）は加算出力端子４２に接続されている。これにより、加算電圧Ｖａｄは、加算出力端子４２から出力され、ゲートパターン３３を介してゲート端子２１に入力される。すなわち、本実施形態では加算電圧Ｖａｄがゲート電圧となっている。なお、電流増幅回路８０の具体的な構成は任意である。

図３に示すように、ドライバ回路１２は、電流増幅回路８０と加算出力端子４２とをつなぐライン上に設けられたゲート抵抗９０を備えている。ゲート抵抗９０によってゲート電流が調整される。

次にフィードバックラインＬＮｆを有するフィードバック回路７０について説明する。
フィードバックラインＬＮｆは、外部入力ラインＬＮｐに接続されたメインラインＬＮｍと、第１電圧Ｖｘが印加される第１ラインＬＮｘと、第２電圧Ｖｙが印加される第２ラインＬＮｙと、を備えている。

第１ラインＬＮｘは、第１フィードバック入力端子４４に接続されている。これにより、第１ラインＬＮｘには、第１フィードバック入力端子４４から入力される第１電圧Ｖｘが入力される。第１電圧Ｖｘは第１ラインＬＮｘを伝送する。

第２ラインＬＮｙは、第２フィードバック入力端子４５に接続されている。これにより、第２ラインＬＮｙにはソース−ドレイン間電圧Ｖｄｓが入力される。当該ソース−ドレイン間電圧Ｖｄｓは、第２ラインＬＮｙ上に設けられた検出コンデンサ１０３によって第２電圧Ｖｙに変換される。この点については後述する。

ここで、本実施形態の電力変換装置１０（詳細にはフィードバック回路７０）は、加算回路６０に入力されるフィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替える切替部１００を備えている。

本実施形態の切替部１００は、メインラインＬＮｍに接続されており、メインラインＬＮｍの接続先を第１ラインＬＮｘ又は第２ラインＬＮｙに切り替えるものである。換言すれば、メインラインＬＮｍは、切替部１００と加算回路６０（詳細には外部入力ラインＬＮｐ）とを接続しているといえる。切替部１００の具体的な構成は任意であり、例えば１又は複数のスイッチング素子で構成されてもよい。

かかる構成によれば、切替部１００によってメインラインＬＮｍの接続先が第１ラインＬＮｘとなっている場合、第１電圧ＶｘがメインラインＬＮｍを伝送し、フィードバック電圧Ｖｆｂとして加算回路６０に入力される。一方、切替部１００によってメインラインＬＮｍの接続先が第２ラインＬＮｙとなっている場合、第２電圧ＶｙがメインラインＬＮｍを伝送し、フィードバック電圧Ｖｆｂとして加算回路６０に入力される。

図３に示すように、電力変換装置１０のフィードバック回路７０は、メインラインＬＮｍに接続された検出抵抗１０１と、第１ラインＬＮｘ上に設けられた分圧抵抗１０２と、第２ラインＬＮｙ上に設けられた検出コンデンサ１０３と、メインラインＬＮｍ上に設けられた電圧増幅回路１１０と、を備えている。

検出抵抗１０１は、メインラインＬＮｍにおける電圧増幅回路１１０と切替部１００との間の部分に接続されている。
ここで、切替部１００によってメインラインＬＮｍと第１ラインＬＮｘとが接続されている場合、分圧抵抗１０２と検出抵抗１０１とによって分圧回路が構成される。このため、フィードバック電圧Ｖｆｂとしての第１電圧Ｖｘは分圧回路によって分圧されて電圧増幅回路１１０に入力される。

一方、切替部１００によってメインラインＬＮｍと第２ラインＬＮｙとが接続されている場合、検出コンデンサ１０３と検出抵抗１０１とによって微分回路が構成される。これにより、第２フィードバック入力端子４５（換言すれば第２ラインＬＮｙ）に入力されるソース−ドレイン間電圧Ｖｄｓは、微分回路によって、ソース−ドレイン間電圧Ｖｄｓの変化に対応した第２電圧Ｖｙに変換される。したがって、第２ラインＬＮｙには第２電圧Ｖｙが印加される。

なお、念の為に説明すると、仮にメインラインＬＮｍと第２ラインＬＮｙとが接続されていない場合であっても、第２ラインＬＮｙ上に検出コンデンサ１０３が設けられているため、第２ラインＬＮｙにはソース−ドレイン間電圧Ｖｄｓの変化に対応した第２電圧Ｖｙが印加されている。

電圧増幅回路１１０は、切替部１００と加算回路６０との間に設けられており、入力されるフィードバック電圧Ｖｆｂを増幅させて加算回路６０に向けて出力するものである。詳細には、電圧増幅回路１１０は、切替部１００によってフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなっている場合には第１電圧Ｖｘを増幅させ、切替部１００によってフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなっている場合には第２電圧Ｖｙを増幅させる。なお、電圧増幅回路１１０の増幅率は任意であり、例えば「１」よりも大きくてもよいし、「１」でもよい。

本実施形態の電圧増幅回路１１０は非反転増幅回路である。電圧増幅回路１１０は、フィードバックオペアンプ１１１と、第１増幅抵抗１１２と、第２増幅抵抗１１３と、を備えている。

フィードバックオペアンプ１１１の入力端子である＋端子は、メインラインＬＮｍを介して切替部１００に接続されている。メインラインＬＮｍが電圧増幅回路１１０（詳細にはフィードバックオペアンプ１１１の入力端子）と切替部１００とを接続している点に着目すれば、切替部１００は、電圧増幅回路１１０の入力先を第１電圧Ｖｘ（詳細には第１ラインＬＮｘ）と、第２電圧Ｖｙ（詳細には第２ラインＬＮｙ）とに切り替えるものといえる。

フィードバックオペアンプ１１１の出力端子は、メインラインＬＮｍを介して加算回路６０（詳細には外部入力ラインＬＮｐ）に接続されている。すなわち、メインラインＬＮｍは、切替部１００とフィードバックオペアンプ１１１の入力端子とを接続する部分と、フィードバックオペアンプ１１１の出力端子と外部入力ラインＬＮｐとを接続する部分とから構成されているともいえる。

また、フィードバックオペアンプ１１１の出力端子は、第１増幅抵抗１１２を介してフィードバックオペアンプ１１１の−端子（反転入力端子）と接続されている。更に、第２増幅抵抗１１３は、第１増幅抵抗１１２とフィードバックオペアンプ１１１の−端子との接続線に接続され且つ基準電位Ｖ０に接続されている。

かかる構成によれば、切替部１００によってメインラインＬＮｍと第１ラインＬＮｘと接続されている場合、第１電圧Ｖｘが電圧増幅回路１１０に入力される。そして、第１電圧Ｖｘは、電圧増幅回路１１０によって増幅されてから加算回路６０に入力される。

一方、切替部１００によってメインラインＬＮｍと第２ラインＬＮｙと接続されている場合、第２電圧Ｖｙが電圧増幅回路１１０に入力される。そして、第２電圧Ｖｙは、電圧増幅回路１１０によって増幅されてから加算回路６０に入力される。

以上のとおり、切替部１００によって、加算回路６０に入力されるフィードバック電圧Ｖｆｂが第１電圧Ｖｘ又は第２電圧Ｖｙに切り替えられている。そして、フィードバック電圧Ｖｆｂが第１電圧Ｖｘ又は第２電圧Ｖｙのいずれの場合であっても、フィードバック電圧Ｖｆｂは共通の電圧増幅回路１１０によって増幅される。

本実施形態では、電圧増幅回路１１０によってインピーダンス変換が行われている。詳細には、フィードバックオペアンプ１１１の入力側の方が、フィードバックオペアンプ１１１の出力側よりもインピーダンスが高くなる。これにより、メインラインＬＮｍ上にドレイン電流Ｉｄの一部が流れ込むことを抑制できる。なお、本実施形態の電圧増幅回路１１０の増幅率は固定である。

ここで、本実施形態では、分圧抵抗１０２の抵抗値と検出コンデンサ１０３のキャパシタンスとは、電圧増幅回路１１０に入力されるフィードバック電圧Ｖｆｂの変化範囲が異なるように設定されている。例えば、分圧抵抗１０２の抵抗値と検出コンデンサ１０３のキャパシタンスとは、第１電圧Ｖｘの最大値と第２電圧Ｖｙの最大値とが異なるように設定されている。これにより、電圧増幅回路１１０の増幅率が一定である場合、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさが、第１電圧Ｖｘと第２電圧Ｖｙとで異なることとなる。したがって、切替部１００による切り替えによって、フィードバック効果に強弱をつけることができる。ただし、これに限られず、分圧抵抗１０２の抵抗値と検出コンデンサ１０３のキャパシタンスは任意である。

ドライバ回路１２は、外部入力ラインＬＮｐ上に設けられた外部入力抵抗１２１と、メインラインＬＮｍ上に設けられたフィードバック入力抵抗１２２と、を備えている。
外部入力抵抗１２１は、例えば外部入力ラインＬＮｐにおけるフィルタ回路５０とメインラインＬＮｍとの接続点との間に設けられており、外部入力ラインＬＮｐを流れる電流を制限している。

フィードバック入力抵抗１２２は、例えばメインラインＬＮｍにおける電圧増幅回路１１０と外部入力ラインＬＮｐとの接続点との間に設けられており、メインラインＬＮｍを流れる電流を制限している。

かかる構成によれば、切替部１００によってフィードバック電圧Ｖｆｂが第１電圧Ｖｘに切り替わっている場合、インダクタンス成分Ｌ１によって発生した逆起電力である第１電圧Ｖｘが、分圧回路によって分圧され、その後電圧増幅回路１１０によって増幅されて加算回路６０に入力される。一方、切替部１００によってフィードバック電圧Ｖｆｂが第２電圧Ｖｙに切り替わっている場合、ソース−ドレイン間電圧Ｖｄｓが微分回路（換言すれば検出コンデンサ１０３）によって微分されることによって得られる第２電圧Ｖｙが電圧増幅回路１１０によって増幅されて加算回路６０に入力される。

図３に示すように、電力変換装置１０のドライバ回路１２は、切替部１００を制御する制御部としての制御回路１３０を備えている。制御回路１３０は、例えば切替部１００を制御するための制御処理を実行するプログラムや必要な情報が記憶されたメモリと、上記プログラムに基づいて制御処理を実行するＣＰＵとを有する構成でもよい。

ただし、これに限られず、制御回路１３０は、例えば専用ハードウェア回路を有する構成でもよいし、１又は複数の専用ハードウェア回路とソフトウェア処理を実行するＣＰＵとの組み合わせでもよい。つまり、制御回路１３０の具体的な構成は、任意であり、例えば１つ以上の専用のハードウェア回路、及び、コンピュータプログラム（ソフトウェア）に従って動作する１つ以上のプロセッサの少なくとも一方によって実現されていればよい。

制御回路１３０は、外部指令電圧Ｖｐが入力されるように構成されている。制御回路１３０は、外部指令電圧Ｖｐに基づいて切替部１００を制御する。
例えば、制御回路１３０は、スイッチング素子１１がターンオンする場合にはフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなるように切替部１００を制御する。本実施形態では、制御回路１３０は、外部指令電圧Ｖｐの立ち上がりに基づいて、メインラインＬＮｍの接続先（換言すれば電圧増幅回路１１０の入力先）を第１ラインＬＮｘに切り替える。

また、制御回路１３０は、スイッチング素子１１がターンオフする場合にはフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなるように切替部１００を制御する。本実施形態では、制御回路１３０は、外部指令電圧Ｖｐの立ち下がりに基づいて、メインラインＬＮｍの接続先（換言すれば電圧増幅回路１１０の入力先）を第２ラインＬＮｙに切り替える。

次に本実施形態の作用について図４及び図５を用いて説明する。図４はスイッチング素子１１のターンオン時におけるドレイン電流Ｉｄの変化とソース−ドレイン間電圧Ｖｄｓの変化とを示すグラフである。図５はスイッチング素子１１のターンオフ時におけるドレイン電流Ｉｄの変化とソース−ドレイン間電圧Ｖｄｓの変化とを示すグラフである。図４及び図５では、実線がドレイン電流Ｉｄを示し、一点鎖線がソース−ドレイン間電圧Ｖｄｓを示す。

図４に示すように、ターンオン時では、外部指令電圧Ｖｐが立ち上がる。すると、所定期間を経てからドレイン電流Ｉｄが流れ始める。そして、ドレイン電流Ｉｄはピーク値となるまで徐々に増加する。一方、ソース−ドレイン間電圧Ｖｄｓはドレイン電流Ｉｄが流れ始める際に若干低くなるが、その後はドレイン電流Ｉｄがピーク値となるまで一定値となっている。すなわち、スイッチング素子１１のターンオン時においては、ドレイン電流Ｉｄの変化がソース−ドレイン間電圧Ｖｄｓの変化よりも早く発生する。

これに対応させて、既に説明したとおり、スイッチング素子１１のターンオン時にはフィードバック電圧Ｖｆｂが、ドレイン電流Ｉｄの変化に対応する第１電圧Ｖｘとなっている。このため、ドレイン電流Ｉｄが流れ始めたタイミングから第１電圧Ｖｘが発生しており、当該第１電圧Ｖｘが加算回路６０にフィードバックされる。この場合（ターンオン時）の第１電圧Ｖｘは負電圧である。このため、ドレイン電流Ｉｄの立ち上がりが緩やかとなる。

その後、ドレイン電流Ｉｄは、サージによって飽和電流を超えてピーク値となった後、飽和電流まで低下する。この場合、第１電圧Ｖｘがフィードバックされることによりドレイン電流Ｉｄの単位時間当たりの変化量が抑えられているため、ドレイン電流Ｉｄのピーク値が低くなっている。

一方、ソース−ドレイン間電圧Ｖｄｓは、ドレイン電流Ｉｄがピーク値となってから低下し始める。そして、ソース−ドレイン間電圧Ｖｄｓが「０」又は「０」に近い値となる。これにより、スイッチング素子１１のターンオンが終了する。

次にスイッチング素子１１のターンオフについて説明する。
図５に示すように、スイッチング素子１１のターンオフ時では、外部指令電圧Ｖｐの立ち下がりに基づいて、ドレイン電流Ｉｄよりも先にソース−ドレイン間電圧Ｖｄｓが変化する。詳細には、外部指令電圧Ｖｐが立ち下がってから所定期間が経過した後に、ソース−ドレイン間電圧Ｖｄｓが立ち上がり始める一方、ドレイン電流Ｉｄは飽和電流を維持する。

これに対応させて、既に説明したとおり、スイッチング素子１１のターンオフ時にはフィードバック電圧Ｖｆｂが、ソース−ドレイン間電圧Ｖｄｓの変化に対応した第２電圧Ｖｙとなっている。このため、ソース−ドレイン間電圧Ｖｄｓが立ち上がり始めたタイミングから第２電圧Ｖｙが発生しており、当該第２電圧Ｖｙがフィードバック電圧Ｖｆｂとして加算回路６０に入力される。この場合（ターンオフ時）の第２電圧Ｖｙは正電圧である。これにより、ソース−ドレイン間電圧Ｖｄｓの立ち上がりが緩やかとなる。

その後、ソース−ドレイン間電圧Ｖｄｓは、サージによって電源電圧Ｖｄｃを超えてピーク値となり、その後電源電圧Ｖｄｃまで低下する。この場合、第２電圧Ｖｙがフィードバックされることによりソース−ドレイン間電圧Ｖｄｓの単位時間当たりの変化量が抑えられているため、ソース−ドレイン間電圧Ｖｄｓのピーク値が低くなっている。

また、ドレイン電流Ｉｄは、ソース−ドレイン間電圧Ｖｄｓが電源電圧Ｖｄｃを超えるタイミング付近でドレイン電流Ｉｄが低下し始めて、「０」又は「０」に近い値となる。これにより、スイッチング素子１１のターンオフが終了する。

以上詳述した本実施形態によれば以下の効果を奏する。
（１）電力変換装置１０は、制御端子としてのゲート端子２１を有するスイッチング素子１１と、スイッチング素子１１を駆動させるドライバ回路１２と、を備えている。ドライバ回路１２は、外部指令電圧Ｖｐが入力される外部入力端子４１と、外部指令電圧Ｖｐ及びフィードバック電圧Ｖｆｂを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力する加算回路６０とを備えている。

かかる構成において、電力変換装置１０は、加算回路６０に入力されるフィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替える切替部１００と、切替部１００を制御する制御回路１３０と、を備えている。第１電圧Ｖｘは、スイッチング素子１１に流れる印加電流としてのドレイン電流Ｉｄの変化に対応した電圧であり、第２電圧Ｖｙは、スイッチング素子１１の印加電圧であるソース−ドレイン間電圧Ｖｄｓの変化に対応した電圧である。

かかる構成によれば、加算回路６０に、外部指令電圧Ｖｐと、ドレイン電流Ｉｄ又はソース−ドレイン間電圧Ｖｄｓの変化に対応したフィードバック電圧Ｖｆｂとが入力される。そして、スイッチング素子１１は両者を加算した加算電圧Ｖａｄによって駆動する。これにより、ドレイン電流Ｉｄ又はソース−ドレイン間電圧Ｖｄｓの急峻な立ち上がりを抑制しつつスイッチングスピードを上げることができる。したがって、サージの抑制と電力損失の低減との両立を図ることができる。

ここで、本構成によれば、フィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替えることができる。第１電圧Ｖｘと第２電圧Ｖｙとは、対応する変化対象が異なる。詳細には、第１電圧Ｖｘはドレイン電流Ｉｄの変化に対応しており、第２電圧Ｖｙはソース−ドレイン間電圧Ｖｄｓに対応している。これにより、使用環境や状況などに応じてフィードバック電圧Ｖｆｂを切り替えることにより、より適切なフィードバックを行うことができる。

詳述すると、例えばスイッチング素子１１の特性や使用環境などによっては、第２電圧Ｖｙの方が第１電圧Ｖｘよりもノイズの小さい場合があり得る。このような場合には、第２電圧Ｖｙをフィードバックさせる方が精度の向上を図ることができるため、第２電圧Ｖｙをフィードバックさせたい場合があり得る。

一方で、スイッチング素子１１の特性や使用環境によっては、第１電圧Ｖｘの方が第２電圧Ｖｙよりもノイズが小さくなる場合があり得る。この場合、第２電圧Ｖｙをフィードバックさせたい場合がある。

また、例えばターンオン時やターンオフ時といった状況に応じて、フィードバック電圧Ｖｆｂとして好ましい電圧が異なる場合があり得る。例えば、ターンオン時の方がターンオフ時よりも大きいフィードバック電圧Ｖｆｂが要求される場合があり得る。この場合、例えば第１電圧Ｖｘの方が第２電圧Ｖｙよりも大きくなり易い状況下であるとすると、ターンオン時のフィードバック電圧Ｖｆｂとして第１電圧Ｖｘを採用し、ターンオフ時のフィードバック電圧Ｖｆｂとして第２電圧Ｖｙを採用したい場合がある。逆に、第２電圧Ｖｙの方が第１電圧Ｖｘよりも大きくなり易い状況下であるとすると、ターンオン時のフィードバック電圧Ｖｆｂとして第２電圧Ｖｙを採用し、ターンオフ時のフィードバック電圧Ｖｆｂとして第１電圧Ｖｘを採用したい場合がある。

この点、本構成によれば、フィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替えることができるため、素子特性、使用環境、状況などに適したフィードバック電圧Ｖｆｂを選択することができる。これにより、より適切なフィードバックを行うことができるため、更なるサージの抑制と電力損失の低減との両立を図ることができる。

（２）電力変換装置１０のフィードバック回路７０は、切替部１００と加算回路６０とを接続しているメインラインＬＮｍと、第１電圧Ｖｘが印加される第１ラインＬＮｘと、第２電圧Ｖｙが印加される第２ラインＬＮｙと、を備えている。切替部１００は、メインラインＬＮｍの接続先を第１ラインＬＮｘ又は第２ラインＬＮｙに切り替える。

かかる構成によれば、切替部１００によってメインラインＬＮｍの接続先が第１ラインＬＮｘに切り替わっている場合、第１電圧ＶｘがメインラインＬＮｍを伝送して加算回路６０に入力される。一方、切替部１００によってメインラインＬＮｍの接続先が第２ラインＬＮｙに切り替わっている場合、第２電圧ＶｙがメインラインＬＮｍを伝送して加算回路６０に入力される。これにより、加算回路６０に入力されるフィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替えることができる。

（３）電力変換装置１０のフィードバック回路７０は、ソース−ドレイン間電圧Ｖｄｓが入力される第２ラインＬＮｙ上に設けられた検出コンデンサ１０３と、検出コンデンサ１０３と協働して微分回路を構成する検出抵抗１０１と、を備えている。

かかる構成によれば、第２ラインＬＮｙに入力されるソース−ドレイン間電圧Ｖｄｓは微分回路によって第２電圧Ｖｙに変換される。これにより、第２ラインＬＮｙに第２電圧Ｖｙが印加され、ソース−ドレイン間電圧Ｖｄｓの変化を検出することができる。また、検出コンデンサ１０３のキャパシタンスを調整することにより第２電圧Ｖｙの大きさを調整できるため、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさを所望の値にすることができる。

（４）電力変換装置１０のフィードバック回路７０は、第１ラインＬＮｘ上に設けられた分圧抵抗１０２と、分圧抵抗１０２と協働して分圧回路を構成する検出抵抗１０１と、を備えている。

かかる構成によれば、第１電圧Ｖｘを分圧回路によって分圧することができる。この場合、分圧抵抗１０２の抵抗値を調整することにより、加算回路６０に入力される第１電圧Ｖｘの大きさを調整することができるため、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさを所望の値にすることができる。

（５）検出抵抗１０１はメインラインＬＮｍに接続されている。この場合、メインラインＬＮｍと第１ラインＬＮｘとが接続されている場合には、検出抵抗１０１は分圧抵抗１０２と協働して分圧回路を構成する。一方、メインラインＬＮｍと第２ラインＬＮｙとが接続されている場合には、検出抵抗１０１は検出コンデンサ１０３と協働して微分回路を構成する。

かかる構成によれば、分圧回路と微分回路とで共通の検出抵抗１０１が用いられている。これにより、分圧回路と微分回路とのそれぞれに抵抗を設ける構成と比較して、構成の簡素化を図ることができる。

（６）電力変換装置１０のフィードバック回路７０は、メインラインＬＮｍ上に設けられ、入力されるフィードバック電圧Ｖｆｂを増幅させて加算回路６０へ向けて出力する電圧増幅回路１１０を備えている。切替部１００は、電圧増幅回路１１０の入力先を第１ラインＬＮｘ又は第２ラインＬＮｙに切り替えるものである。

かかる構成によれば、第１電圧Ｖｘ及び第２電圧Ｖｙのいずれも同一の電圧増幅回路１１０によって増幅されて加算回路６０に入力される。これにより、第１電圧Ｖｘに対応した電圧増幅回路と第２電圧Ｖｙに対応した電圧増幅回路とを別々に設ける必要がないため、構成の簡素化を図ることができる。

（７）分圧抵抗１０２の抵抗値と検出コンデンサ１０３のキャパシタンスとは、電圧増幅回路１１０に入力される第１電圧Ｖｘの最大値と電圧増幅回路１１０に入力される第２電圧Ｖｙの最大値とが異なるように設定されている。

かかる構成によれば、切替部１００の切り替えに伴って、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさを異ならせることができる。これにより、例えば状況（例えばターンオン時とターンオフ時）に応じて適切なフィードバック電圧Ｖｆｂが異なる場合には、切替部１００を制御することにより、状況に応じた適切なフィードバック電圧Ｖｆｂを設定することができる。

（８）制御回路１３０は、スイッチング素子１１がターンオンする場合にフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなるように切替部１００を制御する。
スイッチング素子１１がターンオンする場合には、ドレイン電流Ｉｄの方がソース−ドレイン間電圧Ｖｄｓよりも早期に変化し易い場合がある。この点、本構成によれば、スイッチング素子１１がターンオンする場合にはフィードバック電圧Ｖｆｂとして、ドレイン電流Ｉｄの変化に対応した第１電圧Ｖｘが用いられるため、早期にフィードバック電圧Ｖｆｂによるフィードバックを行うことができる。

（９）制御回路１３０は、スイッチング素子１１がターンオフする場合にフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなるように切替部１００を制御する。
スイッチング素子１１がターンオフする場合には、ソース−ドレイン間電圧Ｖｄｓの方がドレイン電流Ｉｄよりも早期に変化し易い場合がある。この点、本構成によれば、スイッチング素子１１がターンオフする場合にはフィードバック電圧Ｖｆｂとして、ソース−ドレイン間電圧Ｖｄｓの変化に対応した第２電圧Ｖｙが用いられるため、早期にフィードバック電圧Ｖｆｂによるフィードバックを行うことができる。

（１０）第１電圧Ｖｘは、ドレイン電流Ｉｄが変化することによってスイッチング素子１１内の寄生インダクタンスＬｓを含むインダクタンス成分Ｌ１にて生じる逆起電力である。かかる構成によれば、ドレイン電流Ｉｄの変化を好適に検出することができる。

なお、上記実施形態は以下のように変更してもよい。また、技術的に矛盾が生じない範囲内で、上記各実施形態と下記別例とを適宜組み合わせてもよい。
○ 制御回路１３０は、スイッチング素子１１がターンオンする場合にフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなるように切替部１００を制御してもよいし、スイッチング素子１１がターンオフする場合にフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなるように切替部１００を制御してもよい。

例えば、第１電圧Ｖｘが第２電圧Ｖｙよりも大きくなり易い状況下においてターンオフ時におけるフィードバック電圧Ｖｆｂをターンオン時よりも大きくしたい場合には、制御回路１３０は、ターンオン時におけるフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなり、ターンオフ時におけるフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなるようにしてもよい。

それとは逆に、上記状況下においてターンオン時におけるフィードバック電圧Ｖｆｂをターンオフ時よりも大きくしたい場合には、制御回路１３０は、ターンオン時におけるフィードバック電圧Ｖｆｂが第１電圧Ｖｘとなり、ターンオフ時におけるフィードバック電圧Ｖｆｂが第２電圧Ｖｙとなるようにしてもよい。第２電圧Ｖｙが第１電圧Ｖｘよりも大きくなり易い状況下では逆となる。

以上のように、ターンオン時とターンオフ時とで適切なフィードバック電圧Ｖｆｂが異なる場合であっても、フィードバック電圧Ｖｆｂを第１電圧Ｖｘ又は第２電圧Ｖｙに切り替えることにより、適切なフィードバック電圧Ｖｆｂを設定することができる。これにより、適切なフィードバックを行うことができる。

○ 分圧抵抗１０２の抵抗値と検出コンデンサ１０３のキャパシタンスは、第１電圧Ｖｘの最大値と第２電圧Ｖｙの最大値とが同一となるように設定されていてもよい。
本別例によれば、電圧増幅回路１１０の増幅率を変更することなく、フィードバック電圧Ｖｆｂとして第１電圧Ｖｘ又は第２電圧Ｖｙのどちらが選択された場合であっても加算回路６０に入力されるフィードバック電圧Ｖｆｂの最大値を同じにすることができる。これにより、フィードバック電圧Ｖｆｂの切り替えに起因するフィードバック効果のばらつきを抑制できる。

詳述すると、第１電圧Ｖｘと第２電圧Ｖｙとは対応する変化対象が異なるため、両者の変化範囲が異なる場合があり得る。この場合、仮に電圧増幅回路１１０の増幅率が一定であるとすると、加算回路６０に入力されるフィードバック電圧Ｖｆｂの変化範囲が第１電圧Ｖｘと第２電圧Ｖｙとで異なることとなり、その結果フィードバックによる効果がばらつくという事態が生じ得る。

この点、本構成によれば、電圧増幅回路１１０に入力される第１電圧Ｖｘの最大値と電圧増幅回路１１０に入力される第２電圧Ｖｙの最大値とが同一となっているため、フィードバック電圧Ｖｆｂが切り替わった場合であっても、加算回路６０に入力されるフィードバック電圧Ｖｆｂの最大値を一定にすることができる。これにより、フィードバック電圧Ｖｆｂが切り替わりに伴うフィードバック電圧Ｖｆｂの変化範囲の変動を抑制できる。したがって、フィードバック効果のばらつきを抑制できる。

○ 図６に示すように、電圧増幅回路１１０は増幅率を変更可能に構成されていてもよい。例えば、ドライバ回路１２は、第１増幅抵抗１１２又は第２増幅抵抗１１３（本別例では第１増幅抵抗１１２）に対して並列に接続された可変用スイッチング素子Ｑｘ及び可変用抵抗Ｒｘの直列接続体を備えている。この場合、可変用スイッチング素子Ｑｘの状態に応じて合成抵抗値が変化するため、増幅率が変更される。なお、電圧増幅回路１１０の増幅率を可変にするための具体的な構成は上記に限られず任意である。

制御回路１３０は、可変用スイッチング素子Ｑｘを制御することにより増幅率を制御するとよい。例えば、制御回路１３０は、フィードバック電圧Ｖｆｂが第１電圧Ｖｘ又は第２電圧Ｖｙに切り替わることに対応させて、電圧増幅回路１１０の増幅率を制御してもよい。

一例としては、制御回路１３０は、電圧増幅回路１１０に入力されるフィードバック電圧Ｖｆｂが第１電圧Ｖｘと第２電圧Ｖｙとで切り替わることに基づいて加算回路６０に入力されるフィードバック電圧Ｖｆｂの変動が大きくなるように、第１電圧Ｖｘの最大値と第２電圧Ｖｙの最大値との違いに対応させて増幅率を制御してもよい。

具体的な制御態様の一例としては、例えば切替部１００によってフィードバック電圧Ｖｆｂが第１電圧Ｖｘに切り替わっている場合における電圧増幅回路１１０の増幅率を第１増幅率とし、フィードバック電圧Ｖｆｂが第２電圧Ｖｙに切り替わっている場合における電圧増幅回路１１０の増幅率を第２増幅率とする。この場合、例えば第１電圧Ｖｘの最大値が第２電圧Ｖｙの最大値よりも大きい場合、制御回路１３０は、第１増幅率を第２増幅率よりも大きくしてもよい。また、例えば第２電圧Ｖｙの最大値が第１電圧Ｖｘの最大値よりも大きい場合、制御回路１３０は、第２増幅率を第１増幅率よりも大きくしてもよい。

かかる構成によれば、切替部１００の切り替えに伴うフィードバック電圧Ｖｆｂの差を大きくすることができるため、切替部１００の切り替えに伴うフィードバック効果の差を大きくすることができる。

ただし、これに限られず、例えば制御回路１３０は、電圧増幅回路１１０に入力されるフィードバック電圧Ｖｆｂが第１電圧Ｖｘと第２電圧Ｖｙとで切り替わった場合における加算回路６０に入力されるフィードバック電圧Ｖｆｂの最大値の変動が小さくなるように増幅率を制御してもよい。例えば第１電圧Ｖｘの最大値が第２電圧Ｖｙの最大値よりも大きい場合、制御回路１３０は、第２増幅率を第１増幅率よりも大きくしてもよい。また、第２電圧Ｖｙの最大値が第１電圧Ｖｘの最大値よりも大きい場合、制御回路１３０は、第１増幅率を第２増幅率よりも大きくしてもよい。

かかる構成によれば、電圧増幅回路１１０に入力される第１電圧Ｖｘの変化範囲と第２電圧Ｖｙの変化範囲とが異なることに起因する加算回路６０に入力されるフィードバック電圧Ｖｆｂの変化範囲の変動を抑制できる。これにより、フィードバック電圧Ｖｆｂの切り替わりに起因したフィードバック効果のばらつきを抑制できる。

○ 分圧抵抗１０２は、ドライバ回路１２外に設けられていてもよい。例えば分圧抵抗１０２は、メインソースパターン３２における第１フィードバック入力端子４４と接続するための分岐部分上に設けられていてもよい。つまり、第１ラインは、メインソースパターン３２のうち第１フィードバック入力端子４４と接続するための分岐部分を含んでもよいし、含まなくてもよい。

○ 検出コンデンサ１０３は、ドライバ回路１２外に設けられていてもよい。例えば検出コンデンサ１０３は、ドレインパターン３１における第２フィードバック入力端子４５と接続するための分岐部分上に設けられていてもよい。つまり、第２ラインは、ドレインパターン３１のうち第２フィードバック入力端子４５と接続するための分岐部分を含んでもよいし、含まなくてもよい。

○ 切替部１００は、ドライバ回路１２外に設けられていてもよい。例えば、切替部１００は、回路基板１３に実装されており、フィードバック入力端子の接続先をドレインパターン３１又はメインソースパターン３２に切り替えるものでもよい。この場合、フィードバック入力端子はフィードバックオペアンプ１１１の＋端子に接続されているとよい。この場合、フィードバック入力端子としては１つでよい。

○ 分圧回路を構成する検出抵抗と、微分回路を構成する検出抵抗とが別々に設けられていてもよい。例えば、第１ラインＬＮｘに分圧回路を構成する検出抵抗を接続してもよいし、第２ラインＬＮｙに微分回路を構成する検出抵抗を接続してもよい。この場合、切替部１００の状態に関わらず分圧回路及び微分回路が構成されている。

すなわち、検出抵抗としては、切替部１００による切り替えに関わらず、分圧回路又は微分回路を構成してもよいし、切替部１００による切り替えが行われた場合にのみ分圧回路又は微分回路を構成してもよい。

○ 検出コンデンサ１０３を省略してもよい。この場合、ソース−ドレイン間電圧Ｖｄｓの変化を検出して第２電圧Ｖｙを出力する検出回路を別途設け、当該検出回路と第２フィードバック入力端子４５とを接続するとよい。つまり、第２フィードバック入力端子４５に直接第２電圧Ｖｙが入力される構成でもよい。

○ スイッチング素子１１は、ＭＯＳＦＥＴに限られず任意であり、例えばＩＧＢＴでもよい。この場合、スイッチング素子１１のゲート端子が「制御端子」に対応し、スイッチング素子１１のコレクタ−エミッタ間を流れるコレクタ電流が「印加電流」に対応し、コレクターエミッタ間電圧が「印加電圧」に対応する。

○ 信号ソース端子２３ｂは、複数のソース端子２３の１つであったが、これに限られない。例えば、スイッチング素子１１は、ドレイン電流Ｉｄが流れるメインソース端子２３ａと、メインソース端子２３ａとは別に設けられたゲートドライブ用端子とを有する構成においては、ゲートドライブ用端子を信号ソース端子２３ｂとして用いるとよい。ゲートドライブ用端子は、ケルビン端子、ケルビンソース端子ともいわれるものであり、ドレイン電流Ｉｄが流れないソース端子である。ゲートドライブ用端子は、例えばメインソース端子２３ａと比較して寄生インダクタンスＬｓが小さいものであってもよい。

○ インダクタンス成分Ｌ１は、例えば、寄生インダクタンスＬｓと他のインダクタンス成分を含んでいてもよい。例えば、スイッチング素子１１と蓄電装置２０３とを接続する配線上に、他のインダクタンス成分としてのフィードバック用のコイルを別途設けてもよい。

○ インダクタンス成分Ｌ１は寄生インダクタンスＬｓを含んでいなくてもよい。
○ 電流増幅回路８０を省略してもよい。
○ フィルタ回路５０を省略してもよい。

○ 電圧増幅回路１１０は反転増幅回路でもよい。この場合、反転増幅回路から出力される電圧を反転させるインバータを有しているとよい。
○ 電圧増幅回路１１０を省略してもよい。つまり、フィードバック電圧Ｖｆｂは、増幅されない第１電圧Ｖｘ又は第２電圧Ｖｙでもよい。

○ 分圧抵抗１０２を省略してもよい。つまり、第１電圧Ｖｘを分圧する分圧回路は必須ではない。
○ スイッチング素子１１とドライバ回路１２とを接続する配線は、回路基板１３に形成された配線パターン３０に限られず、任意であり、例えばケーブルやバスバーなどでもよい。

○ 各スイッチング素子１１ｕ１〜１１ｗ２はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置２０３の直流電力を異なる電圧の直流電力に変換するＤＣ／ＤＣコンバータを構成してもよい。すなわち、電力変換装置１０は、インバータに限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等任意である。換言すれば、電力変換装置１０は、直流電力又は交流電力を直流電力又は交流電力に変換するものでもよい。

○ 負荷は電動モータ２０１に限られず任意である。
○ 電力変換装置１０は、車両２００以外に搭載されてもよい。すなわち、電力変換装置１０は、車両２００に設けられた負荷以外の負荷を駆動させるものでもよい。

１０…電力変換装置、１１（１１ｕ１〜１２ｗ２）…スイッチング素子、１２（１２ｕ１〜１２ｗ２）…ドライバ回路、２１…ゲート端子（制御端子）、４１…外部入力端子、４２…加算出力端子、４４…第１フィードバック入力端子、４５…第２フィードバック入力端子、６０…加算回路、７０…フィードバック回路、１００…切替部、１０１…検出抵抗、１０２…分圧抵抗、１０３…検出コンデンサ、１１０…電圧増幅回路、１１１…フィードバックオペアンプ、１３０…制御回路、２００…車両、２０１…電動モータ（負荷）、２０３…蓄電装置、Ｖｐ…外部指令電圧、Ｖｆｂ…フィードバック電圧、Ｖｘ…第１電圧、Ｖｙ…第２電圧、Ｖａｄ…加算電圧、Ｖ０…基準電位、Ｌｓ…寄生インダクタンス、Ｌ１…インダクタンス成分、Ｉｄ…ドレイン電流（印加電流）、Ｖｄｓ…ソース−ドレイン間電圧（印加電圧）、ＬＮｐ…外部入力ライン、ＬＮｆ…フィードバックライン、ＬＮｍ…メインライン、ＬＮｘ…第１ライン、ＬＮｙ…第２ライン。

Claims (9)

1. 制御端子を有するスイッチング素子と、
   前記スイッチング素子を駆動させるドライバ回路と、
   を備えた電力変換装置であって、
   前記ドライバ回路は、
   外部指令電圧が入力される外部入力端子と、
   前記外部指令電圧及びフィードバック電圧が入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、
   前記加算回路に入力される前記フィードバック電圧を、前記スイッチング素子に流れる印加電流の変化に対応した第１電圧、又は、前記スイッチング素子の印加電圧の変化に対応した第２電圧に切り替える切替部と、
   前記切替部を制御する制御部と、
   を備えていることを特徴とする電力変換装置。
2. 前記切替部と前記加算回路とを接続しているメインラインと、
   前記第１電圧が印加される第１ラインと、
   前記第２電圧が印加される第２ラインと、
   を備え、
   前記切替部は、前記メインラインの接続先を前記第１ライン又は前記第２ラインに切り替えるものである請求項１に記載の電力変換装置。
3. 前記印加電圧が入力される前記第２ライン上に設けられた検出コンデンサと、
   前記検出コンデンサと協働して微分回路を構成する検出抵抗と、
   を備えている請求項２に記載の電力変換装置。
4. 前記第１ライン上に設けられた分圧抵抗と、
   前記分圧抵抗と協働して分圧回路を構成する検出抵抗と、
   を備えている請求項２又は請求項３に記載の電力変換装置。
5. 前記第１ライン上に設けられた分圧抵抗と、
   前記印加電圧が入力される前記第２ライン上に設けられた検出コンデンサと、
   前記メインラインに接続された検出抵抗と、
   を備え、
   前記検出抵抗は、前記切替部によって前記メインラインの接続先が前記第１ラインとなっている場合には前記分圧抵抗と協働して分圧回路を構成する一方、前記切替部によって前記メインラインの接続先が前記第２ラインとなっている場合には前記検出コンデンサと協働して微分回路を構成する請求項２に記載の電力変換装置。
6. 前記メインライン上に設けられ、入力される前記フィードバック電圧を増幅させて前記加算回路へ向けて出力する電圧増幅回路を備え、
   前記切替部は、前記電圧増幅回路の入力先を前記第１ライン又は前記第２ラインに切り替えるものである請求項２〜５のうちいずれか一項に記載の電力変換装置。
7. 前記制御部は、前記スイッチング素子がターンオンする場合に前記フィードバック電圧が前記第１電圧となるように前記切替部を制御する請求項１〜６のうちいずれか一項に記載の電力変換装置。
8. 前記制御部は、前記スイッチング素子がターンオフする場合に前記フィードバック電圧が前記第２電圧となるように前記切替部を制御する請求項１〜７のうちいずれか一項に記載の電力変換装置。
9. 前記第１電圧は、前記印加電流が変化することによって前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分にて生じる逆起電力である請求項１〜８のうちいずれか一項に記載の電力変換装置。

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