JP2022089309A - 電力変換装置 - Google Patents

Abstract

【課題】並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、電力損失の低減とサージの抑制との両立を図ることができる電力変換装置を提供することである。【解決手段】電力変換装置は、第１ドレイン電流Ｉｄ１が流れる第１スイッチング素子１１ａと、並列に接続され第２ドレイン電流Ｉｄ２が流れる第２スイッチング素子１１ｂと、第１ドレイン電流Ｉｄ１が流れる第１配線ＬＣ１上に設けられ第１逆起電圧Ｖｂ１を発生させる第１インダクタンス成分１４ａと、第２ドレイン電流Ｉｄ２が流れる第２配線ＬＣ２上に設けられ第２逆起電圧Ｖｂ２を発生させる第２インダクタンス成分１４ｂと、第１逆起電圧Ｖｂ１が伝送される第１フィードバックライン上に設けられた第１ダイオード５１と、第２逆起電圧Ｖｂ２が伝送される上に設けられた第２ダイオード５２と、両スイッチング素子１１ａ，１１ｂを駆動させるドライバ回路１２とを備える。【選択図】図２

Description

本発明は、電力変換装置に関する。

特許文献１には、スイッチング素子としてのＩＧＢＴを駆動させるドライバ回路が記載されている。特許文献１に記載のドライバ回路は、スイッチング損失の低減とサージ電圧又はサージ電流の低減との両立を図るために、エミッタ配線のインダクタンス分にて発生する逆起電圧としての誘起電圧をフィードバックさせるアクティブゲート制御を行っている。

特開２００４－４８８４３号公報

ここで、スイッチング素子を有する電力変換装置では、例えば比較的大きな電流を流すために、スイッチング素子を並列接続し、ドライバ回路を用いて両スイッチング素子を同期させて動作させる場合がある。

かかる構成では、同一の電圧を用いて両スイッチング素子を制御する場合であっても、素子ばらつきによってスイッチング素子の動作にばらつきが生じ、当該ばらつきに起因して逆起電圧によるフィードバックに支障が生じて電力損失の低減とサージの抑制との両立を図ることが困難である場合があった。

本発明は、上記の課題に鑑みてなされたものであり、並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、電力損失の低減とサージの抑制との両立を図ることができる電力変換装置を提供することを目的とする。

上記目的を達成する電力変換装置は、第１印加電流が流れる第１スイッチング素子と、前記第１スイッチング素子に対して並列に接続され、第２印加電流が流れる第２スイッチング素子と、前記第１印加電流が流れる第１配線上に設けられ、前記第１印加電流によって第１逆起電圧を発生させる第１インダクタンス成分と、前記第２印加電流が流れる第２配線上に設けられ、前記第２印加電流によって第２逆起電圧を発生させる第２インダクタンス成分と、前記第１逆起電圧が伝送される第１フィードバックラインと、前記第１フィードバックライン上に設けられた第１ダイオードと、前記第２逆起電圧が伝送される第２フィードバックラインと、前記第２フィードバックライン上に設けられた第２ダイオードと、前記両スイッチング素子を駆動させるドライバ回路と、を備え、前記ドライバ回路は、前記両フィードバックラインが接続された入力端を有し、当該入力端に入力される電圧をフィードバック電圧に変換するフィードバック回路と、外部指令電圧が入力される外部入力端子と、前記外部指令電圧とフィードバック電圧とを加算し、その加算された加算電圧を前記両スイッチング素子に向けて出力する加算回路と、を備えていることを特徴とする。

かかる構成によれば、フィードバック回路は、第１スイッチング素子に第１印加電流が流れることにより第１ダイオードにかかる電圧と、第２スイッチング素子に第２印加電流が流れることにより第２ダイオードにかかる電圧との合成電圧を、フィードバック電圧に変換する。これにより、電力変換装置は、並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、電力損失の低減とサージの抑制との両立を図ることができる。

上記電力変換装置において、前記第１ダイオードは、アノードが前記ドライバ回路に接続され、カソードが前記第１インダクタンス成分に接続され、前記第２ダイオードは、アノードが前記ドライバ回路に接続され、カソードが前記第２インダクタンス成分に接続されるようにしてもよい。

かかる構成によれば、電力変換装置は、並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、両スイッチング素子のスイッチング動作に起因する立ち下がり電圧に基づいて、フィードバック電圧を変換することができる。

上記電力変換装置において、前記第１ダイオードは、カソードが前記ドライバ回路に接続され、アノードが前記第１インダクタンス成分に接続され、前記第２ダイオードは、カソードが前記ドライバ回路に接続され、アノードが前記第２インダクタンス成分に接続されるようにしてもよい。

かかる構成によれば、電力変換装置は、電力変換装置は、並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、両スイッチング素子のスイッチング動作に起因する立ち上がり電圧に基づいて、フィードバック電圧を変換することができる。

上記電力変換装置において、前記フィードバック回路は、前記入力端に入力される電圧を反転し、前記フィードバック電圧として出力するものであってもよい。
上記電力変換装置において、前記フィードバック回路には、前記第１ダイオードと、前記第２ダイオードとが含まれるものであってもよい。

かかる構成によれば、電力変換装置は、フィードバック回路に第１ダイオードと、第２ダイオードとを含めることにより、これらの部品に係る基板実装面積を小さくすることができる。

本発明によれば、並列接続された両スイッチング素子の動作にばらつきが生じる場合であっても、電力損失の低減とサージの抑制との両立を図ることができる。

電力変換装置の電気的構成の概要を示す回路図。 下アームドライバ回路及び両下アームスイッチング素子の電気的構成を示すブロック回路図。 下アームドライバ回路の回路図。 回路基板上に実装されたスイッチング素子とドライバ回路とを模式的に示す正面図。 両スイッチング素子のスイッチング動作にばらつきが生じていない場合の電力変換装置の動作の一例を表す図。 両スイッチング素子のスイッチング動作にばらつきが生じている場合の電力変換装置の動作の一例を表す図。

以下、電力変換装置の一実施形態について説明する。本実施形態の電力変換装置１０は、例えば、車両２００に搭載されており、車両２００に設けられている電動モータ２０１を駆動するのに用いられる。

詳細には、本実施形態の電動モータ２０１は、車両２００の車輪を回転させるための走行用モータである。本実施形態の電動モータ２０１は、３相コイル２０２ｕ，２０２ｖ，２０２ｗを有している。３相コイル２０２ｕ，２０２ｖ，２０２ｗは、例えば、Ｙ結線されている。３相コイル２０２ｕ，２０２ｖ，２０２ｗが所定のパターンで通電されることにより、電動モータ２０１が回転する。なお、３相コイル２０２ｕ，２０２ｖ，２０２ｗの結線態様は、Ｙ結線に限られず任意であり、例えばデルタ結線でもよい。

図１に示すように、車両２００は、蓄電装置２０３を有している。本実施形態の電力変換装置１０は、蓄電装置２０３の直流電力を電動モータ２０１が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置１０は、蓄電装置２０３を用いて電動モータ２０１を駆動させる駆動装置とも言える。

電力変換装置１０は、スイッチング素子１１を有している。スイッチング素子１１は、例えば、パワースイッチング素子であり、一例としてはパワーＭＯＳＦＥＴである。スイッチング素子１１は、逆並列に接続された還流ダイオードを有している。還流ダイオードは、例えば、スイッチング素子１１内の寄生ダイオードである。ただし、これに限られず、還流ダイオードは、スイッチング素子１１とは別に設けられたものであってもよい。

本実施形態の電力変換装置１０は、電動モータ２０１の３相コイル２０２ｕ，２０２ｖ，２０２ｗに係る構成をそれぞれ有する。以降の説明において、電力変換装置１０が備える各種構成のうち、ｕ相に係る構成の符号の末尾に（ｕ）を付し、ｖ相に係る符号の末尾に（ｖ）を付し、ｗ相に係る構成の符号の末尾に（ｗ）を付して説明する。また、電力変換装置１０が備える各種構成のうち、上アームに係る構成の符号のハイフン以下に「Ｘ」を付し、下アームに係る構成の符号のハイフン以下に「Ｙ」を付して説明する。

本実施形態の電力変換装置１０は、複数のスイッチング素子１１を有している。詳細には、電力変換装置１０は、ｕ相コイル２０２ｕに対応する上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）と、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）とを有している。

上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）との両スイッチング素子は、互いに並列接続されている。また、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）との両スイッチング素子は、互いに並列接続されている。

上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）とのソース端子と、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）とのドレイン端子とは、ｕ相接続線ＬＮｕによって直列に接続されている。ｕ相接続線ＬＮｕは、ｕ相コイル２０２ｕに接続されている。

同様に、電力変換装置１０は、スイッチング素子１１として、ｖ相コイル２０２ｖに対応する上アーム第１スイッチング素子１１ａ－Ｘ（ｖ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｖ）と、下アーム第１スイッチング素子１１ａ－Ｙ（ｖ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｖ）とを有している。

上アーム第１スイッチング素子１１ａ－Ｘ（ｖ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｖ）との両スイッチング素子は、互いに並列接続されている。また、下アーム第１スイッチング素子１１ａ－Ｙ（ｖ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｖ）との両スイッチング素子は、互いに並列接続されている。

上アーム第１スイッチング素子１１ａ－Ｘ（ｖ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｖ）とのソース端子と、下アーム第１スイッチング素子１１ａ－Ｙ（ｖ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｖ）とのドレイン端子とは、ｖ相接続線ＬＮｖによって直列に接続されている。ｖ相接続線ＬＮｖは、ｖ相コイル２０２ｖに接続されている。

同様に、電力変換装置１０は、スイッチング素子１１として、ｗ相コイル２０２ｗに対応する上アーム第１スイッチング素子１１ａ－Ｘ（ｗ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｗ）と、下アーム第１スイッチング素子１１ａ－Ｙ（ｗ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｗ）とを有している。

上アーム第１スイッチング素子１１ａ－Ｘ（ｗ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｗ）との両スイッチング素子は、互いに並列接続されている。また、下アーム第１スイッチング素子１１ａ－Ｙ（ｗ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｗ）との両スイッチング素子は、互いに並列接続されている。

上アーム第１スイッチング素子１１ａ－Ｘ（ｗ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｗ）とのソース端子と、下アーム第１スイッチング素子１１ａ－Ｙ（ｗ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｗ）とのドレイン端子とは、ｗ相接続線ＬＮｗによって直列に接続されている。ｗ相接続線ＬＮｗは、ｗ相コイル２０２ｗに接続されている。

ここで、説明の便宜上、以下の説明では、上アーム第１スイッチング素子１１ａ－Ｘ（ｕ），１１ａ－Ｘ（ｖ），１１ａ－Ｘ（ｗ）を互いに区別しない場合には、単に、上アーム第１スイッチング素子１１ａ－Ｘともいう。また、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ），１１ｂ－Ｘ（ｖ），１１ｂ－Ｘ（ｗ）を互いに区別しない場合には、単に、上アーム第２スイッチング素子１１ｂ－Ｘともいう。また、上アーム第１スイッチング素子１１ａ－Ｘと、上アーム第２スイッチング素子１１ｂ－Ｘとを区別しない場合には、上アームスイッチング素子１１ａｂ－Ｘと記載する。

また、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ），１１ａ－Ｙ（ｖ），１１ａ－Ｙ（ｗ）を互いに区別しない場合には、単に、下アーム第１スイッチング素子１１ａ－Ｙともいう。また、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ），１１ｂ－Ｙ（ｖ），１１ｂ－Ｙ（ｗ）を互いに区別しない場合には、単に、下アーム第２スイッチング素子１１ｂ－Ｙともいう。また、下アーム第１スイッチング素子１１ａ－Ｙと、下アーム第２スイッチング素子１１ｂ－Ｙとを区別しない場合には、下アームスイッチング素子１１ａｂ－Ｙと記載する。

また、上アーム第１スイッチング素子１１ａ－Ｘと、下アーム第１スイッチング素子１１ａ－Ｙとを互いに区別しない場合には、単に、第１スイッチング素子１１ａともいう。上アーム第２スイッチング素子１１ｂ－Ｘと、下アーム第２スイッチング素子１１ｂ－Ｙとを互いに区別しない場合には、単に、第２スイッチング素子１１ｂともいう。

また、ｕ相接続線ＬＮｕ，ｖ相接続線ＬＮｖ，及びｗ相接続線ＬＮｗを互いに区別しない場合には、中間接続線ＬＮｃと記載する。
電力変換装置１０は、上アームスイッチング素子１１ａｂ－Ｘが接続されている正極母線ＬＰと、下アームスイッチング素子１１ａｂ－Ｙとが接続されている負極母線ＬＮとを備える。正極母線ＬＰは、蓄電装置２０３の高圧側である正極端子（＋端子）に接続されており、負極母線ＬＮは、蓄電装置２０３の低圧側である負極端子（－端子）に接続されている。つまり、上アームスイッチング素子１１ａｂ－Ｘと、下アームスイッチング素子１１ａｂ－Ｙとの直列接続体は正極母線ＬＰ及び負極母線ＬＮに接続され、蓄電装置２０３からの直流電力が供給される。本実施形態では、負極母線ＬＮは基準電位Ｖ０に接続されている。このため、下アームスイッチング素子１１ａｂ－Ｙは、基準電位Ｖ０に接続されることとなる。

図１及び図２に示すように、電力変換装置１０は、スイッチング素子１１を駆動させるドライバ回路１２を備える。本実施形態のドライバ回路１２は、所謂ゲートドライバ回路である。本実施形態の電力変換装置１０は、複数のスイッチング素子１１に対応させてドライバ回路１２を複数有している。詳細には、電力変換装置１０は、上アームスイッチング素子１１ａｂ－Ｘ（ｕ）を駆動させる上アームドライバ回路１２－Ｘ（ｕ）と、下アームスイッチング素子１１ａｂ－Ｙ（ｕ）を駆動させる下アームドライバ回路１２－Ｙ（ｕ）とを備える。

ドライバ回路１２と、スイッチング素子１１とのゲート端子とは、ゲート抵抗１３を介して電気的に接続されている。詳細には、上アームドライバ回路１２－Ｘ（ｕ）は、上アーム第１ゲート抵抗１３ａ－Ｘ（ｕ）を介して上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）のゲートに接続される。上アームドライバ回路１２－Ｘ（ｕ）は、上アーム第２ゲート抵抗１３ｂ－Ｘ（ｕ）を介して上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）のゲートに接続される。上アームドライバ回路１２－Ｘ（ｕ）は、ゲート電圧を制御して上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）とをＯＮ／ＯＦＦさせる。本実施形態では、上アームドライバ回路１２－Ｘ（ｕ）は、上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）とに対して同一のゲート電圧を出力する。このため、上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）と上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）とのスイッチング動作は、同期する。

また、下アームドライバ回路１２－Ｙ（ｕ）は、下アーム第１ゲート抵抗１３ａ－Ｙ（ｕ）を介して下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）のゲートに接続される。下アームドライバ回路１２－Ｙ（ｕ）は、下アーム第２ゲート抵抗１３ｂ－Ｙ（ｕ）を介して下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）のゲートに接続される。下アームドライバ回路１２－Ｙ（ｕ）は、ゲート電圧を制御して下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）とをＯＮ／ＯＦＦさせる。本実施形態では、下アームドライバ回路１２－Ｙ（ｕ）は、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）とに対して同一のゲート電圧を出力する。このため、下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）と下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）とのスイッチング動作は、同期する。

電力変換装置１０は、上アーム第１スイッチング素子１１ａ－Ｘ（ｖ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｖ）とを駆動させる上アームドライバ回路１２－Ｘ（ｖ）と、下アーム第１スイッチング素子１１ａ－Ｙ（ｖ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｖ）とを駆動させる下アームドライバ回路１２－Ｙ（ｖ）とを備える。また、電力変換装置１０は、上アームドライバ回路１２－Ｘ（ｖ）と上アーム第１スイッチング素子１１ａ－Ｘ（ｖ）との間に設けられる上アーム第１ゲート抵抗１３ａ－Ｘ（ｖ）と、上アームドライバ回路１２－Ｘ（ｖ）と上アーム第２スイッチング素子１１ｂ－Ｘ（ｖ）との間に設けられる上アーム第２ゲート抵抗１３ｂ－Ｘ（ｖ）とを備える。また、電力変換装置１０は、下アームドライバ回路１２－Ｙ（ｖ）と下アーム第１スイッチング素子１１ａ－Ｙ（ｖ）との間に設けられる下アーム第１ゲート抵抗１３ａ－Ｙ（ｖ）と、下アームドライバ回路１２－Ｙ（ｖ）と下アーム第２スイッチング素子１１ｂ－Ｙ（ｖ）との間に設けられる下アーム第２ゲート抵抗１３ｂ－Ｙ（ｖ）とを備える。

電力変換装置１０は、上アーム第１スイッチング素子１１ａ－Ｘ（ｗ）と、上アーム第２スイッチング素子１１ｂ－Ｘ（ｗ）とを駆動させる上アームドライバ回路１２－Ｘ（ｗ）と、下アーム第１スイッチング素子１１ａ－Ｙ（ｗ）と、下アーム第２スイッチング素子１１ｂ－Ｙ（ｗ）とを駆動させる下アームドライバ回路１２－Ｙ（ｗ）とを備える。また、電力変換装置１０は、上アームドライバ回路１２－Ｘ（ｗ）と上アーム第１スイッチング素子１１ａ－Ｘ（ｗ）との間に設けられる上アーム第１ゲート抵抗１３ａ－Ｘ（ｗ）と、上アームドライバ回路１２－Ｘ（ｗ）と上アーム第２スイッチング素子１１ｂ－Ｘ（ｗ）との間に設けられる上アーム第２ゲート抵抗１３ｂ－Ｘ（ｗ）とを備える。また、電力変換装置１０は、下アームドライバ回路１２－Ｙ（ｗ）と下アーム第１スイッチング素子１１ａ－Ｙ（ｗ）との間に設けられる下アーム第１ゲート抵抗１３ａ－Ｙ（ｗ）と、下アームドライバ回路１２－Ｙ（ｗ）と下アーム第２スイッチング素子１１ｂ－Ｙ（ｗ）との間に設けられる下アーム第２ゲート抵抗１３ｂ－Ｙ（ｗ）とを備える。

これらの構成は、上アームドライバ回路１２－Ｘ（ｕ）及び下アームドライバ回路１２－Ｙ（ｕ）に係る構成と同様であるため、詳細な説明を省略する。
また、上アーム第１スイッチング素子１１ａ－Ｘ（ｕ）のエミッタは、上アーム第１配線ＬＣ１－Ｘ（ｕ）によってｕ相接続線ＬＮｕに接続され、上アーム第２スイッチング素子１１ｂ－Ｘ（ｕ）のエミッタは、上アーム第２配線ＬＣ２－Ｘ（ｕ）によってｖ相接続線ＬＮｖに接続される。下アーム第１スイッチング素子１１ａ－Ｙ（ｕ）のエミッタは、下アーム第１配線ＬＣ１－Ｙ（ｕ）によって負極母線ＬＮに接続され、下アーム第２スイッチング素子１１ｂ－Ｙ（ｕ）のエミッタは、下アーム第２配線ＬＣ２－Ｙ（ｕ）によって負極母線ＬＮに接続される。

また、上アーム第１配線ＬＣ１－Ｘ（ｕ）と、上アームドライバ回路１２－Ｘ（ｕ）とは、上アーム第１入力ライン４３－Ｘ（ｕ）により接続される。上アーム第２配線ＬＣ２－Ｘ（ｕ）と、上アームドライバ回路１２－Ｘ（ｕ）とは、上アーム第２入力ライン４４－Ｘ（ｕ）により接続される。下アーム第１配線ＬＣ１－Ｙ（ｕ）と、下アームドライバ回路１２－Ｙ（ｕ）とは、下アーム第１入力ライン４３－Ｙ（ｕ）により接続される。下アーム第２配線ＬＣ２－Ｙ（ｕ）と、下アームドライバ回路１２－Ｙ（ｕ）とは、下アーム第２入力ライン４４－Ｙ（ｕ）により接続される。

これらの接続は、各相において同様であるため、ｖ相コイル２０２ｖに係る接続の詳細については、上述のｕ相コイル２０２ｕに係る構成の末尾の（ｕ）を（ｖ）に読み替えればよく、ｗ相コイル２０２ｗに係る接続の詳細については、上述のｕ相コイル２０２ｕに係る構成の末尾の（ｕ）を（ｗ）に読み替えればよい。

なお、説明の便宜上、以降の説明において、各上アームドライバ回路１２－Ｘ（ｕ），１２－Ｘ（ｖ），１２－Ｘ（ｗ）、各下アームドライバ回路１２－Ｙ（ｕ），１２－Ｙ（ｖ），１２－Ｙ（ｗ）を互いに区別しない場合には、単に、ドライバ回路１２という。

また、説明の便宜上、以降の説明において、上アーム第１ゲート抵抗１３ａ－Ｘ（ｕ），１３ａ－Ｘ（ｖ），１３ａ－Ｘ（ｗ）、下アーム第１ゲート抵抗１３ａ－Ｙ（ｕ），１３ａ－Ｙ（ｖ），１３ａ－Ｙ（ｗ）を互いに区別しない場合には、第１ゲート抵抗１３ａという。上アーム第２ゲート抵抗１３ｂ－Ｘ（ｕ），１３ｂ－Ｘ（ｖ），１３ｂ－Ｘ（ｗ）、下アーム第２ゲート抵抗１３ｂ－Ｙ（ｕ），１３ｂ－Ｙ（ｖ），１３ｂ－Ｙ（ｗ）を互いに区別しない場合には、第２ゲート抵抗１３ｂという。

また、説明の便宜上、以降の説明において、上アーム第１配線ＬＣ１－Ｘ（ｕ），ＬＣ１－Ｘ（ｖ），ＬＣ１－Ｘ（ｗ）、下アーム第１配線ＬＣ１－Ｙ（ｕ），ＬＣ１－Ｙ（ｖ），ＬＣ１－Ｙ（ｗ）を互いに区別しない場合には、第１配線ＬＣ１という。上アーム第２配線ＬＣ２－Ｘ（ｕ），ＬＣ２－Ｘ（ｖ），ＬＣ２－Ｘ（ｗ）、下アーム第２配線ＬＣ２－Ｙ（ｕ），ＬＣ２－Ｙ（ｖ），ＬＣ２－Ｙ（ｗ）を互いに区別しない場合には、第２配線ＬＣ２という。

また、説明の便宜上、以降の説明において、上アーム第１入力ライン４３－Ｘ（ｕ），４３－Ｘ（ｖ），４３－Ｘ（ｗ）、下アーム第１入力ライン４３－Ｙ（ｕ），４３－Ｙ（ｖ），４３－Ｙ（ｗ）を互いに区別しない場合には、第１入力ライン４３という。上アーム第２入力ライン４４－Ｘ（ｕ），４４－Ｘ（ｖ），４４－Ｘ（ｗ）、下アーム第２入力ライン４４－Ｙ（ｕ），４４－Ｙ（ｖ），４４－Ｙ（ｗ）を互いに区別しない場合には、第２入力ライン４４という。

図１に示すように、車両２００は、電力変換装置１０を制御する変換制御装置２０４を備える。本実施形態の変換制御装置２０４はインバータ制御装置である。変換制御装置２０４は、外部からの指令（例えば要求回転速度）に基づいて、電動モータ２０１に流れる目標電流を決定し、その目標電流が流れるための外部指令電圧Ｖｐを導出する。そして、変換制御装置２０４は、外部指令電圧Ｖｐをドライバ回路１２に向けて出力する。

本実施形態では、変換制御装置２０４は、ドライバ回路１２毎に外部指令電圧Ｖｐを導出し、各ドライバ回路１２に外部指令電圧Ｖｐを出力する。これにより、各相の上アームスイッチング素子１１ａｂ－Ｘと下アームスイッチング素子１１ａｂ－Ｙとが個別に制御される。

次に図２及び図３を用いてスイッチング素子１１及びドライバ回路１２の詳細について説明する。ここで、上アームに係る構成と下アームに係る構成とは基本的には同一であるため、説明の便宜上、以下では、一組の第１スイッチング素子１１ａ、第２スイッチング素子１１ｂ及びドライバ回路１２について詳細に説明する。

図２に示すように、第１スイッチング素子１１ａは、ＯＮ状態である場合に第１印加電流としての第１ドレイン電流Ｉｄ１が流れるスイッチング素子である。第１ドレイン電流Ｉｄ１は、第１スイッチング素子１１ａのソース－ドレイン間を流れる電流である。第１スイッチング素子１１ａは、ゲート電圧が入力されるゲート端子と、ＯＮ状態である場合に第１ドレイン電流Ｉｄ１が流れるドレイン端子及びソース端子とを備える。第１ドレイン電流Ｉｄ１は、「第１印加電流」の一例であり、第２ドレイン電流Ｉｄ２は、「第２印加電流」の一例である。

第２スイッチング素子１１ｂは、ＯＮ状態である場合に第２印加電流としての第２ドレイン電流Ｉｄ２が流れるスイッチング素子である。第２ドレイン電流Ｉｄ２は、第２スイッチング素子１１ｂのソース－ドレイン間を流れる電流である。第２スイッチング素子１１ｂは、ゲート電圧が入力されるゲート端子と、ＯＮ状態である場合に第２ドレイン電流Ｉｄ２が流れるドレイン端子及びソース端子とを備える。

本実施形態では、上アームスイッチング素子１１ａｂ－Ｘのドレイン端子は、正極母線ＬＰに接続されている。また、下アームスイッチング素子１１ａｂ－Ｙのドレイン端子は、中間接続線ＬＮｃに接続されている。

上アーム第１スイッチング素子１１ａ－Ｘのソース端子は、第１配線ＬＣ１に接続され、第１配線ＬＣ１は、中間接続線ＬＮｃに接続されている。上アーム第２スイッチング素子１１ｂ－Ｘのソース端子は、第２配線ＬＣ２に接続され、第２配線ＬＣ２は、中間接続線ＬＮｃに接続されている。上述したように、上アームスイッチング素子１１ａｂ－Ｘのソース端子は、中間接続線ＬＮｃに接続され、下アームスイッチング素子１１ａｂ－Ｙのドレイン端子は、中間接続線ＬＮｃに接続されている。したがって、上アーム第１スイッチング素子１１ａ－Ｘのソース端子は、第１配線ＬＣ１及び中間接続線ＬＮｃによって下アームスイッチング素子１１ａｂ－Ｙのドレイン端子に接続されている。また、上アーム第２スイッチング素子１１ｂ－Ｘのソース端子は、第２配線ＬＣ２及び中間接続線ＬＮｃによって下アームスイッチング素子１１ａｂ－Ｙのドレイン端子に接続されている。

下アーム第１スイッチング素子１１ａ－Ｙのソース端子は、第１配線ＬＣ１によって負極母線ＬＮに接続されている。下アーム第２スイッチング素子１１ｂ－Ｙのソース端子は、第２配線ＬＣ２によって負極母線ＬＮに接続されている。上述したように、下アームスイッチング素子１１ａｂ－Ｙのソース端子は、負極母線ＬＮに接続され、負極母線ＬＮは、基準電位Ｖ０に接続されている。したがって、下アーム第１スイッチング素子１１ａ－Ｙのソース端子と、下アーム第２スイッチング素子１１ｂ－Ｙのソース端子とには、基準電位Ｖ０が印加される。

本実施形態において、第１配線ＬＣ１は、第１インダクタンス成分１４ａを寄生インダクタンスとして有し、第２配線ＬＣ２は、第２インダクタンス成分１４ｂを寄生インダクタンスとして有する。ここで、電力変換装置１０は、ドライバ回路１２及びゲート抵抗１３が実装される回路基板１５を備える。本実施形態の第１配線ＬＣ１及び第２配線ＬＣ２は、例えば、スイッチング素子１１及びドライバ回路１２が実装される回路基板１５に形成された配線パターンにより実現される。ただし、これに限られず、第１配線ＬＣ１及び第２配線ＬＣ２の具体的な構成は任意であり、ワイヤーなどでもよい。第１配線ＬＣ１及び第２配線ＬＣ２の配線パターンの詳細についは、後述する。

第１インダクタンス成分１４ａは、第１ドレイン電流Ｉｄ１が変化することによって第１逆起電圧Ｖｂ１を生じさせ、第２インダクタンス成分１４ｂは、第２ドレイン電流Ｉｄ２が変化することによって第２逆起電圧力Ｖｂ２を生じさせる。なお、第１ドレイン電流Ｉｄ１の変化とは、第１ドレイン電流Ｉｄ１が流れ始める場合と、第１ドレイン電流Ｉｄ１が停止する場合とを含み、第２ドレイン電流Ｉｄ２の変化とは、第２ドレイン電流Ｉｄ２が流れ始める場合と、第２ドレイン電流Ｉｄ２が停止する場合とを含む。

以下、両インダクタンス成分１４ａ，１４ｂのインダクタンスが同一である場合について説明する。この場合、第１ドレイン電流Ｉｄ１が変化することにより第１インダクタンス成分１４ａに生じる第１逆起電圧Ｖｂ１と、第２ドレイン電流Ｉｄ２が変化することにより第２インダクタンス成分１４ｂに生じる第２逆起電圧Ｖｂ２とは、同一の電圧となる。

次に、ドライバ回路１２及び両スイッチング素子１１ａ，１１ｂの接続態様について説明する。図２及び図３に示すように、ドライバ回路１２は、外部入力端子３１と、加算出力端子３２と、第１フィードバック入力端子３３と、第２フィードバック入力端子３４と、第１ダイオード５１と、第２ダイオード５２と、加算回路６０と、電流増幅回路７０と、分圧回路９０と、電圧増幅回路１００とを備える。第１フィードバック入力端子３３には、第１入力ライン４３が接続され、第２フィードバック入力端子３４には、第２入力ライン４４が接続される。

電力変換装置１０は、外部入力端子３１と加算回路６０とを接続する外部入力ライン４１と、加算出力端子３２とスイッチング素子１１のゲート端子とを接続する制御ライン４２とを備える。また、電力変換装置１０は、第１フィードバック入力端子３３と分圧回路９０とを接続する第１共通接続ライン４５と、第２フィードバック入力端子３４と分圧回路９０とを接続する第２共通接続ライン４６とを備える。

外部入力端子３１は、変換制御装置２０４と電気的に接続されている。外部入力端子３１には、変換制御装置２０４からの外部指令電圧Ｖｐが入力される。外部入力端子３１に入力された外部指令電圧Ｖｐは、外部入力ライン４１を伝送して加算回路６０に入力される。

加算出力端子３２は、ドライバ回路１２からゲート電圧（換言すればゲート電流）を出力するための端子である。加算出力端子３２から出力されるゲート電圧としての加算電圧Ｖａｄは、制御ライン４２を介してスイッチング素子１１のゲート端子に入力される。

第１フィードバック入力端子３３は、第１インダクタンス成分１４ａに生じる第１逆起電圧Ｖｂ１が入力される端子である。第１逆起電圧Ｖｂ１は、第１入力ライン４３を伝送して第１フィードバック入力端子３３に入力される。第２フィードバック入力端子３４は、第２インダクタンス成分１４ｂに生じる第２逆起電圧力Ｖｂ２が入力される端子である。第２逆起電圧力Ｖｂ２は、第２入力ライン４４を伝送して第１フィードバック入力端子３３に入力される。本実施形態の両入力ライン４３，４４は、例えば、回路基板１５に形成された配線パターンである。ただし、これに限られず、両入力ライン４３，４４の具体的な構成は任意であり、ワイヤーなどでもよい。両入力ライン４３，４４の配線パターンの詳細についは、後述する。

第１共通接続ライン４５は、分圧回路９０及び第１フィードバック入力端子３３と直接接続され、第１共通接続ライン４５上には、第１ダイオード５１が設けられる。詳しくは、第１共通接続ライン４５上には、アノードが分圧回路９０に接続され、カソードが第１フィードバック入力端子３３を介して第１インダクタンス成分１４ａに接続されるように、第１ダイオード５１が設けられる。また、第２共通接続ライン４６上には、第２ダイオード５２が設けられる。詳しくは、第２共通接続ライン４６上には、アノードが分圧回路９０に接続され、カソードが第２フィードバック入力端子３４を介して第２インダクタンス成分１４ｂに接続されるように、第２ダイオード５２が設けられる。

本実施形態では、第１共通接続ライン４５には、第１共通接続ライン４５のうち第１ダイオード５１のアノード側（分圧回路９０側）において、第２共通接続ライン４６が接続される。これにより、第１共通接続ライン４５と第２共通接続ライン４６とは、一部が共通している。そして、共通部分が分圧回路９０に接続されている。このため、両共通接続ライン４５，４６が分圧回路９０に接続されているといえる。

なお、この接続は一例であって、第２共通接続ライン４６は、分圧回路９０及び第２フィードバック入力端子３４と直接接続され、第２共通接続ライン４６には、第２共通接続ライン４６のうち第２ダイオード５２のアノード側（分圧回路９０側）において、第１共通接続ライン４５が接続されるものであってもよい。すなわち、第１ダイオード５１のアノード及び第２ダイオード５２のアノードは、分圧回路９０に接続されている。なお、第１入力ライン４３と、第１共通接続ライン４５とを組み合わせたものが、「第１フィードバックライン」の一例であり、第２入力ライン４４と、第２共通接続ライン４６とを組み合わせたものが、「第２フィードバックライン」の一例である。

第１共通接続ライン４５上に第１ダイオード５１が設けられ、第２共通接続ライン４６上に第２ダイオード５２が設けられることにより、ドライバ回路１２は、両ドレイン電流Ｉｄ１，Ｉｄ２が流れ込むことを抑制することができる。

既に説明したとおり、分圧回路９０は、第１共通接続ライン４５及び第２共通接続ライン４６を介して第１フィードバック入力端子３３及び第２フィードバック入力端子３４と接続されるとともに、第１フィードバック入力端子３３には第１入力ライン４３が接続され、第２フィードバック入力端子３４には第２入力ライン４４が接続されている。したがって、分圧回路９０には、第１ダイオード５１を介した第１逆起電圧Ｖｂ１と、第２ダイオード５２を介した第２逆起電圧力Ｖｂ２との合成電圧Ｖｓｓが入力される。第１ダイオード５１を介した第１逆起電圧Ｖｂ１は、例えば、第１逆起電圧Ｖｂ１よりも第１ダイオード５１の順方向電圧だけ低い電圧であり、第２ダイオード５２を介した第２逆起電圧力Ｖｂ２は、例えば、第２逆起電圧力Ｖｂ２よりも第２ダイオード５２の順方向電圧だけ低い電圧である。電圧増幅回路１００は、分圧回路９０により分圧された合成電圧Ｖｓｓを反転、且つ増幅し、フィードバック電圧Ｖｆとして出力する。分圧回路９０と、電圧増幅回路１００との詳細は後述する。

図３に示すように、加算回路６０は、ゲート抵抗１３から出力された外部指令電圧Ｖｐと、電圧増幅回路１００が出力したフィードバック電圧Ｖｆとが入力されるように構成されている。加算回路６０は、外部指令電圧Ｖｐと、フィードバック電圧Ｖｆとを加算し、その加算された加算電圧Ｖａｄを両スイッチング素子１１ａ，１１ｂの双方に向けて出力する。詳細には、本実施形態の加算回路６０は、例えば、加算オペアンプ６１と、第１加算抵抗６２と、第２加算抵抗６３とを備えている。

本実施形態の外部入力ライン４１は、外部入力端子３１と加算オペアンプ６１の＋端子（非反転入力端子）とを接続している部分を含む。ドライバ回路１２は、外部入力抵抗１１１を備えており、外部入力抵抗１１１は、外部入力ライン４１上に設けられる。電圧増幅回路１００の出力端は、外部入力ライン４１に接続されている。ドライバ回路１２は、フィードバック入力抵抗１１２を備えており、フィードバック入力抵抗１１２は、電圧増幅回路１００の出力端と外部入力ライン４１とを接続する部分上に設けられる。これにより、加算オペアンプ６１の＋端子には、外部指令電圧Ｖｐとフィードバック電圧Ｖｆとを合わせた電圧が入力される。

加算オペアンプ６１における－端子（反転入力端子）及び出力端子は、第１加算抵抗６２を介して接続される。第２加算抵抗６３は、第１加算抵抗６２に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、加算オペアンプ６１の出力端子から、外部指令電圧Ｖｐとフィードバック電圧Ｖｆとが加算された加算電圧Ｖａｄが出力される。当該加算電圧Ｖａｄは、加算抵抗６２，６３の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路６０の具体的な構成は任意である。

電流増幅回路７０は、加算電圧Ｖａｄの波形を維持しつつ、スイッチング素子１１を駆動させるのに必要な電流を供給するための回路である。図３に示すように、本実施形態の電流増幅回路７０は、例えば第１増幅スイッチング素子７１及び第２増幅スイッチング素子７２を備えている。例えば、第１増幅スイッチング素子７１は、ｎ型のＭＯＳＦＥＴであり、第２増幅スイッチング素子７２は、ｐ型のＭＯＳＦＥＴである。

第１増幅スイッチング素子７１のドレインは、第１供給電圧Ｖ１を印加する第１供給源Ｅ１に接続されている。第２増幅スイッチング素子７２のドレイン端子は、第２供給電圧Ｖ２を印加する第２供給源Ｅ２に接続されている。第１供給電圧Ｖ１は例えば正の電圧であり、第２供給電圧Ｖ２は例えば負の電圧である。第１増幅スイッチング素子７１のソースと第２増幅スイッチング素子７２のソース端子とは、接続線７３を介して接続されている。

両増幅スイッチング素子７１，７２のゲートと加算回路６０（詳細には加算オペアンプ６１の出力端子）とは、接続されている。電流増幅回路７０の出力（詳細には接続線７３）は加算出力端子３２に接続されている。これにより、加算電圧Ｖａｄは、加算出力端子３２から出力され、制御ライン４２を介して第１スイッチング素子１１ａのゲート端子と、第２スイッチング素子１１ｂのゲート端子とに入力される。すなわち、本実施形態では加算電圧Ｖａｄがゲート電圧となっている。なお、電流増幅回路７０の具体的な構成は任意である。

図３に示すように、分圧回路９０は、合成電圧Ｖｓｓを分圧する回路である。詳細には、分圧回路９０は、例えば合成電圧Ｖｓｓを分圧する分圧抵抗９１，９２を備えている。詳しくは、分圧抵抗９１，９２は、それぞれ二つの端子を有し、互いに直列に接続される。分圧抵抗９１が有する二つの端子のうち、分圧抵抗９２に接続される端子とは異なる端子には、第１共通接続ライン４５が接続され、合成電圧Ｖｓｓが印加される。分圧抵抗９２が有する二つの端子のうち、分圧抵抗９１に接続される端子とは異なる端子は、基準電位Ｖ０に接続される。

電圧増幅回路１００は、フィードバックオペアンプ１０１と、第１増幅抵抗１０２及び第２増幅抵抗１０３と、を備えている。また、フィードバックオペアンプ１０１の出力端子は、第１増幅抵抗１０２を介してフィードバックオペアンプ１０１の－端子（反転入力端子）と接続される。フィードバックオペアンプ１０１の－端子には、更に、分圧回路９０が接続される。したがって、フィードバックオペアンプ１０１の－端子には、分圧抵抗９１，９２の接続点が接続され、分圧回路９０によって分圧された合成電圧Ｖｓｓが入力される。第２増幅抵抗１０３は、フィードバックオペアンプ１０１の－端子に接続され且つ基準電位Ｖ０に接続されている。つまり、本実施形態の電圧増幅回路１００は、反転増幅回路であり、－端子に入力された合成電圧Ｖｓｓを反転、且つ増幅し、フィードバック電圧Ｖｆとして出力端子から出力する。分圧回路９０及び電圧増幅回路１００が、「フィードバック回路」の一例であり、合成電圧Ｖｓｓが印加される分圧抵抗９１の分圧抵抗９２と接続されない側の端子は、「両フィードバックラインが接続された入力端」の一例である。

フィードバックオペアンプ１０１における出力端子は、加算回路６０（詳細には外部入力ライン４１）に接続されている。フィードバックオペアンプ１０１の出力端子から出力されたフィードバック電圧Ｖｆは、加算回路６０に入力される。

かかる構成によれば、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２との合成電圧Ｖｓｓは、分圧回路９０によって分圧され且つ電圧増幅回路１００によって増幅される。なお、電圧増幅回路１００の増幅率は任意であり、１でもよいし、１よりも大きくてもよいし、１よりも小さくてもよい。

以下、図４を参照し、第１インダクタンス成分１４ａを有する第１配線ＬＣ１と、第２インダクタンス成分１４ｂを有する第２配線ＬＣ２との形状の詳細について説明する。
図４に示すように、回路基板１５には、複数の配線パターンが形成されている。これらの複数の配線パターンによってスイッチング素子１１と、ドライバ回路１２及び蓄電装置２０３とが電気的に接続されているとともに、スイッチング素子１１と負荷としての電動モータ２０１とが電気的に接続されている。また、図示の一例では、第２入力ライン４４の配線パターンのうち、一部が回路基板１５の内層に設けられている。

本実施形態では、複数の配線パターンには、スイッチング素子１１のドレイン端子と正極母線ＬＰとを接続する接続線（不図示）と、制御ライン４２と、第１入力ライン４３と、第２入力ライン４４と、第１配線ＬＣ１と、第２配線ＬＣ２とのそれぞれに対応する配線パターンが含まれる。

第１配線ＬＣ１及び第２配線ＬＣ２は、比較的大きな電流を流すことができるように、他の配線パターンに比して広い面積を有する。また、第１配線ＬＣ１に含まれる第１インダクタンス成分１４ａと、第２配線ＬＣ２に含まれる第２インダクタンス成分１４ｂとがそれぞれ独立したインダクタンス成分となるように、第１配線ＬＣ１の配線パターンと、第２配線ＬＣ２の配線パターンとは、中間接続線ＬＮｃ又は負極母線ＬＮに接続される一部を残して互いに離隔している。

ここで、第１配線ＬＣ１の配線パターンにおいて、第１入力ライン４３が接続される箇所と、中間接続線ＬＮｃ又は負極母線ＬＮに接続される箇所とは、離れた位置に設けられる。詳しくは、第１配線ＬＣ１の配線パターンにおいて、第１入力ライン４３の配線パターンが接続される箇所は、第１スイッチング素子１１ａのソース端子の近傍に設けられる。また、中間接続線ＬＮｃ又は負極母線ＬＮに接続される箇所は、第１入力ライン４３の配線パターンが接続される箇所よりも、第１スイッチング素子１１ａのソース端子から離れた位置に設けられる。

また、第２配線ＬＣ２の配線パターンにおいて、第２入力ライン４４が接続される箇所と、中間接続線ＬＮｃ又は負極母線ＬＮに接続される箇所とは、離れた位置に設けられる。詳しくは、第２配線ＬＣ２の配線パターンにおいて、第２入力ライン４４の配線パターンが接続される箇所は、第２スイッチング素子１１ｂのソース端子の近傍に設けられる。また、中間接続線ＬＮｃ又は負極母線ＬＮに接続される箇所は、第２入力ライン４４の配線パターンが接続される箇所よりも、第２スイッチング素子１１ｂのソース端子から離れた位置に設けられる。

かかる構成によれば、第１入力ライン４３と第１配線ＬＣ１の接続点と、中間接続線ＬＮｃ又は負極母線ＬＮと第１配線ＬＣ１の接続点との間における第１インダクタンス成分１４ａを大きくすることができる。また、第２入力ライン４４と第２配線ＬＣ２の接続点と、中間接続線ＬＮｃ又は負極母線ＬＮの接続点と第２配線ＬＣ２の接続点との間の第２インダクタンス成分１４ｂを大きくすることができる。したがって、第１入力ライン４３は、十分な大きさの第１逆起電圧Ｖｂ１を第１フィードバック入力端子３３に伝送し、第２入力ライン４４は、十分な大きさの第２逆起電圧力Ｖｂ２を第２フィードバック入力端子３４に伝送することができる。

なお、上述では、第１配線ＬＣ１の配線パターンと、第２配線ＬＣ２の配線パターンとが、中間接続線ＬＮｃ又は負極母線ＬＮに接続される一部を残して互いに離隔することにより絶縁されている場合について説明したが、これに限られない。第１配線ＬＣ１の配線パターンと、第２配線ＬＣ２の配線パターンとは、接続される一部を有さず、互いに隔離することにより絶縁されていてもよい。この場合、第１配線ＬＣ１の配線パターンと、第２配線ＬＣ２の配線パターンとは、中間接続線ＬＮｃ又は負極母線ＬＮにそれぞれ接続される。

また、上述では、第２入力ライン４４の配線パターンのうち、一部が回路基板１５の内層に設けられている場合について説明したが、これに限られない。第２入力ライン４４は、例えば、第２フィードバック入力端子３４と、第２配線ＬＣ２とを接続可能であれば、回路基板１５の表層に設けられていてもよい。

以下、本実施形態の作用について、図５及び図６を用いて説明する。図５に示すグラフは、第１スイッチング素子１１ａのスイッチング動作と、第２スイッチング素子１１ｂのスイッチング動作とにばらつきが生じていない場合の電力変換装置１０の動作の一例を表すものである。図６に示すグラフは、第１スイッチング素子１１ａのスイッチング動作と、第２スイッチング素子１１ｂのスイッチング動作とにばらつきが生じている場合の電力変換装置１０の動作の一例を表すものである。

図５（ａ）及び図６（ａ）のグラフにおいて、波形Ｗ１１及び波形Ｗ３１は、第１ドレイン電流Ｉｄ１の経時変化を示し、波形Ｗ１２は及び波形Ｗ３２は、第２ドレイン電流Ｉｄ２の経時変化を示し、波形Ｗ１３及び波形Ｗ３３は、スイッチング素子１１のドレイン端子とソース端子との間に生じる端子間電圧Ｖｄｓの経時変化を示す。

図５（ｂ）及び図６（ｂ）のグラフにおいて、波形Ｗ２１及び波形Ｗ４１は、第１逆起電圧Ｖｂ１の経時変化を示し、波形Ｗ２２及び波形Ｗ４２は、第２逆起電圧力Ｖｂ２の経時変化を示し、波形Ｗ２３及び波形Ｗ４３は、フィードバック電圧Ｖｆの経時変化を示す。

図５（ａ）及び図６（ａ）のグラフにおいて、縦軸は、電圧又は電流の大きさを表し、横軸は、時間を表す。図５（ｂ）及び図６（ｂ）のグラフにおいて、縦軸は、第１逆起電圧Ｖｂ１、第２逆起電圧力Ｖｂ２及びフィードバック電圧Ｖｆの大きさをそれぞれ表し、横軸は、時間を表す。

図５において、ドライバ回路１２は、時刻ｔ０においてスイッチング素子１１をＯＦＦするように加算電圧Ｖａｄが出力し、波形Ｗ１３が示すように、時刻ｔ０から端子間電圧Ｖｄｓが上昇する。これに伴い、波形Ｗ１１，Ｗ１２が示すように、時刻ｔ０から所定時間が経過した時刻ｔ１のタイミングにおいて第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２が減少し、時刻ｔ２において所定の値に収束する。

上述したように、図５に示す一例において、第１スイッチング素子１１ａのスイッチング動作と、第２スイッチング素子１１ｂのスイッチング動作とには、ばらつきが生じていない。したがって、波形Ｗ１１，Ｗ１２が示すように、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２は、時刻ｔ１のタイミングにおいて同時に減少し始め、時刻ｔ２において同時に所定の値に収束する。

これに伴い、波形Ｗ２１，Ｗ２２が示すように、第１逆起電圧Ｖｂ１及び第２逆起電圧力Ｖｂ２は、時刻ｔ１において同時に立ち下がり変化し、時刻ｔ２において立ち上がり変化する。また、波形Ｗ２３が示すように、第１逆起電圧Ｖｂ１と、第２逆起電圧力Ｖｂ２とが同時に変化することに伴って、フィードバック電圧Ｖｆも時刻ｔ１において同時に立ち下がり変化し、時刻ｔ２において立ち上がり変化する。

図６においても同様に、ドライバ回路１２は、時刻ｔ０においてスイッチング素子１１をＯＦＦするように加算電圧Ｖａｄが出力し、波形Ｗ３３が示すように、時刻ｔ０から端子間電圧Ｖｄｓが上昇する。これに伴い、波形Ｗ３１，Ｗ３２が示すように、時刻ｔ０から所定時間が経過した後、第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２が減少し、所定の値に収束する。

上述したように、図６に示す一例において、第１スイッチング素子１１ａのスイッチング動作と、第２スイッチング素子１１ｂのスイッチング動作とには、ばらつきが生じている。詳しくは、図６に示す一例では、第１スイッチング素子１１ａの方が、第２スイッチング素子１１ｂよりもスイッチング特性が良く、早く動作する。したがって、波形Ｗ３１が示すように、第１ドレイン電流Ｉｄ１は、時刻ｔ０から所定時間が経過した時刻ｔ１のタイミングにおいて減少し始め、時刻ｔ２において所定の値に収束する。一方、波形Ｗ３２が示すように、時刻ｔ１よりも遅い時刻ｔ１´のタイミングにおいて、第２ドレイン電流Ｉｄ２が減少し始め、時刻ｔ２よりも遅い時刻ｔ２´のタイミングにおいて、所定の値に収束する。

これに伴い、波形Ｗ４１が示すように、第１逆起電圧Ｖｂ１は、時刻ｔ１において立ち下がり変化し、時刻ｔ２において立ち上がり変化する。一方、波形Ｗ４２が示すように、第２逆起電圧Ｖｂ２は、時刻ｔ１´において立ち下がり変化し、時刻ｔ２´において立ち下がり変化する。

上述したように、合成電圧Ｖｓｓは、独立したインダクタンス成分である第１インダクタンス成分１４ａと、第２インダクタンス成分１４ｂとにそれぞれ生じる第１逆起電圧Ｖｂ１及び第２逆起電圧Ｖｂ２の合成電圧である。したがって、波形Ｗ４３が示すように、合成電圧Ｖｓｓは、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とのうち、先に立ち下がる電圧（この場合、第１逆起電圧Ｖｂ１）と同時に時刻ｔ１において立ち下がり変化する。また、波形Ｗ４３が示すように、合成電圧Ｖｓｓは、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とのうち、後に立ち上がる電圧（この場合、第２逆起電圧Ｖｂ２）と同時に時刻ｔ２´において立ち下がり変化する。

ここで、上述したように、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とは、同一の電圧である。合成電圧Ｖｓｓは、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とのうち、先に立ち下がる電圧（この場合、第１逆起電圧Ｖｂ１）が立ち下がってから、後に立ち上がる電圧（この場合、第２逆起電圧Ｖｂ２）が立ち上るまでの間に亘って、一定の値となる。つまり、合成電圧Ｖｓｓ及び合成電圧Ｖｓｓを反転増幅したフィードバック電圧Ｖｆは、第１逆起電圧Ｖｂ１に立ち下がりが発生している場合と、第２逆起電圧Ｖｂ２に立ち下がりが発生している場合と、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２との両方が下がっている場合において、一定の値となる。

以上説明したように、本実施形態では、素子ばらつき等に起因して第１スイッチング素子１１ａ及び第２スイッチング素子１１ｂの立ち下がりタイミングが異なる場合であっても、両ドレイン電流Ｉｄ１，Ｉｄ２がピークとなるまでの期間に亘ってフィードバック電圧Ｖｆによるフィードバックが行われる。詳細には、立下りタイミングとは、両ドレイン電流Ｉｄ１，Ｉｄ２が流れ始めるタイミングである。

＜電力変換装置１０の別例＞
なお、上述では、電力変換装置１０が、スイッチング素子１１の立ち下がりタイミングにおいて、フィードバック電圧Ｖｆによるフィードバックを行う場合について説明したが、これに限られない。電力変換装置１０は、例えば、スイッチング素子１１の立ち上がりタイミングにおいて、フィードバック電圧Ｖｆによるフィードバックを行うものであってもよい。この場合、電力変換装置１０が備える両ダイオード５１，５２は、上述の場合とは異なる態様によって接続される。

詳しくは、第１共通接続ライン４５上には、カソードが分圧回路９０に接続され、アノードが第１インダクタンス成分１４ａに接続されるように、第１ダイオード５１が設けられる。また、第２共通接続ライン４６上には、カソードが分圧回路９０に接続され、アノードが第２インダクタンス成分１４ｂに接続されるように、第２ダイオード５２が設けられる。

この場合、ドライバ回路１２は、ドライバ回路１２から両スイッチング素子１１ａ，１１ｂの方向に第１ドレイン電流Ｉｄ１及び第２ドレイン電流Ｉｄ２が流れ出すことを抑制することができる。また、この態様において、合成電圧Ｖｓｓは、両スイッチング素子１１ａ，１１ｂの動作にばらつきが生じていても、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とのうち、先に立ち上がる電圧と同時に立ち上がり変化する。また、合成電圧Ｖｓｓは、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２とのうち、後に立ち下がる電圧と同時に立ち下がり変化する。ここで、合成電圧Ｖｓｓは、先に立ち上がる電圧が立ち上がってから、後に立ち上がる電圧が立ち上るまでの間に亘って、一定の値となる。つまり、合成電圧Ｖｓｓ及び合成電圧Ｖｓｓを反転増幅したフィードバック電圧Ｖｆは、第１逆起電圧Ｖｂ１に立ち上がりが発生している場合と、第２逆起電圧Ｖｂ２に立ち上がりが発生している場合と、第１逆起電圧Ｖｂ１と第２逆起電圧Ｖｂ２との両方が上がっている場合において、一定の値となる。

上記実施形態によれば、以下の効果を得ることができる。
（１）電力変換装置１０は、第１ドレイン電流Ｉｄ１が流れる第１スイッチング素子１１ａと、第１スイッチング素子１１ａに対して並列に接続され、第２ドレイン電流Ｉｄ２が流れる第２スイッチング素子１１ｂとを備える。また、電力変換装置１０は、第１ドレイン電流Ｉｄ１が流れる第１配線ＬＣ１上に設けられ、第１ドレイン電流Ｉｄ１によって第１逆起電圧Ｖｂ１を発生させる第１インダクタンス成分１４ａを備える。また、電力変換装置１０は、第２ドレイン電流Ｉｄ２が流れる第２配線ＬＣ２上に設けられ、第２ドレイン電流Ｉｄ２によって第２逆起電圧Ｖｂ２を発生させる第２インダクタンス成分１４ｂを備える。

また、電力変換装置１０は、第１逆起電圧Ｖｂ１が伝送される第１フィードバックライン（この一例では、第１入力ライン４３と、第１共通接続ライン４５）と、第１フィードバックライン上に設けられた第１ダイオード５１とを備える。また、電力変換装置１０は、第２逆起電圧Ｖｂ２が伝送される第２フィードバックライン（この一例では、第２入力ライン４４と、第２共通接続ライン４６）と、第２フィードバックライン上に設けられた第２ダイオード５２とを備える。また、電力変換装置１０は、両スイッチング素子１１ａ，１１ｂを駆動させるドライバ回路１２とを備える。

かかる構成において、電力変換装置１０は、加算出力端子３２と、第１スイッチング素子１１ａのゲート端子と、第２スイッチング素子１１ｂのゲート端子とを接続する制御ライン４２と、を備えている。そして、フィーバック回路としての分圧回路９０及び電圧増幅回路１００は、合成電圧Ｖｓｓをフィードバック電圧Ｖｆに変換し、加算回路６０は、入力されたフィードバック電圧Ｖｆと外部指令電圧Ｖｐとを加算することにより、加算電圧Ｖａｄを加算出力端子３２に出力する。

かかる構成によれば、互いに並列接続されている両スイッチング素子１１ａ，１１ｂが加算電圧Ｖａｄに基づいて動作する。これにより、両スイッチング素子１１ａ，１１ｂが同期して動作することにより、両ドレイン電流Ｉｄ１，Ｉｄ２を合わせた電流を流すことができる。したがって、電力変換装置１０は、スイッチング素子が１つの場合と比較して、より大きな電流を流すことができる。また、本構成によれば、電力変換装置１０は、フィードバック電圧Ｖｆがフィードバックされた加算電圧Ｖａｄに基づいて両スイッチング素子１１ａ，１１ｂが動作するため、電力損失の低減とサージの抑制との両立を図ることができる。

特に、本構成によれば、加算回路６０にフィードバックされる電圧として両逆起電圧Ｖｂ１，Ｖｂ２の合成電圧Ｖｓｓを変換することにより得られたフィードバック電圧Ｖｆが用いられる。したがって、両スイッチング素子１１ａ，１１ｂの動作にばらつきが生じる場合であっても、両スイッチング素子１１ａ，１１ｂに対してフィードバックをかけることができ、電力損失の低減とサージの抑制との両立を図ることができる。

詳述すると、例えば互いに並列に接続された両スイッチング素子１１ａ，１１ｂを同一の加算電圧Ｖａｄで制御する条件下において逆起電圧をフィードバックさせる場合、通常両スイッチング素子１１ａ，１１ｂのソース端子に設けられる共通のインダクタンス成分にて発生させる逆起電圧をフィードバックさせる場合がある。この場合、加算回路６０にフィードバックさせる電圧としては、通常、合成電圧Ｖｓｓを変換することにより得られるフィードバック電圧Ｖｆではなく、共通のインダクタンス成分に生じる逆起電圧を用いられることが考えられる。

ここで、両スイッチング素子１１ａ，１１ｂには、素子ばらつきが生じる場合があり得る。このため、同一の加算電圧Ｖａｄが第１スイッチング素子１１ａのゲート端子及び第２スイッチング素子１１ｂのゲート端子に入力されるのに関わらず、両スイッチング素子１１ａ，１１ｂの動作に、ばらつきが生じ得る。

本願発明者らは、このようなばらつきが生じている状況において両スイッチング素子のソース端子に設けられる共通のインダクタンス成分にて発生させる逆起電圧をフィードバックさせると、両スイッチング素子のうちいずれか一方においてフィードバックによる効果を充分に得られないという不都合が生じ得ることを見出した。

詳しくは、両スイッチング素子のソース端子に設けられる共通のインダクタ成分に生じる逆起電圧は、スイッチングの動作のばらつきにより、一方のスイッチング素子にドレイン電流が流れている状況において発生する逆起電圧と、双方のスイッチング素子にドレイン電流が流れている状況において発生する逆起電圧とが異なる。このため、逆起電圧が変動してしまい、フィードバック回路は、加算回路に充分なフィードバック電圧を供給することができないときがある。

この点、本構成によれば、加算回路６０にフィードバックさせる電圧が一定値のフィードバック電圧Ｖｆとなっているため、上述したとおり、両スイッチング素子１１ａ，１１ｂの動作にばらつきが生じている場合であっても、両スイッチング素子１１ａ，１１ｂの双方に対して逆起電圧によるフィードバックを行うことができる。これにより、上記不都合を抑制できる。したがって、両スイッチング素子１１ａ，１１ｂが並列に接続されている構成において電力損失の低減とサージの抑制との両立を図ることができる。

（２）第１ダイオード５１は、アノードがドライバ回路１２に接続され、カソードが第１インダクタンス成分１４ａに接続され、第２ダイオード５２は、アノードがドライバ回路１２に接続され、カソードが第２インダクタンス成分１４ｂに接続される。

かかる構成によれば、電力変換装置１０は、並列接続された両スイッチング素子１１ａ，１１ｂの動作にばらつきが生じる場合であっても、両スイッチング素子１１ａ，１１ｂのスイッチング動作に起因する第１逆起電圧Ｖｂ１又は第２逆起電圧Ｖｂ２の立ち下がり電圧に基づいて、合成電圧Ｖｓｓをフィードバック電圧Ｖｆに変換することができる。

（３）第１ダイオード５１は、カソードがドライバ回路１２に接続され、アノードが第１インダクタンス成分１４ａに接続され、第２ダイオード５２は、カソードがドライバ回路１２に接続され、アノードが第２インダクタンス成分１４ｂに接続される。

かかる構成によれば、電力変換装置１０は、並列接続された両スイッチング素子１１ａ，１１ｂの動作にばらつきが生じる場合であっても、両スイッチング素子１１ａ，１１ｂのスイッチング動作に起因する第１逆起電圧Ｖｂ１又は第２逆起電圧Ｖｂ２の立ち上がり電圧に基づいて、合成電圧Ｖｓｓをフィードバック電圧Ｖｆに変換することができる。

（４）ドライバ回路１２には、第１ダイオード５１と、第２ダイオード５２とが含まれる。かかる構成によれば、ドライバ回路１２に第１ダイオード５１と、第２ダイオード５２とが含まれない場合に比して、これらの部品に係る基板実装面積を小さくすることができる。

上記各実施形態は以下のように変更してもよい。なお、上記実施形態及び以下の各別例は、技術的に矛盾しない範囲で互いに組み合わせてもよい。
〇上記実施形態では、ドライバ回路１２には、両ダイオード５１，５２が含まれていたが、これに限られず、両ダイオード５１，５２は、ドライバ回路１２に含まれていなくてもよい。この場合、例えば、ドライバ回路１２は、第１フィードバック入力端子３３及び第２フィードバック入力端子３４に代えて、入力端子を１つ有する。この場合、入力端子には、第２共通接続ライン４６の接続点よりも分圧回路９０側の第１共通接続ライン４５が接続される。また、この場合、第１入力ライン４３と、第１共通接続ライン４５と、入力端子と分圧回路９０とを接続する接続ラインと、を組み合わせたものが、「第１フィードバックライン」に対応する。そして、第１入力ライン４３と、第２共通接続ライン４６と、入力端子と分圧回路９０とを接続するラインと、を組み合わせたものが、「第２フィードバックライン」に対応する。

かかる構成によれば、両ダイオード５１，５２を含まないドライバ回路１２が既に存在する場合、第１ダイオード５１と、第２ダイオード５２とをドライバ回路１２に外付けすることにより、上述した実施形態と同様の効果を得ることができる。この場合、第１ダイオード５１は、第１入力ライン４３上に設けられ、第２ダイオード５２は、第２入力ライン４４上に設けられる。

〇上記実施形態では、２つのスイッチング素子１１ａ，１１ｂが並列に接続されていたが、これに限られず、３つ以上のスイッチング素子が並列に接続されている構成でもよい。この場合であっても、電力変換装置１０は、第１スイッチング素子１１ａ及び第２スイッチング素子１１ｂを有している。

〇スイッチング素子１１は、ＭＯＳＦＥＴに限られず任意であり、例えばＩＧＢＴでもよい。この場合、スイッチング素子１１のゲート端子が「制御端子」に対応し、スイッチング素子１１のコレクタ－エミッタ間を流れるコレクタ電流が「印加電流」に対応する。また、エミッタ端子は、印加電流が流れる印加端子ともいえる。

〇電流増幅回路７０を省略してもよい。
〇分圧回路９０を省略してもよい。つまり、加算回路６０に入力されるフィードバック電圧Ｖｆは、分圧されたものであってもよいし、分圧されないものであってもよい。

〇電圧増幅回路１００は非反転増幅回路でもよい。この場合、ドライバ回路１２は、電圧増幅回路１００の出力電圧を反転する反転増幅回路を別途有するとよい。
〇電圧増幅回路１００の増幅率、加算回路６０の増幅率又はその組み合わせは、第１ダイオード５１の順方向電圧による第１逆起電圧Ｖｂ１の低下の程度又は第２ダイオード５２の順方向電圧による第１逆起電圧Ｖｂ１の低下の程度を考慮した増幅率であってもよい。詳しくは、電圧増幅回路１００の増幅率、加算回路６０の増幅率又はその組み合わせは、両ダイオード５１，５２の順方向電圧分の低下が回復するように、合成電圧Ｖｓｓを増幅する増幅率であってもよい。

〇分圧回路９０を省略してもよい。この場合、電圧増幅回路１００が備えるフィードバックオペアンプ１０１の－端子が「両フィードバックラインが接続された入力端」に対応し、フィードバックオペアンプ１０１の－端子には、第１共通接続ライン４５が接続され、合成電圧Ｖｓｓが印加される。

〇各スイッチング素子１１はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置２０３の直流電力を異なる電圧の直流電力に変換するＤＣ／ＤＣコンバータを構成してもよい。すなわち、電力変換装置１０は、インバータに限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等任意である。換言すれば、電力変換装置１０は、直流電力又は交流電力を直流電力又は交流電力に変換するものでもよい。

〇電圧増幅回路１００は、スイッチング素子１１の立ち上がりタイミングと、立ち下がりタイミングとの両方において、フィードバック電圧Ｖｆによるフィードバックを行ってもよい。この場合、ドライバ回路１２は、立ち下がり動作用の第１ダイオード５１及び第２ダイオード５２と、立ち上がり動作用の第３ダイオード５３及び第４ダイオード５４との、四つのダイオードを備える。この場合、第１共通接続ライン４５上には、アノードが分圧回路９０に接続され、カソードが第１フィードバック入力端子３３を介して第１インダクタンス成分１４ａに接続されるように、第１ダイオード５１が設けられる。また、第３ダイオード５３は、第１ダイオード５１と互いに並列に接続され、且つカソードが分圧回路９０に接続され、アノードが第１フィードバック入力端子３３を介して第１インダクタンス成分１４ａに接続される。また、第２共通接続ライン４６上には、アノードが分圧回路９０に接続され、カソードが第２フィードバック入力端子３４を介して第２インダクタンス成分１４ｂに接続されるように、第２ダイオード５２が設けられる。また、第４ダイオード５４は、第２ダイオード５２と互いに並列に接続され、且つカソードが分圧回路９０に接続され、アノードが第２フィードバック入力端子３４を介して第２インダクタンス成分１４ｂに接続される。かかる構成によれば、両スイッチング素子１１ａ，１１ｂが並列に接続されている構成において、スイッチング素子１１の立ち上がりタイミングと、立ち下がりタイミングとの両方の場面で、電力損失の低減とサージの抑制との両立を図ることができる。

〇負荷は電動モータ２０１に限られず任意である。
〇電力変換装置１０は、車両２００以外に搭載されてもよい。すなわち、電力変換装置１０は、車両２００に設けられた負荷以外の負荷を駆動させるものでもよい。

１０…電力変換装置、１１…スイッチング素子、１１ａ…第１スイッチング素子、１１ａ…スイッチング素子、１１ａｂ－Ｘ…上アームスイッチング素子、１１ａｂ－Ｙ…下アームスイッチング素子、１１ａ－Ｘ…上アーム第１スイッチング素子、１１ａ－Ｙ…下アーム第１スイッチング素子、１１ｂ…第２スイッチング素子、１１ｂ…スイッチング素子、１１ｂ－Ｘ…上アーム第２スイッチング素子、１１ｂ－Ｙ…下アーム第２スイッチング素子、１２…ドライバ回路、１２－Ｘ…上アームドライバ回路、１２－Ｙ…下アームドライバ回路、１３…ゲート抵抗、１３ａ…第１ゲート抵抗、１３ａ－Ｘ…上アーム第１ゲート抵抗、１３ａ－Ｙ…下アーム第１ゲート抵抗、１３ｂ…第２ゲート抵抗、１３ｂ－Ｘ…上アーム第２ゲート抵抗、１３ｂ－Ｙ…下アーム第２ゲート抵抗、１４ａ…第１インダクタンス成分、１４ｂ…第２インダクタンス成分、１５…回路基板、３１…外部入力端子、３２…加算出力端子、３３…第１フィードバック入力端子、３４…第２フィードバック入力端子、４１…外部入力ライン、４２…制御ライン、４３…第１入力ライン、４４…第２入力ライン、４５…第１共通接続ライン、４６…第２共通接続ライン、５１…第１ダイオード、５２…第２ダイオード、６０…加算回路、６１…加算オペアンプ、６２…第１加算抵抗、６３…第２加算抵抗、７０…電流増幅回路、７１…第１増幅スイッチング素子、７２…第２増幅スイッチング素子、７３…接続線、９０…分圧回路、９１…分圧抵抗、９２…分圧抵抗、１００…電圧増幅回路、１０１…フィードバックオペアンプ、１０２…第１増幅抵抗、１０３…第２増幅抵抗、１１１…外部入力抵抗、１１２…フィードバック入力抵抗、２００…車両、２０１…電動モータ、２０３…蓄電装置、２０４…変換制御装置、Ｉｄ１…第１ドレイン電流、Ｉｄ１…両ドレイン電流、Ｉｄ２…第２ドレイン電流、Ｉｄ２…両ドレイン電流、ＬＣ１…第１配線、ＬＣ２…第２配線、ＬＮ…負極母線、ＬＮｃ…中間接続線、ＬＮｕ…ｕ相接続線、ＬＮｖ…ｖ相接続線、ＬＮｗ…ｗ相接続線、ＬＰ…正極母線、Ｖａｄ…加算電圧、Ｖｂ１…第１逆起電圧、Ｖｂ２…第２逆起電圧、Ｖｄｓ…端子間電圧、Ｖｐ…外部指令電圧、Ｖｓｓ…合成電圧。

Claims (5)

1. 第１印加電流が流れる第１スイッチング素子と、
   前記第１スイッチング素子に対して並列に接続され、第２印加電流が流れる第２スイッチング素子と、
   前記第１印加電流が流れる第１配線上に設けられ、前記第１印加電流によって第１逆起電圧を発生させる第１インダクタンス成分と、
   前記第２印加電流が流れる第２配線上に設けられ、前記第２印加電流によって第２逆起電圧を発生させる第２インダクタンス成分と、
   前記第１逆起電圧が伝送される第１フィードバックラインと、
   前記第１フィードバックライン上に設けられた第１ダイオードと、
   前記第２逆起電圧が伝送される第２フィードバックラインと、
   前記第２フィードバックライン上に設けられた第２ダイオードと、
   前記両スイッチング素子を駆動させるドライバ回路と、を備え、
   前記ドライバ回路は、
   前記両フィードバックラインが接続された入力端を有し、当該入力端に入力される電圧をフィードバック電圧に変換するフィードバック回路と、
   外部指令電圧が入力される外部入力端子と、
   前記外部指令電圧とフィードバック電圧とを加算し、その加算された加算電圧を前記両スイッチング素子に向けて出力する加算回路と、
   を備えていることを特徴とする電力変換装置。
2. 前記第１ダイオードは、アノードが前記ドライバ回路に接続され、カソードが前記第１インダクタンス成分に接続され、
   前記第２ダイオードは、アノードが前記ドライバ回路に接続され、カソードが前記第２インダクタンス成分に接続され、
   請求項１に記載の電力変換装置。
3. 前記第１ダイオードは、カソードが前記ドライバ回路に接続され、アノードが前記第１インダクタンス成分に接続され、
   前記第２ダイオードは、カソードが前記ドライバ回路に接続され、アノードが前記第２インダクタンス成分に接続され、
   請求項１に記載の電力変換装置。
4. 前記フィードバック回路は、前記入力端に入力される電圧を反転し、前記フィードバック電圧として出力する、
   請求項１から３のうちいずれか一項に記載の電力変換装置。
5. 前記フィードバック回路には、前記第１ダイオードと、前記第２ダイオードとが含まれる、
   請求項１から４のうちいずれか一項に記載の電力変換装置。

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