JP2021164362A - 電力変換装置 - Google Patents

Abstract

【課題】適切なサージの抑制と電力損失の低減との両立を図ることができる電力変換装置を提供すること。【解決手段】電力変換装置１０は、スイッチング素子１１と、スイッチング素子１１を駆動させるドライバ回路１２と、を備えている。ドライバ回路１２は、ドレイン電流Ｉｄが変化することによって生じる逆起電力Ｖｂが入力されるフィードバック入力端子４４と、逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換する変換回路１００と、外部指令電圧Ｖｐ及びフィードバック電圧Ｖｆｂを加算する加算回路６０と、を備えている。ここで、電力変換装置１０は、逆起電力Ｖｂを生じさせる可変インダクタンスＬｘを有する逆起電力回路１１０と、逆起電力回路１１０の可変インダクタンスＬｘを制御する制御回路１１２と、を備えている。【選択図】図３

Description

本発明は、電力変換装置に関する。

例えば特許文献１には、スイッチング素子としてのＩＧＢＴを駆動させるドライバ回路が記載されている。特許文献１に記載のドライバ回路は、スイッチング損失の低減とサージ電圧又はサージ電流の低減との両立を図るために、エミッタ配線のインダクタンス分にて発生する逆起電力としての誘起電圧をフィードバックさせるアクティブゲート制御を行っている。

特開２００４−４８８４３号公報

ここで、一般的に逆起電力が大きくなると、サージ抑制効果が大きくなる一方、電力損失の低減効果は小さくなる。この場合、使用環境等に応じて、逆起電力をフィードバックさせることによる効果を調整したい場合がある。例えば、使用環境等によっては、電力損失の低減よりもサージの抑制を優先したい場合もあり得るし、サージの抑制よりも電力損失の低減を優先したい場合もあり得る。

本発明は、上述した事情を鑑みてなされたものであり、その目的は適切なサージの抑制と電力損失の低減との両立を図ることができる電力変換装置を提供することである。

上記目的を達成する電力変換装置は、制御端子及び印加電流が流れる印加端子を有するスイッチング素子と、前記スイッチング素子を駆動させるドライバ回路と、を備え、前記ドライバ回路は、外部指令電圧が入力される外部入力端子と、前記印加電流が変化することによって生じる逆起電力が入力されるフィードバック入力端子と、前記逆起電力をフィードバック電圧に変換する変換回路と、前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、を備え、前記電力変換装置は、前記逆起電力を生じさせる可変インダクタンスを有する逆起電力回路と、前記逆起電力回路の前記可変インダクタンスを制御する制御部と、を備えていることを特徴とする。

かかる構成によれば、フィードバック電圧が加算回路にフィードバックされ、フィードバック電圧と外部指令電圧とが加算された加算電圧が制御端子に入力される。これにより、サージの抑制と電力損失の低減との両立を図ることができる。

また、本構成によれば、逆起電力の大きさに寄与する可変インダクタンスを制御することによって、フィードバック電圧を制御することができ、それを通じて使用環境や状況に応じた最適なフィードバックによる効果を得ることができる。これにより、より適切なサージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成では、所望のフィードバック電圧を得るために可変インダクタンスを制御する構成を採用することによって、ノイズの増幅を抑制しつつ所望のフィードバック電圧を得ることができる。

上記電力変換装置について、前記逆起電力回路は、前記スイッチング素子内の寄生インダクタンスと、前記寄生インダクタンスに対して並列に接続された誘導可変用スイッチング素子及びコイルの直列接続体と、を備え、前記制御部は、前記誘導可変用スイッチング素子を制御することにより前記可変インダクタンスを制御するとよい。

かかる構成によれば、誘導可変用スイッチング素子の状態に応じて可変インダクタンスが変化する。これにより、誘導可変用スイッチング素子を制御することにより、可変インダクタンスを制御することができ、上述した効果を得ることができる。

上記電力変換装置について、前記逆起電力回路は、前記スイッチング素子内の寄生インダクタンスと、前記寄生インダクタンスに対して直列に接続されるコイルと、前記コイルに前記印加電流が流れる状態、又は、前記コイルに前記印加電流が流れない状態に切り替える誘導可変用スイッチング素子と、を備えているとよい。

かかる構成によれば、誘導可変用スイッチング素子を制御することによって可変インダクタンスを制御できる。これにより、上述した効果を奏する。
特に、本構成によれば、コイルが寄生インダクタンスに対して直列に接続されるため、誘導可変用スイッチング素子をコイルに印加電流が流れる状態にすることにより、可変インダクタンスを寄生インダクタンスよりも大きくすることができる。これにより、寄生インダクタンスが小さいことに起因して所望の逆起電力を得ることができないといった不都合を抑制できる。

上記電力変換装置について、前記コイルのインダクタンスは、前記寄生インダクタンスよりも大きいとよい。
かかる構成によれば、寄生インダクタンスが小さい場合であっても所望の逆起電力を実現できる。

上記電力変換装置について、前記変換回路は、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能に構成されており、前記制御部は、前記利得と前記可変インダクタンスとの双方を制御するとよい。

かかる構成によれば、可変インダクタンスのみを制御する構成と比較して、フィードバック電圧を精度よく調整することができたり、フィードバック電圧の変化範囲を広くすることができたりする。これにより、より適切なフィードバックを行うことができる。

上記電力変換装置について、前記スイッチング素子はＭＯＳＦＥＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のソース−ドレイン間に流れるドレイン電流であり、前記印加端子はソース端子であるとよい。

上記電力変換装置について、前記スイッチング素子はＩＧＢＴであり、前記制御端子はゲート端子であり、前記印加電流は、前記スイッチング素子のコレクタ−エミッタ間に流れるコレクタ電流であり、前記印加端子はエミッタ端子であるとよい。

この発明によれば、適切なサージの抑制と電力損失の低減との両立を図ることができる。

電力変換装置の電気的構成の概要を示す回路図。 回路基板上に実装されたスイッチング素子とドライバ回路とを模式的に示す正面図。 第１実施形態のドライバ回路及び逆起電力回路の回路図。 第２実施形態のドライバ回路及び逆起電力回路の回路図。 別例のドライバ回路及び逆起電力回路の回路図。 別例のドライバ回路及び逆起電力回路の回路図。

以下、電力変換装置の一実施形態について説明する。
本実施形態の電力変換装置１０は、例えば車両２００に搭載されており、車両２００に設けられている電動モータ２０１を駆動するのに用いられる。

本実施形態の電動モータ２０１は、車両２００の車輪を回転させるための走行用モータである。本実施形態の電動モータ２０１は、３相コイル２０２ｕ，２０２ｖ，２０２ｗを有している。３相コイル２０２ｕ，２０２ｖ，２０２ｗは例えばＹ結線されている。３相コイル２０２ｕ，２０２ｖ，２０２ｗが所定のパターンで通電されることにより、電動モータ２０１が回転する。なお、３相コイル２０２ｕ，２０２ｖ，２０２ｗの結線態様は、Ｙ結線に限られず任意であり、例えばデルタ結線でもよい。

図１に示すように、車両２００は蓄電装置２０３を有している。本実施形態の電力変換装置１０は、蓄電装置２０３の直流電力を電動モータ２０１が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置１０は、蓄電装置２０３を用いて電動モータ２０１を駆動させる駆動装置とも言える。なお、蓄電装置２０３の電圧を電源電圧Ｖｄｃとする。

電力変換装置１０は、スイッチング素子１１を有している。本実施形態の電力変換装置１０は、スイッチング素子１１を複数有しており、詳細には、ｕ相コイル２０２ｕに対応するｕ相スイッチング素子１１ｕ１，１１ｕ２と、ｖ相コイル２０２ｖに対応するｖ相スイッチング素子１１ｖ１，１１ｖ２と、ｗ相コイル２０２ｗに対応するｗ相スイッチング素子１１ｗ１，１１ｗ２と、を備えている。

各スイッチング素子１１ｕ１，１１ｕ２，１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２（以下、「各スイッチング素子１１ｕ１〜１１ｗ２」という。）は、例えばパワースイッチング素子であり、一例としてはＭＯＳＦＥＴである。各スイッチング素子１１ｕ１〜１１ｗ２が「スイッチング素子」に対応する。スイッチング素子１１ｕ１〜１１ｗ２は、還流ダイオード（ボディダイオード）Ｄｕ１〜Ｄｗ２を有している。

各ｕ相スイッチング素子１１ｕ１，１１ｕ２は接続線を介して互いに直列に接続されている。詳細には、上アームｕ相スイッチング素子１１ｕ１と下アームｕ相スイッチング素子１１ｕ２とが接続線を介して接続されており、その接続線はｕ相コイル２０２ｕに接続されている。上アームｕ相スイッチング素子１１ｕ１は、蓄電装置２０３の高圧側である正極端子（＋端子）に接続されている。下アームｕ相スイッチング素子１１ｕ２は、蓄電装置２０３の低圧側である負極端子（−端子）に接続されている。

なお、他のスイッチング素子１１ｖ１，１１ｖ２，１１ｗ１，１１ｗ２の接続態様は、対応するコイルが異なる点を除いて、ｕ相スイッチング素子１１ｕ１，１１ｕ２と同様である。

図１及び図２に示すように、電力変換装置１０は、スイッチング素子１１を駆動させるドライバ回路１２と、スイッチング素子１１及びドライバ回路１２が実装される回路基板１３と、を備えている。

本実施形態のドライバ回路１２は所謂ゲートドライバ回路である。本実施形態の電力変換装置１０は、複数のスイッチング素子１１に対応させてドライバ回路１２を複数有している。詳細には、電力変換装置１０は、複数のスイッチング素子１１ｕ１〜１１ｗ２に対応させて複数のドライバ回路１２ｕ１〜１２ｗ２を有している。ドライバ回路１２ｕ１〜１２ｗ２は、スイッチング素子１１ｕ１〜１１ｗ２のゲートに接続されており、ゲート電圧を制御することによりスイッチング素子１１ｕ１〜１１ｗ２をＯＮ／ＯＦＦさせる。

図１に示すように、車両２００は、電力変換装置１０を制御する変換制御装置１４を備えている。本実施形態の変換制御装置１４はインバータ制御装置である。変換制御装置１４は、外部からの指令（例えば要求回転速度）に基づいて、電動モータ２０１に流れる目標電流を決定し、その目標電流が流れるための外部指令電圧Ｖｐを導出する。そして、変換制御装置１４は、外部指令電圧Ｖｐをドライバ回路１２に向けて出力する。

本実施形態では、変換制御装置１４は、スイッチング素子１１ｕ１〜１１ｗ２ごとに外部指令電圧Ｖｐを導出し、各ドライバ回路１２ｕ１〜１２ｗ２に外部指令電圧Ｖｐを出力する。これにより、各スイッチング素子１１ｕ１〜１１ｗ２が個別に制御される。

外部指令電圧Ｖｐは所定のパルス幅を有するパルス電圧である。例えば、外部指令電圧Ｖｐは、ＬＯＷからＨＩに切り替わり、一定期間ＨＩ状態を維持した後に、ＨＩからＬＯＷに切り替わる。以降の説明において、ＬＯＷからＨＩの切り替わりを「立ち上がり」といい、ＨＩからＬＯＷの切り替わりを「立ち下がり」という。

なお、本実施形態の変換制御装置１４は、回路基板１３に実装されている。ただし、これに限られず、変換制御装置１４は、回路基板１３とは別の基板に実装されていてもよい。

ドライバ回路１２ｕ１〜１２ｗ２は、それぞれ個別に入力される外部指令電圧Ｖｐに基づいて、スイッチング素子１１ｕ１〜１１ｗ２に対してゲート電圧を印加する。これにより、各スイッチング素子１１ｕ１〜１１ｗ２が周期的にＯＮ／ＯＦＦし、蓄電装置２０３の直流電力が３相の交流電力に変換されて電動モータ２０１に供給される。すなわち、変換制御装置１４は、電力変換装置１０をＰＷＭ制御するものである。

次にドライバ回路１２ｕ１〜１２ｗ２及びスイッチング素子１１ｕ１〜１１ｗ２について詳細に説明する。
ここで、各スイッチング素子１１ｕ１〜１１ｗ２は基本的に同一構成であり、各ドライバ回路１２ｕ１〜１２ｗ２は基本的に同一の構成である。このため、以下では、各スイッチング素子１１ｕ１〜１１ｗ２のうち１つのスイッチング素子１１（下アームｕ相スイッチング素子１１ｕ２）と、それに対応するドライバ回路１２（下アームｕ相ドライバ回路１２ｕ２）とについて詳細に説明する。

図２に示すように、スイッチング素子１１は、例えば直方体状に形成されている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄが流れるドレイン端子２２及び複数のソース端子２３と、を有している。ドレイン電流Ｉｄは、スイッチング素子１１のソース−ドレイン間に流れる電流である。

本実施形態では、ドレイン端子２２は１つであり、スイッチング素子１１の一辺に亘ってタブ状に形成されている。
ゲート端子２１と複数のソース端子２３とは、スイッチング素子１１におけるドレイン端子２２とは反対側の部分に設けられており、所定のピッチで配列されている。なお、ソース端子２３の数は任意である。

図２に示すように、回路基板１３には、複数の配線パターン３０が形成されている。これら複数の配線パターン３０によってスイッチング素子１１とドライバ回路１２及び蓄電装置２０３とが電気的に接続されているとともに、スイッチング素子１１と負荷としての電動モータ２０１とが電気的に接続されている。

本実施形態では、複数の配線パターン３０は、ドレインパターン３１と、メインソースパターン３２とを含む。ドレインパターン３１は、ドレイン端子２２と、電動モータ２０１（詳細にはｕ相コイル２０２ｕ）及び上アームｕ相スイッチング素子１１ｕ１とを電気的に接続する配線パターン３０である。メインソースパターン３２は、複数のソース端子２３の一部と蓄電装置２０３の低圧側である負極端子（−端子）とを電気的に接続するものであってドレイン電流Ｉｄが流れる配線パターン３０である。

ちなみに、説明の便宜上、複数のソース端子２３のうちメインソースパターン３２に接続されるものをメインソース端子２３ａとする。メインソース端子２３ａは、ドレイン電流Ｉｄが流れる端子である。本実施形態では、メインソース端子２３ａが「印加端子」に対応する。

次にドライバ回路１２及びドライバ回路１２とスイッチング素子１１との接続について説明する。
図２及び図３に示すように、ドライバ回路１２は、外部入力端子４１と、加算出力端子４２と、基準電位端子４３と、フィードバック入力端子４４と、を備えている。

外部入力端子４１は、変換制御装置１４と電気的に接続されている。外部入力端子４１には、変換制御装置１４からの外部指令電圧Ｖｐが入力される。
加算出力端子４２は、ドライバ回路１２からゲート電圧（換言すればゲート電流）を出力するための端子である。複数の配線パターン３０は、加算出力端子４２とゲート端子２１とを電気的に接続するゲートパターン３３を含む。加算出力端子４２から出力されるゲート電圧は、ゲートパターン３３を介してゲート端子２１に入力される。

図３に示すように、基準電位端子４３は、ドライバ回路１２内において基準電位Ｖ０に接続されている。図２に示すように、複数の配線パターン３０は、基準電位端子４３と複数のソース端子２３のうちメインソース端子２３ａ以外の少なくとも１つの端子とを電気的に接続する信号ソースパターン３４を含む。信号ソースパターン３４とメインソースパターン３２とは絶縁されている。

ここで、説明の便宜上、基準電位端子４３に接続されるソース端子２３を信号ソース端子２３ｂという。すなわち、本実施形態の複数のソース端子２３は、蓄電装置２０３の負極端子に接続されるメインソース端子２３ａと、基準電位端子４３（換言すれば基準電位Ｖ０）に接続される信号ソース端子２３ｂと、を含む。スイッチング素子１１は、信号ソース端子２３ｂに入力される基準電位Ｖ０とゲート端子２１に入力されるゲート電圧（本実施形態では加算電圧Ｖａｄ）との電位差に基づいて駆動（換言すればスイッチング動作）する。

上記のように基準電位端子４３と信号ソース端子２３ｂとが信号ソースパターン３４を介して電気的に接続されることにより、スイッチング素子１１のソース電位が基準電位Ｖ０となる。この場合、信号ソース端子２３ｂ及び信号ソースパターン３４には、印加電流としてのドレイン電流Ｉｄが流れない。これにより、信号ソース端子２３ｂ及び信号ソースパターン３４を介する経路上にはスイッチング素子１１内の寄生インダクタンスＬｓは存在しないとみなすことができる。よって、ゲート端子２１に入力されるゲート電圧が寄生インダクタンスＬｓの影響を受けにくい。

フィードバック入力端子４４は、ドレイン電流Ｉｄが変化することによって発生する逆起電力Ｖｂが入力される端子である。詳細には、メインソースパターン３２の一部は分岐しており、その分岐部分はフィードバック入力端子４４に接続されている。つまり、メインソースパターン３２は、蓄電装置２０３の負極端子とフィードバック入力端子４４との双方に接続されている。なお、ドレイン電流Ｉｄの変化とは、ドレイン電流Ｉｄが流れ始める場合と、ドレイン電流Ｉｄが停止する場合とを含む。

念の為に説明すると、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２は、下アームｕ相スイッチング素子１１ｕ２のドレイン端子２２と負荷としての電動モータ（詳細にはｕ相コイル２０２ｕ）との双方に接続されている。なお、上アームｕ相スイッチング素子１１ｕ１に接続されるメインソースパターン３２と、下アームｕ相スイッチング素子１１ｕ２に接続されるドレインパターン３１とは同一である。また、上アームｕ相スイッチング素子１１ｕ１に接続されるドレインパターン３１は、蓄電装置２０３の正極端子に接続されている。

図３に示すように、ドライバ回路１２は、外部入力端子４１から入力される外部指令電圧Ｖｐと、フィードバック入力端子４４から入力される逆起電力Ｖｂとに基づいて加算電圧Ｖａｄを生成し、その加算電圧Ｖａｄをゲート電圧として加算出力端子４２から出力するように構成されている。

加算電圧Ｖａｄを出力するドライバ回路１２の一例について以下に説明する。
ドライバ回路１２は、フィルタ回路５０と、加算回路６０と、フィルタ回路５０と加算回路６０とを接続する外部入力ライン７１と、フィードバック入力端子４４と加算回路６０とを接続するフィードバックライン７２と、電流増幅回路８０と、を備えている。そして、本実施形態のドライバ回路１２は、フィードバック入力端子４４に入力される逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換する変換回路１００と、を備えている。

フィルタ回路５０は、外部入力端子４１から入力された外部指令電圧Ｖｐに含まれるノイズを低減させるものである。フィルタ回路５０は、例えばローパスフィルタ回路である。

一例として、フィルタ回路５０は、フィルタオペアンプ５１と、第１フィルタ抵抗５２と、第２フィルタ抵抗５３と、フィルタコンデンサ５４と、を備えている。
外部入力端子４１は、フィルタオペアンプ５１の＋端子（非反転入力端子）に接続されている。

フィルタオペアンプ５１における−端子（反転入力端子）及び出力端子は、第１フィルタ抵抗５２を介して接続されており、第１フィルタ抵抗５２に対して並列にフィルタコンデンサ５４が接続されている。第２フィルタ抵抗５３は、第１フィルタ抵抗５２及びフィルタコンデンサ５４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、フィルタ回路５０、詳細にはフィルタオペアンプ５１の出力端子から、外部指令電圧Ｖｐが出力される。当該外部指令電圧Ｖｐは、第１フィルタ抵抗５２及びフィルタコンデンサ５４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両フィルタ抵抗５２，５３の抵抗値の比率に対応した増幅率で増幅されている。ただし、フィルタ回路５０の具体的な構成は任意である。

図３に示すように、加算回路６０は、フィルタ回路５０から出力された外部指令電圧Ｖｐと、逆起電力Ｖｂを変換させることによって得られるフィードバック電圧Ｖｆｂとが入力されるように構成されている。加算回路６０は、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力するように構成されている。

詳細には、本実施形態の加算回路６０は、例えば加算オペアンプ６１と、第１加算抵抗６２と、第２加算抵抗６３と、加算コンデンサ６４と、を備えている。
本実施形態の外部入力ライン７１は、フィルタオペアンプ５１の出力端子と加算オペアンプ６１の＋端子（非反転入力端子）とを接続している。外部入力ライン７１は、外部指令電圧Ｖｐが伝送されるラインである。外部入力端子４１と加算回路６０とは、フィルタ回路５０及び外部入力ライン７１を介して電気的に接続されている。このため、外部入力ライン７１は、外部入力端子４１と加算回路６０とを接続するのに用いられているものといえる。

本実施形態のフィードバックライン７２は、フィードバック入力端子４４と外部入力ライン７１とを接続している。変換回路１００は、フィードバックライン７２上に設けられており、フィードバック入力端子４４に入力される逆起電力Ｖｂは、変換回路１００によってフィードバック電圧Ｖｆｂに変換される。これにより、加算オペアンプ６１の＋端子には、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとを合わせた電圧が入力される。

加算オペアンプ６１における−端子（反転入力端子）及び出力端子は、第１加算抵抗６２を介して接続されており、第１加算抵抗６２に対して並列に加算コンデンサ６４が接続されている。第２加算抵抗６３は、第１加算抵抗６２及び加算コンデンサ６４に対して直列となるように接続されているとともに基準電位Ｖ０に接続されている。

かかる構成によれば、加算オペアンプ６１の出力端子から、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとが加算された加算電圧Ｖａｄが出力される。当該加算電圧Ｖａｄは、第１加算抵抗６２及び加算コンデンサ６４によって構成されるＲＣ回路によってカットオフ周波数以上のノイズが低減（換言すれば除去）され且つ両加算抵抗６２，６３の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路６０の具体的な構成は任意である。

電流増幅回路８０は、加算電圧Ｖａｄの波形を維持しつつ、スイッチング素子１１を駆動させるのに必要な電流を供給するための回路である。
図３に示すように、本実施形態の電流増幅回路８０は、例えば第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２を備えている。第１増幅スイッチング素子８１及び第２増幅スイッチング素子８２は例えばｎ型のＭＯＳＦＥＴである。

第１増幅スイッチング素子８１のドレインは、第１供給電圧Ｖ１を印加する第１供給源Ｅ１に接続されている。第２増幅スイッチング素子８２のソースは、第２供給電圧Ｖ２を印加する第２供給源Ｅ２に接続されている。第１供給電圧Ｖ１は例えば正の電圧であり、第２供給電圧Ｖ２は例えば負の電圧である。第１増幅スイッチング素子８１のソースと第２増幅スイッチング素子８２のドレインとは、接続線８５を介して接続されている。また、接続線８５上には、互いに逆接続された両ダイオード８３，８４が設けられている。

両増幅スイッチング素子８１，８２のゲートと加算回路６０（詳細には加算オペアンプ６１の出力端子）とが接続されている。第１増幅スイッチング素子８１のゲートと加算回路６０との間には第１ツェナーダイオード８６が設けられている。第１ツェナーダイオード８６のアノードは加算回路６０に接続されており、第１ツェナーダイオード８６のカソードが第１増幅スイッチング素子８１のゲートに接続されている。

第２増幅スイッチング素子８２のゲートと加算回路６０との間には第２ツェナーダイオード８７が設けられている。第２ツェナーダイオード８７のカソードは加算回路６０に接続されており、第２ツェナーダイオード８７のアノードが第２増幅スイッチング素子８２のゲートに接続されている。加算回路６０から出力された加算電圧Ｖａｄは、第２ツェナーダイオード８７を介して第２増幅スイッチング素子８２のゲートに入力される。

かかる構成によれば、両ダイオード８３，８４を接続する接続線８５から加算電圧Ｖａｄが出力され、両供給源Ｅ１，Ｅ２から、スイッチング素子１１を駆動させるのに必要なゲート電流が供給される。

電流増幅回路８０の出力（詳細には接続線８５）は加算出力端子４２に接続されている。これにより、加算電圧Ｖａｄは、加算出力端子４２から出力され、ゲートパターン３３を介してゲート端子２１に入力される。すなわち、本実施形態では加算電圧Ｖａｄがゲート電圧となっている。なお、電流増幅回路８０の具体的な構成は任意である。

図３に示すように、ドライバ回路１２は、電流増幅回路８０と加算出力端子４２とをつなぐライン上に設けられたゲート抵抗９０を備えている。ゲート抵抗９０によってゲート電流が調整される。

本実施形態の変換回路１００は、逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換するものであって、逆起電力Ｖｂに対するフィードバック電圧Ｖｆｂの比率である利得Ｇを変更可能に構成されている。本実施形態では、変換回路１００は、逆起電力Ｖｂを増幅してフィードバック電圧Ｖｆｂを生成する。すなわち、本実施形態の利得Ｇは１以上である。このため、変換回路１００は、逆起電力Ｖｂを増幅するフィードバック増幅回路ともいえる。なお、変換回路１００の利得Ｇは１でもよい。つまり、逆起電力Ｖｂとフィードバック電圧Ｖｆｂとは同じ電圧でもよい。

変換回路１００は、例えば逆起電力Ｖｂを分圧する分圧回路１０１を有し、分圧回路１０１によって分圧された電圧をフィードバック電圧Ｖｆｂに変換するものである。
分圧回路１０１は、分圧抵抗としてのフィードバック抵抗Ｒ１，Ｒ２と、第１フィードバック抵抗Ｒ１に対して並列に接続された第３フィードバック抵抗Ｒ３及びフィードバックコンデンサＣ１と、を備えている。第３フィードバック抵抗Ｒ３及びフィードバックコンデンサＣ１は、逆起電力Ｖｂに含まれるノイズを低減するフィルタ回路を構成している。本実施形態では、第１フィードバック抵抗Ｒ１が「第１分圧抵抗」に対応し、第２フィードバック抵抗Ｒ２が「第２分圧抵抗」に対応する。

変換回路１００は、利得抵抗としての第２フィードバック抵抗Ｒ２に対して並列に接続された利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を備えている。

利得可変用スイッチング素子Ｑｘと利得可変用抵抗Ｒｘとは互いに直列に接続されている。利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、第１フィードバック抵抗Ｒ１と第２フィードバック抵抗Ｒ２との間に接続されているとともに基準電位Ｖ０に接続されている。本実施形態では、利得可変用スイッチング素子Ｑｘは、第１フィードバック抵抗Ｒ１と第２フィードバック抵抗Ｒ２との間に接続されているとともに、利得可変用抵抗Ｒｘを介して基準電位Ｖ０に接続されている。

利得可変用スイッチング素子Ｑｘは、例えばデジタルトランジスタで構成されている。ただし、利得可変用スイッチング素子Ｑｘの具体的な構成は任意であり、通常のバイポーラトランジスタやＭＯＳＦＥＴなどでもよい。

利得可変用抵抗Ｒｘは、利得可変用スイッチング素子Ｑｘを介して両フィードバック抵抗Ｒ１，Ｒ２の間に接続されているとともに基準電位Ｖ０に接続されている。
変換回路１００は、分圧回路１０１によって分圧された電圧を増幅することによりフィードバック電圧Ｖｆｂを生成する電圧増幅回路１０２を備えている。

本実施形態の電圧増幅回路１０２は非反転増幅回路である。電圧増幅回路１０２は、フィードバックオペアンプ１０２ａと、第４フィードバック抵抗Ｒ４と、第５フィードバック抵抗Ｒ５と、を備えている。フィードバックオペアンプ１０２ａの＋端子は、両フィードバック抵抗Ｒ１，Ｒ２の間に接続されている。

フィードバックオペアンプ１０２ａにおける出力端子は、フィードバックライン７２を介して加算回路６０（詳細には外部入力ライン７１）に接続されている。すなわち、フィードバックライン７２は、フィードバック入力端子４４と電圧増幅回路１０２とを接続しているフィードバック入力ライン７２ａと、電圧増幅回路１０２と加算回路６０とを接続しているフィードバック出力ライン７２ｂと、から構成されている。本実施形態では、フィードバック入力ライン７２ａは、フィードバック入力端子４４とフィードバックオペアンプ１０２ａの入力端子とを接続している。また、本実施形態のフィードバック出力ライン７２ｂは、外部入力ライン７１に接続されている。すなわち、本実施形態のフィードバック出力ライン７２ｂは、フィードバックオペアンプ１０２ａの出力端子と外部入力ライン７１とを接続することにより、電圧増幅回路１０２と加算回路６０とを接続している。

また、フィードバックオペアンプ１０２ａの出力端子は、第４フィードバック抵抗Ｒ４を介してフィードバックオペアンプ１０２ａの−端子（反転入力端子）と接続されている。更に、変換回路１００は、第４フィードバック抵抗Ｒ４とフィードバックオペアンプ１０２ａの−端子との接続線に接続され且つ基準電位Ｖ０に接続された第５フィードバック抵抗Ｒ５を有している。フィードバックオペアンプ１０２ａ、第４フィードバック抵抗Ｒ４及び第５フィードバック抵抗Ｒ５によって非反転増幅回路が構成されている。

ここで、本実施形態では変換回路１００によってインピーダンス変換が行われている。詳細には、フィードバックオペアンプ１０２ａの入力側（換言すればフィードバック入力ライン７２ａ）の方が、フィードバックオペアンプ１０２ａの出力側（換言すればフィードバック出力ライン７２ｂ）よりもインピーダンスが高くなる。これにより、フィードバック入力ライン７２ａ上にドレイン電流Ｉｄの一部が流れ込むことを抑制できる。

変換回路１００は、外部入力ライン７１上に設けられた第６フィードバック抵抗Ｒ６と、フィードバックライン７２（詳細にはフィードバック出力ライン７２ｂ）上に設けられた第７フィードバック抵抗Ｒ７と、を備えている。第６フィードバック抵抗Ｒ６によって外部入力ライン７１に流れる電流が制限されている。第７フィードバック抵抗Ｒ７によって、フィードバックライン７２（特にフィードバック出力ライン７２ｂ）に流れる電流が制限されている。なお、第６フィードバック抵抗Ｒ６と第７フィードバック抵抗Ｒ７の抵抗値は任意であり、同一でもよいし、異なっていてもよい。

かかる構成によれば、ドレイン電流Ｉｄが変化することによって生じた逆起電力Ｖｂは、フィードバック入力端子４４に入力され、フィードバックライン７２を通って分圧回路１０１に入力される。そして、逆起電力Ｖｂは、分圧回路１０１によって分圧され、その分圧された電圧がフィードバックオペアンプ１０２ａの＋端子に入力される。これにより、フィードバックオペアンプ１０２ａの出力端子から、逆起電力Ｖｂに対応したフィードバック電圧Ｖｆｂが出力される。すなわち、逆起電力Ｖｂは、分圧回路１０１によって分圧され、電圧増幅回路１０２によって増幅されることにより、フィードバック電圧Ｖｆｂに変換される。そして、フィードバック電圧Ｖｆｂが加算回路６０に入力される。

本実施形態では、利得Ｇは、分圧回路１０１の分圧比、電圧増幅回路１０２の増幅率、及び第７フィードバック抵抗Ｒ７の抵抗値に応じて変化する。
また、分圧回路１０１の分圧比は、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦに応じて変化する。詳細には、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合には、利得可変用抵抗Ｒｘは分圧比に影響を与えない。一方、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、利得可変用抵抗Ｒｘが分圧比に影響を及ぼす。詳細には、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の分圧回路１０１の分圧比は、第１フィードバック抵抗Ｒ１の抵抗値と、第２フィードバック抵抗Ｒ２及び利得可変用抵抗Ｒｘの合成抵抗の抵抗値とに対応する。このため、利得可変用スイッチング素子ＱｘがＯＮ／ＯＦＦに切り替わることにより、分圧比が変更され、利得Ｇが変更されることとなる。すなわち、利得可変用スイッチング素子Ｑｘを制御することにより、変換回路１００の利得Ｇを制御することができる。

なお、本実施形態では、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の分圧比は、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合の分圧比よりも低くなる。

また、電圧増幅回路１０２の増幅率は、第４フィードバック抵抗Ｒ４と第５フィードバック抵抗Ｒ５との比率に基づいて決まる。このため、第４フィードバック抵抗Ｒ４と第５フィードバック抵抗Ｒ５とは、電圧増幅回路１０２の増幅率を規定する抵抗ともいえる。

すなわち、本実施形態では、分圧比を規定する第１フィードバック抵抗Ｒ１及び第２フィードバック抵抗Ｒ２と、増幅率を規定する第４フィードバック抵抗Ｒ４及び第５フィードバック抵抗Ｒ５と、第７フィードバック抵抗Ｒ７とが、利得Ｇに関与する利得抵抗である。

ここで、変換回路１００が設定可能な利得Ｇには、第１利得Ｇ１と、第１利得Ｇ１よりも高い第２利得Ｇ２とが含まれている。本実施形態では、第１利得Ｇ１は、利得可変用スイッチング素子ＱｘがＯＮ状態である場合の利得Ｇに対応し、第２利得Ｇ２は、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合の利得Ｇに対応する。

ちなみに、両利得Ｇ１，Ｇ２の変化量については、利得可変用抵抗Ｒｘの抵抗値を調整することにより調整可能である。例えば、本実施形態では、利得可変用抵抗Ｒｘの抵抗値が小さくなると、利得可変用スイッチング素子ＱｘのＯＮ／ＯＦＦの切り替えに伴う分圧比の差が大きくなり、両利得Ｇ１，Ｇ２の差が大きくなる。

また、加算回路６０に入力されるフィードバック電圧Ｖｆｂの大きさは、利得Ｇに応じて変化する。
詳細には、利得Ｇが大きくなるほど、フィードバック電圧Ｖｆｂが大きくなり易い。そして、フィードバック電圧Ｖｆｂが大きくなるほど、スイッチング素子１１のゲート端子２１に入力されるゲート電圧としての加算電圧Ｖａｄの立ち上がる傾きは小さくなり易く、加算電圧Ｖａｄの立ち上がり期間は長くなり易い。この場合、ドレイン電流Ｉｄの傾き（換言すれば時間変化量）は小さくなり易いため、スイッチング素子１１が立ち上がる場合に生じるドレイン電流Ｉｄのサージは小さくなり易い一方、電力損失は大きくなり易い。

一方、利得Ｇが小さくなるほど、フィードバック電圧Ｖｆｂが小さくなり易い。そして、フィードバック電圧Ｖｆｂが小さくなるほど、スイッチング素子１１のゲート端子２１に入力される加算電圧Ｖａｄの立ち上がる傾きは大きくなり易く、加算電圧Ｖａｄの立ち上がり期間は短くなり易い。この場合、ドレイン電流Ｉｄの傾きは大きくなり易いため、スイッチング素子１１が立ち上がる場合に生じる電力損失は小さくなり易い一方、ドレイン電流Ｉｄのサージが大きくなり易い。

すなわち、利得Ｇを制御することによってフィードバック電圧Ｖｆｂを制御でき、それを通じてフィードバックによる効果、例えばドレイン電流Ｉｄの傾き等を制御することができる。

外部指令電圧Ｖｐの立ち下がりに基づくスイッチング素子１１のターンオフについても同様である。すなわち、利得Ｇが大きくなるほど、ドレイン電流Ｉｄの立ち下がる傾きは小さくなり易いため、スイッチング素子１１のターンオフ時に生じるソース−ドレイン間電圧Ｖｄｓのサージが小さくなり易い。一方で、スイッチング素子１１のターンオフ時に生じる電力損失が大きくなり易い。換言すれば、利得Ｇが小さくなるほど、ドレイン電流Ｉｄが立ち下がる期間が短くなり易くなり、スイッチング素子１１のターンオフ時における電力損失が小さくなり易い。

ソース−ドレイン間電圧Ｖｄｓとは、ドレイン電流Ｉｄが流れるためにスイッチング素子１１に印加される電圧であり、詳細にはスイッチング素子１１のソース−ドレイン間に印加される電圧である。

本実施形態のソース−ドレイン間電圧Ｖｄｓは、スイッチング素子１１がＯＦＦ状態である場合には電源電圧Ｖｄｃとなり、スイッチング素子１１がＯＮ状態である場合には０となる。

図３に示すように、電力変換装置１０は、ドレイン電流Ｉｄが変化することによって逆起電力Ｖｂを生じさせる逆起電力回路１１０を備えている。本実施形態の逆起電力回路１１０は、逆起電力Ｖｂを発生させる可変インダクタンスＬｘを有する回路である。つまり、逆起電力Ｖｂを発生させるインダクタンスは変更可能に構成されている。

詳細には、逆起電力回路１１０は、スイッチング素子１１内の寄生インダクタンスＬｓと、誘導可変用スイッチング素子Ｑｙ及びコイル１１１と、を備えている。
寄生インダクタンスＬｓは、例えばスイッチング素子１１内の配線パターン、ワイヤー及びソース端子２３などによって構成されている。本実施形態では、寄生インダクタンスＬｓは、逆起電力回路１１０の一部を構成している。

誘導可変用スイッチング素子Ｑｙ及びコイル１１１は互いに直列に接続されている。誘導可変用スイッチング素子Ｑｙ及びコイル１１１の直列接続体は、寄生インダクタンスＬｓに対して並列に接続されている。詳細には、図２に示すように、誘導可変用スイッチング素子Ｑｙ及びコイル１１１の直列接続体は、信号ソース端子２３ｂと基準電位端子４３とを接続する信号ソースパターン３４と、ドレイン電流Ｉｄが流れるメインソースパターン３２とに接続されている。

なお、本実施形態では、誘導可変用スイッチング素子Ｑｙが信号ソースパターン３４に接続され、コイル１１１がメインソースパターン３２に接続されている。ただし、これに限られず、具体的な接続態様は任意であり、誘導可変用スイッチング素子Ｑｙがメインソースパターン３２に接続され、コイル１１１が信号ソースパターン３４に接続されていてもよい。

誘導可変用スイッチング素子Ｑｙは、例えばデジタルトランジスタで構成されている。ただし、誘導可変用スイッチング素子Ｑｙの具体的な構成は任意であり、通常のバイポーラトランジスタやＭＯＳＦＥＴなどでもよい。

本実施形態のコイル１１１のインダクタンスＬｃは任意である。例えば、コイル１１１のインダクタンスＬｃは、寄生インダクタンスＬｓよりも大きくてもよいし、寄生インダクタンスＬｓと同じでもよいし、寄生インダクタンスＬｓよりも小さくてもよい。

かかる構成によれば、誘導可変用スイッチング素子Ｑｙの状態に応じて可変インダクタンスＬｘが変化する。詳細には、誘導可変用スイッチング素子ＱｙがＯＦＦ状態である場合には、コイル１１１にはドレイン電流Ｉｄが流れないため、コイル１１１は可変インダクタンスＬｘに寄与しない。つまり、可変インダクタンスＬｘは寄生インダクタンスＬｓである。

一方、誘導可変用スイッチング素子ＱｙがＯＮ状態である場合には、コイル１１１にもドレイン電流Ｉｄが流れるため、コイル１１１が可変インダクタンスＬｘに寄与する。すなわち、可変インダクタンスＬｘは、寄生インダクタンスＬｓとコイル１１１との合成インダクタンスとなる。

逆起電力Ｖｂは、可変インダクタンスＬｘに応じて変化する。このため、可変インダクタンスＬｘを制御することによって、逆起電力Ｖｂを制御できる。
図３に示すように、電力変換装置１０は、可変インダクタンスＬｘを制御する制御部としての制御回路１１２を備えている。本実施形態の制御回路１１２はドライバ回路１２に搭載されている。ただし、制御回路１１２はドライバ回路１２とは別に設けられていてもよい。本実施形態の制御回路１１２は、外部指令電圧Ｖｐが入力されるように構成されている。

制御回路１１２は、誘導可変用スイッチング素子Ｑｙを制御可能に構成されている。詳細には、図２及び図３に示すように、ドライバ回路１２は、制御回路１１２に接続された誘導制御端子１１３を備えている。配線パターン３０は、誘導可変用スイッチング素子Ｑｙと誘導制御端子１１３とを接続している誘導制御パターン１１４を含む。これにより、制御回路１１２と誘導可変用スイッチング素子Ｑｙとが電気的に接続されている。したがって、制御回路１１２は誘導可変用スイッチング素子Ｑｙを制御することができ、それを通じて可変インダクタンスＬｘを制御する。

また、本実施形態の制御回路１１２は、利得可変用スイッチング素子Ｑｘを制御することにより、変換回路１００の利得Ｇを制御する。
ちなみに、制御回路１１２は、例えば利得可変用スイッチング素子Ｑｘ及び誘導可変用スイッチング素子Ｑｙを制御するための制御処理を実行するプログラムや必要な情報が記憶されたメモリと、上記プログラムに基づいて制御処理を実行するＣＰＵとを有する構成でもよい。

ただし、これに限られず、制御回路１１２は、例えば専用ハードウェア回路を有する構成でもよいし、１又は複数の専用ハードウェア回路とソフトウェア処理を実行するＣＰＵとの組み合わせでもよい。換言すれば、制御回路１１２の具体的な構成は、任意であり、例えば１つ以上の専用のハードウェア回路、及び、コンピュータプログラム（ソフトウェア）に従って動作する１つ以上のプロセッサの少なくとも一方によって実現されていればよい。

本実施形態の制御回路１１２は、可変インダクタンスＬｘ、及び、変換回路１００の利得Ｇの双方を制御することにより、フィードバック電圧Ｖｆｂを制御する。
これらの制御の具体的な態様は任意であるが、例えば制御回路１１２は、スイッチング素子１１のターンオン時とターンオフ時とで、可変インダクタンスＬｘを変更してもよい。詳細には、制御回路１１２は、スイッチング素子１１のターンオン時よりもターンオフ時の方が可変インダクタンスＬｘが小さくなるように逆起電力回路１１０を制御してもよいし、その逆でもよい。

また、これに限らず、制御回路１１２は、例えばスイッチング素子１１のターンオン中に可変インダクタンスＬｘを変更してもよいし、スイッチング素子１１のターンオフ中に可変インダクタンスＬｘを変更してもよい。制御回路１１２は、例えば電力変換装置１０が適用される対象やドレイン電流Ｉｄの大きさに応じて、可変インダクタンスＬｘを制御してもよい。

同様に、制御回路１１２は、スイッチング素子１１のターンオン時とターンオフ時とで、利得Ｇを変更してもよい。詳細には、制御回路１１２は、スイッチング素子１１のターンオン時よりもターンオフ時の方が利得Ｇが小さくなるように逆起電力回路１１０を制御してもよいし、その逆でもよい。

また、これに限らず、制御回路１１２は、例えばスイッチング素子１１のターンオン中に利得Ｇを変更してもよいし、スイッチング素子１１のターンオフ中に利得Ｇを変更してもよい。制御回路１１２は、例えば電力変換装置１０が適用される対象やドレイン電流Ｉｄの大きさに応じて利得Ｇを制御してもよい。

次に本実施形態の作用について説明する。
ドレイン電流Ｉｄが変化すると、可変インダクタンスＬｘによって逆起電力Ｖｂが生じる。逆起電力Ｖｂは、フィードバック電圧Ｖｆｂに変換されて加算回路６０にフィードバックされる。これにより、ゲート電圧としての加算電圧Ｖａｄの立ち上がり又は立ち下がりが緩やかになるため、サージが抑制される。この場合、サージが抑制される分だけ、スイッチングスピードが高くなるようにゲート抵抗９０の抵抗値等を調整してもよい。

ここで、逆起電力Ｖｂを発生させるインダクタンスとして、インダクタンスを変更可能な可変インダクタンスＬｘが採用されている。可変インダクタンスＬｘが変更されると、逆起電力Ｖｂの大きさが変更され、その結果フィードバック電圧Ｖｆｂが変更される。これにより、フィードバックによる効果が変化する。詳細には、可変インダクタンスＬｘが大きくなると、逆起電力Ｖｂ及びフィードバック電圧Ｖｆｂが大きくなるため、サージ抑制効果が大きくなる一方、電力損失の低減効果は小さくなり易い。一方、可変インダクタンスＬｘが小さくなると、逆起電力Ｖｂ及びフィードバック電圧Ｖｆｂが小さくなるため、サージ抑制効果が小さくなる一方、電力損失の低減効果は大きくなり易い。

以上詳述した本実施形態によれば以下の効果を奏する。
（１−１）電力変換装置１０は、スイッチング素子１１と、スイッチング素子１１を駆動させるドライバ回路１２と、を備えている。スイッチング素子１１は、制御端子としてのゲート端子２１と、印加電流としてのドレイン電流Ｉｄが流れる印加端子としてのメインソース端子２３ａと、を備えている。

ドライバ回路１２は、外部指令電圧Ｖｐが入力される外部入力端子４１と、ドレイン電流Ｉｄが変化することによって生じる逆起電力Ｖｂが入力されるフィードバック入力端子４４と、を備えている。ドライバ回路１２は、逆起電力Ｖｂをフィードバック電圧Ｖｆｂに変換する変換回路１００と、外部指令電圧Ｖｐとフィードバック電圧Ｖｆｂとが入力され、外部指令電圧Ｖｐ及びフィードバック電圧Ｖｆｂを加算し、その加算された加算電圧Ｖａｄをゲート端子２１に向けて出力する加算回路６０と、を備えている。

かかる構成において、電力変換装置１０は、逆起電力Ｖｂを生じさせる可変インダクタンスＬｘを有する逆起電力回路１１０と、逆起電力回路１１０の可変インダクタンスＬｘを制御する制御回路１１２と、を備えている。

かかる構成によれば、フィードバック電圧Ｖｆｂが加算回路６０にフィードバックされ、フィードバック電圧Ｖｆｂと外部指令電圧Ｖｐとが加算された加算電圧Ｖａｄがゲート端子２１に入力される。これにより、サージの抑制と電力損失の低減との両立を図ることができる。

ここで、フィードバック電圧Ｖｆｂを加算回路６０にフィードバックさせることによって得られるサージ抑制効果は、フィードバック電圧Ｖｆｂが大きくなるほど大きくなる。一方、フィードバック電圧Ｖｆｂが大きくなるほどスイッチングスピードとしては遅くなり易いため、電力損失の低減効果は小さくなり易い。このため、使用環境や状況（例えばターンオン時及びターンオフ時）に応じて、フィードバックによる効果を調整したい場合がある。例えば、電力損失の低減よりもサージの抑制を優先したい場合には、フィードバック電圧Ｖｆｂを大きくし、サージの抑制よりも電力損失の低減を優先したい場合には、フィードバック電圧Ｖｆｂを小さくしたい場合がある。

この点、本構成によれば、可変インダクタンスＬｘを制御することによって、フィードバック電圧Ｖｆｂを制御することができ、それを通じて状況に応じた最適なフィードバックによる効果を得ることができる。これにより、より適切なサージの抑制と電力損失の低減との両立を図ることができる。

特に、本構成では、逆起電力Ｖｂの大きさに寄与する可変インダクタンスＬｘを制御することによってフィードバック電圧Ｖｆｂを制御するように構成されている。これにより、ノイズが小さいフィードバック電圧Ｖｆｂを得ることができる。

詳述すると、例えばフィードバック電圧Ｖｆｂを制御するためには、例えば逆起電力Ｖｂに対するフィードバック電圧Ｖｆｂの比率である利得Ｇを制御することも考えられる。しかしながら、例えば利得Ｇを大きくすると、逆起電力Ｖｂに含まれるノイズも増幅される。これにより、フィードバック電圧Ｖｆｂに含まれるノイズが大きくなる不都合が懸念される。

これに対して、本構成によれば、可変インダクタンスＬｘを制御することによりフィードバック電圧Ｖｆｂが制御されるため、ノイズの増幅を抑制しつつ所望のフィードバック電圧Ｖｆｂを得ることができる。したがって、上記不都合を抑制できる。

（１−２）逆起電力回路１１０は、スイッチング素子１１内の寄生インダクタンスＬｓと、寄生インダクタンスＬｓに対して並列に接続された誘導可変用スイッチング素子Ｑｙ及びコイル１１１の直列接続体と、を備えている。制御回路１１２は、誘導可変用スイッチング素子Ｑｙを制御することにより可変インダクタンスＬｘを制御する。

かかる構成によれば、誘導可変用スイッチング素子Ｑｙの状態に応じて可変インダクタンスＬｘが変化する。これにより、誘導可変用スイッチング素子Ｑｙを制御することにより、可変インダクタンスＬｘを制御することができ、上述した効果を得ることができる。

（１−３）変換回路１００は、逆起電力Ｖｂに対するフィードバック電圧Ｖｆｂの比率である利得Ｇを変更可能に構成されている。制御回路１１２は、可変インダクタンスＬｘ及び利得Ｇの双方を制御する。

かかる構成によれば、可変インダクタンスＬｘのみを制御する構成と比較して、フィードバック電圧Ｖｆｂを精度よく調整することができたり、フィードバック電圧Ｖｆｂの変化範囲を広くすることができたりする。これにより、より適切なフィードバックを行うことができる。

（１−４）変換回路１００は、利得Ｇに関与する利得抵抗としての第２フィードバック抵抗Ｒ２と、第２フィードバック抵抗Ｒ２に対して並列に接続された利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体と、を備えている。

かかる構成によれば、利得可変用スイッチング素子ＱｘがＯＦＦ状態である場合には、利得可変用抵抗Ｒｘには電流が流れないため、利得可変用抵抗Ｒｘは利得Ｇに影響を及ぼさない。一方、利得可変用スイッチング素子ＱｘがＯＮ状態である場合には、利得可変用抵抗Ｒｘに電流が流れるため、利得可変用抵抗Ｒｘが利得Ｇに影響を及ぼす。具体的には、利得Ｇは、利得可変用抵抗Ｒｘと第２フィードバック抵抗Ｒ２との合成抵抗値に対応した値となる。これにより、利得可変用スイッチング素子Ｑｘの状態に応じて利得Ｇが変化する。したがって、制御回路１１２が利得可変用スイッチング素子Ｑｘを制御することによって利得Ｇを制御することができる。

（第２実施形態）
本実施形態では、逆起電力回路１１０の構成が第１実施形態と異なっている。その異なる点について以下に詳細に説明する。

図４に示すように、本実施形態の逆起電力回路１１０は、コイル１１１が寄生インダクタンスＬｓに対して直列に接続されている。そして、誘導可変用スイッチング素子Ｑｙは、コイル１１１に対して並列に接続されている。

本実施形態のコイル１１１のインダクタンスＬｃは、例えば寄生インダクタンスＬｓよりも大きい。ただし、これに限られず、コイル１１１のインダクタンスＬｃは任意であり、例えば寄生インダクタンスＬｓと同一でもよいし、寄生インダクタンスＬｓよりも小さくてもよい。

本実施形態の作用について説明する。
誘導可変用スイッチング素子ＱｙがＯＮ状態である場合、ドレイン電流Ｉｄは、コイル１１１を流れることなく、寄生インダクタンスＬｓ及び誘導可変用スイッチング素子Ｑｙを流れる。この場合、可変インダクタンスＬｘは、寄生インダクタンスＬｓである。

一方、誘導可変用スイッチング素子ＱｙがＯＦＦ状態である場合、ドレイン電流Ｉｄは、寄生インダクタンスＬｓ及びコイル１１１を流れる。この場合、可変インダクタンスＬｘは、寄生インダクタンスＬｓ及びコイル１１１のインダクタンスＬｃの加算値となる。

すなわち、誘導可変用スイッチング素子Ｑｙは、コイル１１１にドレイン電流Ｉｄが流れないＯＮ状態、又は、コイル１１１にドレイン電流Ｉｄが流れるＯＦＦ状態に切り替わるものである。

以上詳述した本実施形態によれば以下の効果を奏する。
（２−１）逆起電力回路１１０は、スイッチング素子１１内の寄生インダクタンスＬｓと、寄生インダクタンスＬｓに対して直列に接続されるコイル１１１と、誘導可変用スイッチング素子Ｑｙと、を備えている。誘導可変用スイッチング素子Ｑｙは、コイル１１１にドレイン電流Ｉｄが流れる状態（本実施形態ではＯＦＦ状態）、又は、コイル１１１にドレイン電流Ｉｄが流れない状態（本実施形態ではＯＮ状態）に切り替わる。

かかる構成によれば、誘導可変用スイッチング素子Ｑｙを制御することによって可変インダクタンスＬｘを制御できる。これにより、（１−１）等の効果を奏する。
特に、本構成によれば、コイル１１１が寄生インダクタンスＬｓに対して直列に接続されるため、誘導可変用スイッチング素子ＱｙがＯＦＦ状態である場合の可変インダクタンスＬｘを、寄生インダクタンスＬｓよりも大きくすることができる。これにより、寄生インダクタンスＬｓが小さいことに起因して所望の逆起電力Ｖｂを得ることができないといった不都合を抑制できる。

（２−２）コイル１１１のインダクタンスＬｃは、寄生インダクタンスＬｓよりも大きい。かかる構成によれば、誘導可変用スイッチング素子ＱｙのＯＮ／ＯＦＦの切り替えに基づく逆起電力Ｖｂの変化量を大きくすることができる。また、寄生インダクタンスＬｓだけでは実現できないような大きな逆起電力Ｖｂを発生させることができる。したがって、寄生インダクタンスＬｓが小さい場合であっても所望の大きさの逆起電力Ｖｂを実現できる。

なお、上記各実施形態は以下のように変更してもよい。また、技術的に矛盾が生じない範囲内で、上記各実施形態と下記別例とを適宜組み合わせてもよい。
○ 図５に示すように、コイル１１１は、誘導可変用スイッチング素子Ｑｙを介して寄生インダクタンスＬｓと直列に接続されていてもよい。つまり、コイル１１１と寄生インダクタンスＬｓとが直列に接続されるとは、誘導可変用スイッチング素子Ｑｙを介することなく接続される態様と、誘導可変用スイッチング素子Ｑｙを介する態様とを含む。

詳細には、逆起電力回路１１０は、メインソースパターン３２が分岐することによって形成された第１ライン３２ａ及び第２ライン３２ｂと、第１ライン３２ａ上に設けられたコイル１１１と、を有しているとよい。そして、誘導可変用スイッチング素子Ｑｙは、スイッチング素子１１の接続先を、第１ライン３２ａ又は第２ライン３２ｂに切り替えるものであるとよい。第２ライン３２ｂ上にはコイル１１１は設けられていない。つまり、第２ライン３２ｂは、コイル１１１を介することなくドレイン電流Ｉｄを流すためのバイパスラインである。

かかる構成によれば、誘導可変用スイッチング素子Ｑｙがスイッチング素子１１と第１ライン３２ａとを接続している場合、コイル１１１にドレイン電流Ｉｄが流れる。一方、誘導可変用スイッチング素子Ｑｙがスイッチング素子１１と第２ライン３２ｂとを接続している場合、コイル１１１にはドレイン電流Ｉｄが流れない。これにより、（２−１）の効果を奏する。

○ 逆起電力回路１１０は、寄生インダクタンスＬｓを用いることなく構成されてもよい。例えば、図６に示すように、逆起電力回路１１０は、メインソースパターン３２が分岐した第１ライン３２ａ及び第２ライン３２ｂと、第１ライン３２ａ上に設けられた第１コイル１２１と、第２ライン３２ｂ上に設けられた第２コイル１２２と、誘導可変用スイッチング素子Ｑｙと、を備えている構成でもよい。

誘導可変用スイッチング素子Ｑｙは、スイッチング素子１１に接続され且つスイッチング素子１１の接続先を第１ライン３２ａ又は第２ライン３２ｂに切り替える。第１コイル１２１のインダクタンスＬｃ１と第２コイル１２２のインダクタンスＬｃ２とは異なっている。

基準電位端子４３は、スイッチング素子１１と誘導可変用スイッチング素子Ｑｙとの接続部分に接続されている。フィードバック入力端子４４は、メインソースパターン３２における両ライン３２ａ，３２ｂの下流部分に接続されている。

かかる構成によれば、誘導可変用スイッチング素子Ｑｙによってスイッチング素子１１と第１ライン３２ａとが接続されている場合には、第１コイル１２１にて逆起電力Ｖｂが発生する。この場合の可変インダクタンスＬｘは、第１コイル１２１のインダクタンスＬｃ１である。

一方、誘導可変用スイッチング素子Ｑｙによってスイッチング素子１１と第２ライン３２ｂとが接続されている場合には、第２コイル１２２にて逆起電力Ｖｂが発生する。この場合の可変インダクタンスＬｘは、第２コイル１２２のインダクタンスＬｃ２である。両コイル１２１，１２２のインダクタンスＬｃ１，Ｌｃ２は異なっているため、逆起電力Ｖｂが異なることとなる。

すなわち、逆起電力回路１１０は、逆起電力Ｖｂを発生させる可変インダクタンスＬｘが変更可能に構成されていれば、その具体的な回路構成は任意である。また、逆起電力Ｖｂを発生させる可変インダクタンスＬｘには寄生インダクタンスＬｓが含まれていなくてもよい。

○ 誘導可変用スイッチング素子Ｑｙ及びコイル１１１は、ドライバ回路１２内に設けられていてもよい。
○ 逆起電力回路１１０は、３つ以上の値を取り得る可変インダクタンスＬｘを有する構成でもよい。

○ 変換回路１００の利得Ｇを変更可能にするための具体的な構成は任意である。
例えば、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を、第１フィードバック抵抗Ｒ１に対して並列に接続してもよい。

また、電圧増幅回路１０２の増幅率を変更可能にしてもよい。詳細には、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を、第４フィードバック抵抗Ｒ４に対して並列に接続してもよいし、第５フィードバック抵抗Ｒ５に対して並列に接続してもよい。

また、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を、第７フィードバック抵抗Ｒ７に対して並列に接続してもよい。
すなわち、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体は、利得Ｇに関与する利得抵抗としてのフィードバック抵抗Ｒ１，Ｒ２，Ｒ４，Ｒ５，Ｒ７の少なくとも１つに対して並列に接続されていればよい。

○ 変換回路１００は、利得Ｇを変更できない構成でもよい。例えば、利得可変用スイッチング素子Ｑｘ及び利得可変用抵抗Ｒｘの直列接続体を省略してもよい。つまり、利得Ｇを制御することは必須ではない。

○ スイッチング素子１１は、ＭＯＳＦＥＴに限られず任意であり、例えばＩＧＢＴでもよい。この場合、スイッチング素子１１のゲート端子が「制御端子」に対応し、スイッチング素子１１のコレクタ−エミッタ間を流れるコレクタ電流が「印加電流」に対応し、エミッタ端子が「印加端子」に対応する。

○ 信号ソース端子２３ｂは、複数のソース端子２３の１つであったが、これに限られない。例えば、スイッチング素子１１は、ドレイン電流Ｉｄが流れるメインソース端子２３ａと、メインソース端子２３ａとは別に設けられたゲートドライブ用端子とを有する構成においては、ゲートドライブ用端子を信号ソース端子２３ｂとして用いるとよい。ゲートドライブ用端子は、ケルビン端子、ケルビンソース端子ともいわれるものであり、ドレイン電流Ｉｄが流れないソース端子である。ゲートドライブ用端子は、例えばメインソース端子２３ａと比較して寄生インダクタンスＬｓが小さいものであってもよい。

○ 電流増幅回路８０を省略してもよい。
○ フィルタ回路５０を省略してもよい。
○ 分圧回路１０１を省略してもよいし、第６フィードバック抵抗Ｒ６及び第７フィードバック抵抗Ｒ７を省略してもよい。

○ スイッチング素子１１とドライバ回路１２とを接続する配線は、回路基板１３に形成された配線パターン３０に限られず、任意であり、例えばケーブルやバスバーなどでもよい。

○ 各スイッチング素子１１ｕ１〜１１ｗ２はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置２０３の直流電力を異なる電圧の直流電力に変換するＤＣ／ＤＣコンバータを構成してもよい。すなわち、電力変換装置１０は、インバータに限られず、ＤＣ／ＤＣコンバータ、ＡＣ／ＡＣコンバータ、ＡＣ／ＤＣインバータ等任意である。換言すれば、電力変換装置１０は、直流電力又は交流電力を直流電力又は交流電力に変換するものでもよい。

○ 負荷は電動モータ２０１に限られず任意である。
○ 電力変換装置１０は、車両２００以外に搭載されてもよい。すなわち、電力変換装置１０は、車両２００に設けられた負荷以外の負荷を駆動させるものでもよい。

１０…電力変換装置、１１（１１ｕ１〜１１ｗ２）…スイッチング素子、１２（１２ｕ１〜１２ｗ２）…ドライバ回路、１３…回路基板、２１…ゲート端子（制御端子）、２３…ソース端子、４１…外部入力端子、４２…加算出力端子、４３…基準電位端子、４４…フィードバック入力端子、６０…加算回路、１００…変換回路、１１０…逆起電力回路、１１１，１２１，１２２…コイル、１１２…制御回路（制御部）、２００…車両、２０１…電動モータ（負荷）、２０３…蓄電装置、Ｖｐ…外部指令電圧、Ｖｂ…逆起電力、Ｖｆｂ…フィードバック電圧、Ｖａｄ…加算電圧、Ｖ０…基準電位、Ｌｘ…可変インダクタンス、Ｌｓ…寄生インダクタンス、Ｌｃ，Ｌｃ１，Ｌｃ２…コイルのインダクタンス、Ｉｄ…ドレイン電流、Ｇ…利得、Ｑｘ…利得可変用スイッチング素子、Ｑｙ…誘導可変用スイッチング素子、Ｒｘ…利得可変用抵抗。

Claims (7)

1. 制御端子及び印加電流が流れる印加端子を有するスイッチング素子と、
   前記スイッチング素子を駆動させるドライバ回路と、
   を備えた電力変換装置であって、
   前記ドライバ回路は、
   外部指令電圧が入力される外部入力端子と、
   前記印加電流が変化することによって生じる逆起電力が入力されるフィードバック入力端子と、
   前記逆起電力をフィードバック電圧に変換する変換回路と、
   前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、
   を備え、
   前記電力変換装置は、
   前記逆起電力を生じさせる可変インダクタンスを有する逆起電力回路と、
   前記逆起電力回路の前記可変インダクタンスを制御する制御部と、
   を備えていることを特徴とする電力変換装置。
2. 前記逆起電力回路は、
   前記スイッチング素子内の寄生インダクタンスと、
   前記寄生インダクタンスに対して並列に接続された誘導可変用スイッチング素子及びコイルの直列接続体と、
   を備え、
   前記制御部は、前記誘導可変用スイッチング素子を制御することにより前記可変インダクタンスを制御する請求項１に記載の電力変換装置。
3. 前記逆起電力回路は、
   前記スイッチング素子内の寄生インダクタンスと、
   前記寄生インダクタンスに対して直列に接続されるコイルと、
   前記コイルに前記印加電流が流れる状態、又は、前記コイルに前記印加電流が流れない状態に切り替える誘導可変用スイッチング素子と、
   を備えている請求項１に記載の電力変換装置。
4. 前記コイルのインダクタンスは、前記寄生インダクタンスよりも大きい請求項３に記載の電力変換装置。
5. 前記変換回路は、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能に構成されており、
   前記制御部は、前記利得と前記可変インダクタンスとの双方を制御する請求項１〜４のうちいずれか一項に記載の電力変換装置。
6. 前記スイッチング素子はＭＯＳＦＥＴであり、
   前記制御端子はゲート端子であり、
   前記印加電流は、前記スイッチング素子のソース−ドレイン間に流れるドレイン電流であり、
   前記印加端子はソース端子である請求項１〜５のうちいずれか一項に記載の電力変換装置。
7. 前記スイッチング素子はＩＧＢＴであり、
   前記制御端子はゲート端子であり、
   前記印加電流は、前記スイッチング素子のコレクタ−エミッタ間に流れるコレクタ電流であり、
   前記印加端子はエミッタ端子である請求項１〜５のうちいずれか一項に記載の電力変換装置。

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