以下、ドライバ回路、当該ドライバ回路を備えた電力変換装置の一実施形態について説明する。
本実施形態の電力変換装置10は、例えば車両200に搭載されており、車両200に設けられている電動モータ201を駆動するのに用いられる。
本実施形態の電動モータ201は、車両200の車輪を回転させるための走行用モータである。本実施形態の電動モータ201は、3相コイル202u,202v,202wを有している。3相コイル202u,202v,202wは例えばY結線されている。3相コイル202u,202v,202wが所定のパターンで通電されることにより、電動モータ201が回転する。なお、3相コイル202u,202v,202wの結線態様は、Y結線に限られず任意であり、例えばデルタ結線でもよい。
図1に示すように、車両200は蓄電装置203を有している。本実施形態の電力変換装置10は、蓄電装置203の直流電力を電動モータ201が駆動可能な交流電力に変換するインバータ装置である。換言すれば、電力変換装置10は、蓄電装置203を用いて電動モータ201を駆動させる駆動装置とも言える。なお、蓄電装置203の電圧を電源電圧Vdcとする。
電力変換装置10は、スイッチング素子11を有している。本実施形態の電力変換装置10は、スイッチング素子11を複数有しており、詳細には、u相コイル202uに対応するu相スイッチング素子11u1,11u2と、v相コイル202vに対応するv相スイッチング素子11v1,11v2と、w相コイル202wに対応するw相スイッチング素子11w1,11w2と、を備えている。
各スイッチング素子11u1,11u2,11v1,11v2,11w1,11w2(以下、「各スイッチング素子11u1~11w2」という。)は、例えばパワースイッチング素子であり、一例としてはMOSFETである。各スイッチング素子11u1~11w2が「スイッチング素子」に対応する。スイッチング素子11u1~11w2は、還流ダイオード(ボディダイオード)Du1~Dw2を有している。
各u相スイッチング素子11u1,11u2は接続線を介して互いに直列に接続されている。詳細には、上アームu相スイッチング素子11u1と下アームu相スイッチング素子11u2とが接続線を介して接続されており、その接続線はu相コイル202uに接続されている。上アームu相スイッチング素子11u1は、蓄電装置203の高圧側である正極端子(+端子)に接続されている。下アームu相スイッチング素子11u2は、蓄電装置203の低圧側である負極端子(-端子)に接続されている。
なお、他のスイッチング素子11v1,11v2,11w1,11w2の接続態様は、対応するコイルが異なる点を除いて、u相スイッチング素子11u1,11u2と同様である。
図1及び図2に示すように、電力変換装置10は、スイッチング素子11を駆動させるドライバ回路12と、スイッチング素子11及びドライバ回路12が実装される回路基板13と、を備えている。
本実施形態のドライバ回路12は所謂ゲートドライバ回路である。本実施形態の電力変換装置10は、複数のスイッチング素子11に対応させてドライバ回路12を複数有している。詳細には、電力変換装置10は、複数のスイッチング素子11u1~11w2に対応させて複数のドライバ回路12u1~12w2を有している。ドライバ回路12u1~12w2は、スイッチング素子11u1~11w2のゲートに接続されており、ゲート電圧Vgを制御することによりスイッチング素子11u1~11w2をON/OFFさせる。
図1に示すように、車両200は、電力変換装置10を制御する変換制御装置14を備えている。本実施形態の変換制御装置14はインバータ制御装置である。変換制御装置14は、外部からの指令(例えば要求回転速度)に基づいて、電動モータ201に流れる目標電流を決定し、その目標電流が流れるための外部指令電圧Vpを導出する。そして、変換制御装置14は、外部指令電圧Vpをドライバ回路12に向けて出力する。
本実施形態では、変換制御装置14は、スイッチング素子11u1~11w2ごとに外部指令電圧Vpを導出し、各ドライバ回路12u1~12w2に外部指令電圧Vpを出力する。これにより、各スイッチング素子11u1~11w2が個別に制御される。
外部指令電圧Vpは所定のパルス幅を有するパルス電圧である。例えば、外部指令電圧Vpは、LOWからHIに切り替わり、一定期間HI状態を維持した後に、HIからLOWに切り替わる。以降の説明において、LOWからHIの切り替わりを「立ち上がり」といい、HIからLOWの切り替わりを「立ち下がり」という。
なお、本実施形態の変換制御装置14は、回路基板13に実装されている。ただし、これに限られず、変換制御装置14は、回路基板13とは別の基板に実装されていてもよい。
ドライバ回路12u1~12w2は、それぞれ個別に入力される外部指令電圧Vpに基づいて、スイッチング素子11u1~11w2に対してゲート電圧Vgを印加する。これにより、各スイッチング素子11u1~11w2が周期的にON/OFFし、蓄電装置203の直流電力が3相の交流電力に変換されて電動モータ201に供給される。すなわち、変換制御装置14は、電力変換装置10をPWM制御するものである。
次にドライバ回路12u1~12w2及びスイッチング素子11u1~11w2について詳細に説明する。
ここで、各スイッチング素子11u1~11w2は基本的に同一構成であり、各ドライバ回路12u1~12w2は基本的に同一の構成である。このため、以下では、各スイッチング素子11u1~11w2のうち1つのスイッチング素子11(下アームu相スイッチング素子11u2)と、それに対応するドライバ回路12(下アームu相ドライバ回路12u2)とについて詳細に説明する。
図2に示すように、スイッチング素子11は、例えば直方体状に形成されている。スイッチング素子11は、制御端子としてのゲート端子21と、印加電流としてのドレイン電流Idが流れるドレイン端子22及び複数のソース端子23と、を有している。ドレイン電流Idは、スイッチング素子11のソース-ドレイン間に流れる電流である。
本実施形態では、ドレイン端子22は1つであり、スイッチング素子11の一辺に亘ってタブ状に形成されている。
ゲート端子21と複数のソース端子23とは、スイッチング素子11におけるドレイン端子22とは反対側の部分に設けられており、所定のピッチで配列されている。なお、ソース端子23の数は任意である。
図2に示すように、回路基板13には、複数の配線パターン30が形成されている。これら複数の配線パターン30によってスイッチング素子11とドライバ回路12及び蓄電装置203とが電気的に接続されているとともに、スイッチング素子11と負荷としての電動モータ201とが電気的に接続されている。
本実施形態では、複数の配線パターン30は、ドレインパターン31と、メインソースパターン32とを含む。ドレインパターン31は、ドレイン端子22と、電動モータ201(詳細にはu相コイル202u)及び上アームu相スイッチング素子11u1とを電気的に接続する配線パターン30である。メインソースパターン32は、複数のソース端子23の一部と蓄電装置203の低圧側である負極端子(-端子)とを電気的に接続するものであってドレイン電流Idが流れる配線パターン30である。
ちなみに、説明の便宜上、複数のソース端子23のうちメインソースパターン32に接続されるものをメインソース端子23aとする。メインソース端子23aは、ドレイン電流Idが流れる端子である。本実施形態では、メインソース端子23aが「印加端子」に対応する。
ここで、電力変換装置10は、ドレイン電流Idが変化することによって逆起電力Vbを生じさせるインダクタンス成分L1を有している。インダクタンス成分L1は、ドレイン電流Idが流れる電流経路上に設けられている。インダクタンス成分L1は、スイッチング素子11内の寄生インダクタンスLsを含む。寄生インダクタンスLsは、例えばスイッチング素子11内の配線パターン、ワイヤー及びソース端子23などによって構成されている。
また、インダクタンス成分L1は、メインソースパターン32に含まれる寄生インダクタンス等の他のインダクタンスを含んでいてもよいし、含まなくてもよい。なお、ドレイン電流Idの変化とは、ドレイン電流Idが流れ始める場合と、ドレイン電流Idが停止する場合とを含む。
ここで、スイッチング素子11のソース-ドレイン間には、スイッチング素子11にドレイン電流Idを流すための電圧であるソース-ドレイン間電圧Vdsが印加される。本実施形態では、ソース-ドレイン間電圧Vdsが「印加電圧」に対応する。
本実施形態のソース-ドレイン間電圧Vdsは、スイッチング素子11がOFF状態である場合には電源電圧Vdcとなり、スイッチング素子11がON状態である場合には0となる。
また、スイッチング素子11に印加することができる最大電圧である定格電圧Vdsrと、スイッチング素子11に流すことができる最大電流である定格電流Idrは、スイッチング素子11ごとに予め定められている。すなわち、スイッチング素子11は、ソース-ドレイン間電圧Vdsが定格電圧Vdsr以下であり、且つ、ドレイン電流Idが定格電流Idr以下である条件下で動作するものである。
次にドライバ回路12及びドライバ回路12とスイッチング素子11との接続について説明する。
図2及び図3に示すように、ドライバ回路12は、外部入力端子41と、加算出力端子42と、基準電位端子43と、フィードバック入力端子44と、を備えている。
外部入力端子41は、変換制御装置14と電気的に接続されている。外部入力端子41には、変換制御装置14からの外部指令電圧Vpが入力される。
加算出力端子42は、ドライバ回路12からゲート電圧Vg(換言すればゲート電流)を出力するための端子である。複数の配線パターン30は、加算出力端子42とゲート端子21とを電気的に接続するゲートパターン33を含む。加算出力端子42から出力されるゲート電圧Vgは、ゲートパターン33を介してゲート端子21に入力される。
図3に示すように、基準電位端子43は、ドライバ回路12内において基準電位V0に接続されている。図2に示すように、複数の配線パターン30は、基準電位端子43と複数のソース端子23のうちメインソース端子23a以外の少なくとも1つの端子とを電気的に接続する信号ソースパターン34を含む。信号ソースパターン34とメインソースパターン32とは絶縁されている。
ここで、説明の便宜上、基準電位端子43に接続されるソース端子23を信号ソース端子23bという。すなわち、本実施形態の複数のソース端子23は、蓄電装置203の負極端子に接続されるメインソース端子23aと、基準電位端子43(換言すれば基準電位V0)に接続される信号ソース端子23bと、を含む。スイッチング素子11は、信号ソース端子23bに入力される基準電位V0とゲート端子21に入力されるゲート電圧Vg(本実施形態では加算電圧Vad)との電位差に基づいて駆動(換言すればスイッチング動作)する。
上記のように基準電位端子43と信号ソース端子23bとが信号ソースパターン34を介して電気的に接続されることにより、スイッチング素子11のソース電位が基準電位V0となる。この場合、信号ソース端子23b及び信号ソースパターン34には、印加電流としてのドレイン電流Idが流れない。これにより、信号ソース端子23b及び信号ソースパターン34を介する経路上には寄生インダクタンスLs(換言すれば逆起電力Vb)は存在しないとみなすことができる。よって、ゲート端子21に入力されるゲート電圧Vgが寄生インダクタンスLsの影響を受けにくい。
フィードバック入力端子44は、ドレイン電流Idが変化することによりインダクタンス成分L1によって発生する逆起電力Vbが入力される端子である。詳細には、メインソースパターン32の一部は分岐しており、その分岐部分はフィードバック入力端子44に接続されている。つまり、メインソースパターン32は、蓄電装置203の負極端子とフィードバック入力端子44との双方に接続されている。
念の為に説明すると、上アームu相スイッチング素子11u1に接続されるメインソースパターン32は、下アームu相スイッチング素子11u2のドレイン端子22と負荷としての電動モータ(詳細にはu相コイル202u)との双方に接続されている。なお、上アームu相スイッチング素子11u1に接続されるメインソースパターン32と、下アームu相スイッチング素子11u2に接続されるドレインパターン31とは同一である。また、上アームu相スイッチング素子11u1に接続されるドレインパターン31は、蓄電装置203の正極端子に接続されている。
図3に示すように、ドライバ回路12は、外部入力端子41から入力される外部指令電圧Vpと、基準電位端子43から入力される逆起電力Vbとに基づいて加算電圧Vadを生成し、その加算電圧Vadをゲート電圧Vgとして加算出力端子42から出力するように構成されている。
加算電圧Vadを出力するドライバ回路12の一例について以下に説明する。
ドライバ回路12は、フィルタ回路50と、加算回路60と、フィルタ回路50と加算回路60とを接続する外部入力ライン71と、フィードバック入力端子44と加算回路60とを接続するフィードバックライン72と、電流増幅回路80と、を備えている。そして、本実施形態のドライバ回路12は、フィードバック入力端子44に入力される逆起電力Vbをフィードバック電圧Vfbに変換する変換回路100と、を備えている。
フィルタ回路50は、外部入力端子41から入力された外部指令電圧Vpに含まれるノイズを低減させるものである。フィルタ回路50は、例えばローパスフィルタ回路である。
一例として、フィルタ回路50は、フィルタオペアンプ51と、第1フィルタ抵抗52と、第2フィルタ抵抗53と、フィルタコンデンサ54と、を備えている。
外部入力端子41は、フィルタオペアンプ51の+端子(非反転入力端子)に接続されている。
フィルタオペアンプ51における-端子(反転入力端子)及び出力端子は、第1フィルタ抵抗52を介して接続されており、第1フィルタ抵抗52に対して並列にフィルタコンデンサ54が接続されている。第2フィルタ抵抗53は、第1フィルタ抵抗52及びフィルタコンデンサ54に対して直列となるように接続されているとともに基準電位V0に接続されている。
かかる構成によれば、フィルタ回路50、詳細にはフィルタオペアンプ51の出力端子から、外部指令電圧Vpが出力される。当該外部指令電圧Vpは、第1フィルタ抵抗52及びフィルタコンデンサ54によって構成されるRC回路によってカットオフ周波数以上のノイズが低減(換言すれば除去)され且つ両フィルタ抵抗52,53の抵抗値の比率に対応した増幅率で増幅されている。ただし、フィルタ回路50の具体的な構成は任意である。
図3に示すように、加算回路60は、フィルタ回路50から出力された外部指令電圧Vpと、逆起電力Vbを変換させることによって得られるフィードバック電圧Vfbとが入力されるように構成されている。加算回路60は、外部指令電圧Vpとフィードバック電圧Vfbとを加算し、その加算された加算電圧Vadをゲート端子21に向けて出力するように構成されている。
詳細には、本実施形態の加算回路60は、例えば加算オペアンプ61と、第1加算抵抗62と、第2加算抵抗63と、加算コンデンサ64と、を備えている。
本実施形態の外部入力ライン71は、フィルタオペアンプ51の出力端子と加算オペアンプ61の+端子(非反転入力端子)とを接続している。外部入力ライン71は、外部指令電圧Vpが伝送されるラインである。外部入力端子41と加算回路60とは、フィルタ回路50及び外部入力ライン71を介して電気的に接続されている。このため、外部入力ライン71は、外部入力端子41と加算回路60とを接続するのに用いられているものといえる。
本実施形態のフィードバックライン72は、フィードバック入力端子44と外部入力ライン71とを接続している。変換回路100は、フィードバックライン72上に設けられており、フィードバック入力端子44に入力される逆起電力Vbは、変換回路100によってフィードバック電圧Vfbに変換される。これにより、加算オペアンプ61の+端子には、外部指令電圧Vpとフィードバック電圧Vfbとを合わせた電圧が入力される。
加算オペアンプ61における-端子(反転入力端子)及び出力端子は、第1加算抵抗62を介して接続されており、第1加算抵抗62に対して並列に加算コンデンサ64が接続されている。第2加算抵抗63は、第1加算抵抗62及び加算コンデンサ64に対して直列となるように接続されているとともに基準電位V0に接続されている。
かかる構成によれば、加算オペアンプ61の出力端子から、外部指令電圧Vpと逆起電力Vbとが加算された加算電圧Vadが出力される。当該加算電圧Vadは、第1加算抵抗62及び加算コンデンサ64によって構成されるRC回路によってカットオフ周波数以上のノイズが低減(換言すれば除去)され且つ両加算抵抗62,63の抵抗値の比率に対応した増幅率で増幅されている。ただし、加算回路60の具体的な構成は任意である。
電流増幅回路80は、加算電圧Vadの波形を維持しつつ、スイッチング素子11を駆動させるのに必要な電流を供給するための回路である。
図3に示すように、本実施形態の電流増幅回路80は、例えば第1増幅スイッチング素子81及び第2増幅スイッチング素子82を備えている。第1増幅スイッチング素子81及び第2増幅スイッチング素子82は例えばn型のMOSFETである。
第1増幅スイッチング素子81のドレインは、第1供給電圧V1を印加する第1供給源E1に接続されている。第2増幅スイッチング素子82のソースは、第2供給電圧V2を印加する第2供給源E2に接続されている。第1供給電圧V1は例えば正の電圧であり、第2供給電圧V2は例えば負の電圧である。第1増幅スイッチング素子81のソースと第2増幅スイッチング素子82のドレインとは、接続線85を介して接続されている。また、接続線85上には、互いに逆接続された両ダイオード83,84が設けられている。
両増幅スイッチング素子81,82のゲートと加算回路60(詳細には加算オペアンプ61の出力端子)とが接続されている。第1増幅スイッチング素子81のゲートと加算回路60との間には第1ツェナーダイオード86が設けられている。第1ツェナーダイオード86のアノードは加算回路60に接続されており、第1ツェナーダイオード86のカソードが第1増幅スイッチング素子81のゲートに接続されている。
第2増幅スイッチング素子82のゲートと加算回路60との間には第2ツェナーダイオード87が設けられている。第2ツェナーダイオード87のカソードは加算回路60に接続されており、第2ツェナーダイオード87のアノードが第2増幅スイッチング素子82のゲートに接続されている。加算回路60から出力された加算電圧Vadは、第2ツェナーダイオード87を介して第2増幅スイッチング素子82のゲートに入力される。
かかる構成によれば、両ダイオード83,84を接続する接続線85から加算電圧Vadが出力され、両供給源E1,E2から、スイッチング素子11を駆動させるのに必要なゲート電流が供給される。
電流増幅回路80の出力(詳細には接続線85)は加算出力端子42に接続されている。これにより、加算電圧Vadは、加算出力端子42から出力され、ゲートパターン33を介してゲート端子21に入力される。すなわち、本実施形態では加算電圧Vadがゲート電圧Vgとなっている。なお、電流増幅回路80の具体的な構成は任意である。
図3に示すように、ドライバ回路12は、電流増幅回路80と加算出力端子42とをつなぐライン上に設けられたゲート抵抗90を備えている。ゲート抵抗90によってゲート電流が調整される。
本実施形態の変換回路100は、逆起電力Vbをフィードバック電圧Vfbに変換するものであって、逆起電力Vbに対するフィードバック電圧Vfbの比率である利得Gを変更可能に構成されている。本実施形態では、変換回路100は、逆起電力Vbを増幅してフィードバック電圧Vfbを生成する。すなわち、本実施形態の利得Gは1以上である。このため、変換回路100は、逆起電力Vbを増幅するフィードバック増幅回路ともいえる。
変換回路100は、例えば逆起電力Vbを分圧する分圧回路101を有し、分圧回路101によって分圧された電圧をフィードバック電圧Vfbに変換するものである。
分圧回路101は、分圧抵抗としてのフィードバック抵抗R1,R2と、第1フィードバック抵抗R1に対して並列に接続された第3フィードバック抵抗R3及びフィードバックコンデンサC1と、を備えている。第3フィードバック抵抗R3及びフィードバックコンデンサC1は、逆起電力Vbに含まれるノイズを低減するフィルタ回路を構成している。本実施形態では、第1フィードバック抵抗R1が「第1分圧抵抗」に対応し、第2フィードバック抵抗R2が「第2分圧抵抗」に対応する。
変換回路100は、利得抵抗としての第2フィードバック抵抗R2に対して並列に接続された利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体を備えている。
利得可変用スイッチング素子Qxと利得可変用抵抗Rxとは互いに直列に接続されている。利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、第1フィードバック抵抗R1と第2フィードバック抵抗R2との間に接続されているとともに基準電位V0に接続されている。本実施形態では、利得可変用スイッチング素子Qxは、第1フィードバック抵抗R1と第2フィードバック抵抗R2との間に接続されているとともに、利得可変用抵抗Rxを介して基準電位V0に接続されている。
利得可変用スイッチング素子Qxは、例えばデジタルトランジスタで構成されている。ただし、利得可変用スイッチング素子Qxの具体的な構成は任意であり、通常のバイポーラトランジスタやMOSFETなどでもよい。
利得可変用抵抗Rxは、利得可変用スイッチング素子Qxを介して両フィードバック抵抗R1,R2の間に接続されているとともに基準電位V0に接続されている。
変換回路100は、分圧回路101によって分圧された電圧を増幅することによりフィードバック電圧Vfbを生成する電圧増幅回路102を備えている。
本実施形態の電圧増幅回路102は非反転増幅回路である。電圧増幅回路102は、フィードバックオペアンプ102aと、第4フィードバック抵抗R4と、第5フィードバック抵抗R5と、を備えている。フィードバックオペアンプ102aの+端子は、両フィードバック抵抗R1,R2の間に接続されている。
フィードバックオペアンプ102aにおける出力端子は、フィードバックライン72を介して加算回路60(詳細には外部入力ライン71)に接続されている。すなわち、フィードバックライン72は、フィードバック入力端子44と電圧増幅回路102とを接続しているフィードバック入力ライン72aと、電圧増幅回路102と加算回路60とを接続しているフィードバック出力ライン72bと、から構成されている。本実施形態では、フィードバック入力ライン72aは、フィードバック入力端子44とフィードバックオペアンプ102aの入力端子とを接続している。また、本実施形態のフィードバック出力ライン72bは、外部入力ライン71に接続されている。すなわち、本実施形態のフィードバック出力ライン72bは、フィードバックオペアンプ102aの出力端子と外部入力ライン71とを接続することにより、電圧増幅回路102と加算回路60とを接続している。
また、フィードバックオペアンプ102aの出力端子は、第4フィードバック抵抗R4を介してフィードバックオペアンプ102aの-端子(反転入力端子)と接続されている。更に、変換回路100は、第4フィードバック抵抗R4とフィードバックオペアンプ102aの-端子との接続線に接続され且つ基準電位V0に接続された第5フィードバック抵抗R5を有している。フィードバックオペアンプ102a、第4フィードバック抵抗R4及び第5フィードバック抵抗R5によって非反転増幅回路が構成されている。
ここで、本実施形態では変換回路100によってインピーダンス変換が行われている。詳細には、フィードバックオペアンプ102aの入力側(換言すればフィードバック入力ライン72a)の方が、フィードバックオペアンプ102aの出力側(換言すればフィードバック出力ライン72b)よりもインピーダンスが高くなる。これにより、フィードバック入力ライン72a上にドレイン電流Idの一部が流れ込むことを抑制できる。
変換回路100は、外部入力ライン71上に設けられた第6フィードバック抵抗R6と、フィードバックライン72(詳細にはフィードバック出力ライン72b)上に設けられた第7フィードバック抵抗R7と、を備えている。第6フィードバック抵抗R6によって外部入力ライン71に流れる電流が制限されている。第7フィードバック抵抗R7によって、フィードバックライン72(特にフィードバック出力ライン72b)に流れる電流が制限されている。なお、第6フィードバック抵抗R6と第7フィードバック抵抗R7の抵抗値は任意であり、同一でもよいし、異なっていてもよい。
かかる構成によれば、ドレイン電流Idが変化すると、寄生インダクタンスLsを含むインダクタンス成分L1によって逆起電力Vbが生じる。逆起電力Vbは、フィードバック入力端子44に入力され、フィードバックライン72を通って分圧回路101に入力される。そして、逆起電力Vbは、分圧回路101によって分圧され、その分圧された電圧がフィードバックオペアンプ102aの+端子に入力される。これにより、フィードバックオペアンプ102aの出力端子から、逆起電力Vbに対応したフィードバック電圧Vfbが出力される。すなわち、逆起電力Vbは、分圧回路101によって分圧され、電圧増幅回路102によって増幅されることにより、フィードバック電圧Vfbに変換される。そして、フィードバック電圧Vfbが加算回路60に入力される。
本実施形態では、利得Gは、分圧回路101の分圧比、電圧増幅回路102の増幅率、及び第6フィードバック抵抗R6と第7フィードバック抵抗R7との抵抗比に応じて変化する。
また、分圧回路101の分圧比は、利得可変用スイッチング素子QxのON/OFFに応じて変化する。詳細には、利得可変用スイッチング素子QxがOFF状態である場合には、利得可変用抵抗Rxは分圧比に影響を与えない。一方、利得可変用スイッチング素子QxがON状態である場合には、利得可変用抵抗Rxが分圧比に影響を及ぼす。詳細には、利得可変用スイッチング素子QxがON状態である場合の分圧回路101の分圧比は、第1フィードバック抵抗R1の抵抗値と、第2フィードバック抵抗R2及び利得可変用抵抗Rxの合成抵抗の抵抗値とに対応する。このため、利得可変用スイッチング素子QxがON/OFFに切り替わることにより、分圧比が変更され、利得Gが変更されることとなる。すなわち、利得可変用スイッチング素子Qxを制御することにより、変換回路100の利得Gを制御することができる。
なお、本実施形態では、利得可変用スイッチング素子QxがON状態である場合の分圧比は、利得可変用スイッチング素子QxがOFF状態である場合の分圧比よりも低くなる。
また、電圧増幅回路102の増幅率は、第4フィードバック抵抗R4と第5フィードバック抵抗R5との比率に基づいて決まる。このため、第4フィードバック抵抗R4と第5フィードバック抵抗R5とは、電圧増幅回路102の増幅率を規定する抵抗ともいえる。
すなわち、本実施形態では、分圧比を規定する第1フィードバック抵抗R1及び第2フィードバック抵抗R2と、増幅率を規定する第4フィードバック抵抗R4及び第5フィードバック抵抗R5と、第6フィードバック抵抗R6及び第7フィードバック抵抗R7とが、利得Gに関与する利得抵抗である。
ここで、変換回路100が設定可能な利得Gには、第1利得G1と、第1利得G1よりも高い第2利得G2とが含まれている。本実施形態では、第1利得G1は、利得可変用スイッチング素子QxがON状態である場合の利得Gに対応し、第2利得G2は、利得可変用スイッチング素子QxがOFF状態である場合の利得Gに対応する。
ちなみに、両利得G1,G2の変化量については、利得可変用抵抗Rxの抵抗値を調整することにより調整可能である。例えば、本実施形態では、利得可変用抵抗Rxの抵抗値が小さくなると、利得可変用スイッチング素子QxのON/OFFの切り替えに伴う分圧比の差が大きくなり、両利得G1,G2の差が大きくなる。
また、加算回路60に入力されるフィードバック電圧Vfbの大きさは、利得Gに応じて変化する。
詳細には、利得Gが大きくなるほど、フィードバック電圧Vfbが大きくなり易い。そして、フィードバック電圧Vfbが大きくなるほど、スイッチング素子11のゲート端子21に入力されるゲート電圧Vgの立ち上がる傾きは小さくなり易く、ゲート電圧Vgの立ち上がり期間は長くなり易い。この場合、ドレイン電流Idの傾き(換言すれば時間変化量)は小さくなり易いため、スイッチング素子11が立ち上がる場合に生じるドレイン電流Idのサージは小さくなり易い一方、電力損失は大きくなり易い。
一方、利得Gが小さくなるほど、フィードバック電圧Vfbが小さくなり易い。そして、フィードバック電圧Vfbが小さくなるほど、スイッチング素子11のゲート端子21に入力されるゲート電圧Vgの立ち上がる傾きは大きくなり易く、ゲート電圧Vgの立ち上がり期間は短くなり易い。この場合、ドレイン電流Idの傾きは大きくなり易いため、スイッチング素子11が立ち上がる場合に生じる電力損失は小さくなり易い一方、ドレイン電流Idのサージが大きくなり易い。
すなわち、利得Gを制御することによってフィードバック電圧Vfbを制御でき、それを通じてフィードバックによる効果、例えばドレイン電流Idの傾き等を制御することができる。
外部指令電圧Vpの立ち下がりに基づくスイッチング素子11のターンオフについても同様である。すなわち、利得Gが大きくなるほど、ドレイン電流Idの立ち下がる傾きは小さくなり易いため、スイッチング素子11のターンオフ時に生じるソース-ドレイン間電圧Vdsのサージが小さくなり易い。一方で、スイッチング素子11のターンオフ時に生じる電力損失が大きくなり易い。換言すれば、利得Gが小さくなるほど、ドレイン電流Idが立ち下がる期間が短くなり易くなり、スイッチング素子11のターンオフ時における電力損失が小さくなり易い。
ドライバ回路12は、変換回路100の利得Gを制御する制御部としての制御回路103を備えている。制御回路103は、例えば利得可変用スイッチング素子Qxを制御するための制御処理を実行するプログラムや必要な情報が記憶されたメモリと、上記プログラムに基づいて制御処理を実行するCPUとを有する構成でもよい。
ただし、これに限られず、制御回路103は、例えば専用ハードウェア回路を有する構成でもよいし、1又は複数の専用ハードウェア回路とソフトウェア処理を実行するCPUとの組み合わせでもよい。換言すれば、制御回路103の具体的な構成は、任意であり、例えば1つ以上の専用のハードウェア回路、及び、コンピュータプログラム(ソフトウェア)に従って動作する1つ以上のプロセッサの少なくとも一方によって実現されていればよい。
制御回路103は、外部指令電圧Vpが入力されるように構成されている。制御回路103は、外部指令電圧Vpに基づいて利得可変用スイッチング素子Qxを制御することにより、変換回路100の利得Gを制御する。
具体的には、制御回路103は、スイッチング素子11がターンオンする場合とターンオフする場合とで利得Gが変化するように変換回路100を制御する。すなわち、本実施形態の変換回路100は、スイッチング素子11がターンオンする場合とターンオフする場合とで利得Gを変化させるものである。
本実施形態では、制御回路103は、スイッチング素子11がターンオンする場合には利得Gが第1利得G1となるように変換回路100を制御する。例えば、制御回路103は、外部指令電圧Vpの立ち上がる前に又は立ち上がることに基づいて、利得Gが第1利得G1となるように利得可変用スイッチング素子Qxを制御する。
一例としては、制御回路103は、利得Gの初期値を第1利得G1に設定していてもよい。これにより、外部指令電圧Vpが立ち上がる前に利得Gが第1利得G1に設定されることとなる。
ただし、これに限られず、例えば制御回路103は、外部指令電圧Vpが立ち上がったことに基づいて利得Gが第1利得G1となるように利得可変用スイッチング素子Qxを制御する構成でもよい。この場合、制御回路103は、外部指令電圧Vpが立ち上がることに同期して直ちに利得Gを第1利得G1に設定してもよいし、外部指令電圧Vpが立ち上がってから所定期間が経過してから利得Gを第1利得G1に設定してもよい。なお、所定期間は、例えば外部指令電圧Vpが立ち上がるタイミングからドレイン電流Idが立ち上がり始めるタイミングまでの期間と同一又はそれよりも短いとよい。
本実施形態の制御回路103は、スイッチング素子11がターンオンする期間に亘って利得Gを第1利得G1に維持する。詳細には、制御回路103は、少なくともドレイン電流Idが立ち上がり始めてから飽和電流Idsに維持されるまでの期間に亘って利得Gを第1利得G1に維持する。更に、本実施形態の制御回路103は、スイッチング素子11のターンオンが完了した後も、利得Gを第1利得G1に維持する。
ちなみに、ドレイン電流Idが立ち上がり始めてから飽和電流Idsに維持されるまでの期間には、ドレイン電流Idのサージが発生する期間が含まれており、詳細にはターンオン時においてドレイン電流Idが最大値となるタイミングが含まれている。
なお、説明の便宜上、以降の説明において、ターンオン時におけるドレイン電流Idの最大値を電流ピーク値Idmという。電流ピーク値Idmは、スイッチング素子11のターンオンによって生じるサージに起因するドレイン電流Idの最大値であり、飽和電流Idsよりも大きい。
上記の点に着目すれば、本実施形態の制御回路103は、ドレイン電流Idのサージが発生している期間(換言すればドレイン電流Idが電流ピーク値Idmとなっているタイミング)において利得Gを第1利得G1に設定しているともいえる。
本実施形態では、制御回路103は、スイッチング素子11がターンオフする場合には利得Gが第2利得G2となるように変換回路100を制御する。例えば、制御回路103は、外部指令電圧Vpが立ち下がる前に又は立ち下がることに基づいて、利得Gが第2利得G2となるように利得可変用スイッチング素子Qxを制御する。
一例としては、制御回路103は、外部指令電圧Vpが立ち下がったことに基づいて利得Gが第2利得G2となるように利得可変用スイッチング素子Qxを制御するとよい。この場合、制御回路103は、外部指令電圧Vpが立ち下がることに同期して直ちに利得Gを第2利得G2に設定してもよいし、外部指令電圧Vpが立ち下がってから所定期間が経過してから利得Gを第2利得G2に設定してもよい。なお、所定期間は、例えば外部指令電圧Vpが立ち下がるタイミングからソース-ドレイン間電圧Vdsが立ち上がり始めるタイミングまでの期間と同一又はそれよりも短いとよい。
なお、説明の便宜上、以降の説明において、ターンオフ時におけるソース-ドレイン間電圧Vdsの最大値を電圧ピーク値Vdsmという。電圧ピーク値Vdsmは、スイッチング素子11のターンオフによって生じるサージに起因するソース-ドレイン間電圧Vdsの最大値であり、電源電圧Vdcよりも大きい。
制御回路103は、スイッチング素子11がターンオフする期間に亘って利得Gを第2利得G2に設定する。例えば、制御回路103は、少なくともソース-ドレイン間電圧Vdsが立ち上がり始めてから電源電圧Vdcに維持されるまでの期間に亘って利得Gを第2利得G2に維持する。
ちなみに、ソース-ドレイン間電圧Vdsが立ち上がり始めてから電源電圧Vdcに維持されるまでの期間には、ソース-ドレイン間電圧Vdsのサージが発生する期間が含まれており、詳細にはソース-ドレイン間電圧Vdsが電圧ピーク値Vdsmとなるタイミングが含まれている。この点に着目すれば、本実施形態の制御回路103は、ソース-ドレイン間電圧Vdsのサージが発生している期間(換言すればソース-ドレイン間電圧Vdsが電圧ピーク値Vdsmとなっているタイミング)において利得Gを第2利得G2に設定しているともいえる。
そして、制御回路103は、スイッチング素子11のターンオフが完了した後、詳細にはドレイン電流Id又はゲート電圧Vgが「0」となった後に、利得Gを第2利得G2から第1利得G1に変更する。なお、本実施形態では、ドレイン電流Idが「0」となった後にゲート電圧Vgが「0」となり、制御回路103は、ゲート電圧Vgが「0」となってから利得Gを変更する。
次に図4及び図5を用いて本実施形態の作用について説明する。
まず、スイッチング素子11のターンオン時について図4を用いて説明する。図4(a)はターンオン時における外部指令電圧Vpの変化を示すタイムチャートであり、図4(b)はターンオン時における利得Gを示すタイムチャートである。図4(c)はターンオン時におけるゲート電圧Vgの変化を示すグラフであり、図4(d)はターンオン時におけるドレイン電流Idの変化を示すグラフであり、図4(e)はターンオン時におけるソース-ドレイン間電圧Vdsの変化を示すグラフである。
図4(a)及び図4(c)に示すように、t1のタイミングにて、外部指令電圧Vpが立ち上がるとすると、これに伴いゲート電圧Vgが徐々に上昇する。この場合、図4(d)及び図4(e)に示すように、ドレイン電流Idは直ちには流れず、ソース-ドレイン間電圧Vdsは蓄電装置203の電圧である電源電圧Vdcに維持される。
その後、図4(c)~図4(e)に示すように、t2のタイミングにて、ゲート電圧Vgがある程度高くなり、ドレイン電流Idが流れ始めると、ソース-ドレイン間電圧Vdsが若干下がる。
ここで、図4(b)に示すように、本実施形態では、外部指令電圧Vpが立ち上がる前に利得Gが、第2利得G2よりも低い第1利得G1に設定されている。このため、ゲート電圧Vg及びドレイン電流Idは、比較的急峻に立ち上がり始める。
図4(c)及び図4(d)に示すように、t3のタイミングでは、スイッチング素子11のターンオンに伴うサージが発生することによりドレイン電流Idが飽和電流Idsを超える。この場合、ゲート電圧Vgは一定値を維持する。
その後、t4のタイミングにて、ドレイン電流Idが電流ピーク値Idmとなる。そして、ドレイン電流Idが電流ピーク値Idmとなった後は、ドレイン電流Idは飽和電流Idsとなるまで低下するとともに、ソース-ドレイン間電圧Vdsが低下し始める。
図4(c)~図4(e)に示すように、t5のタイミングにて、ドレイン電流Idが飽和電流Idsとなり、ソース-ドレイン間電圧Vdsが0となると、ゲート電圧Vgが上昇し始める。そして、t6のタイミングにて、ゲート電圧Vgが一定値となる。
次に、図5を用いて、外部指令電圧Vpが立ち下がる場合、すなわちスイッチング素子11のターンオフ時について説明する。図5(a)はターンオフ時における外部指令電圧Vpの変化を示すタイムチャートであり、図5(b)はターンオフ時における利得Gを示すタイムチャートである。図5(c)はターンオフ時におけるゲート電圧Vgの変化を示すグラフであり、図5(d)はターンオフ時におけるソース-ドレイン間電圧Vdsの変化を示すグラフであり、図5(e)はターンオフ時におけるドレイン電流Idの変化を示すグラフである。
図5(a)及び図5(c)に示すように、t11のタイミングにて外部指令電圧Vpが立ち下がると、ゲート電圧Vgが低下し始める。この場合、図5(e)に示すように、ドレイン電流Idは飽和電流Idsを維持する。
その後、図5(c)~図5(e)に示すように、ゲート電圧Vgがある程度低くなったt12のタイミングにて、ソース-ドレイン間電圧Vdsが立ち上がり始める。なお、ゲート電圧Vgは、ソース-ドレイン間電圧Vdsが電源電圧Vdcとなるまで一定値を維持する。
ここで、図5(b)に示すように、利得Gは第2利得G2に設定されている。このため、ソース-ドレイン間電圧Vdsは緩やかに立ち上がる。換言すれば、ソース-ドレイン間電圧Vdsの傾き(換言すれば単位時間当たりの上昇量)は比較的小さくなっている。
図5(c)~図5(e)に示すように、t13のタイミングにて、ソース-ドレイン間電圧Vdsが電源電圧Vdcに到達すると、ゲート電圧Vg及びドレイン電流Idが低下し始める。
ここで、利得Gは、第1利得G1よりも高い第2利得G2に設定されているため、ゲート電圧Vg及びドレイン電流Idは緩やかに低下し始める。すなわち、ゲート電圧Vg及びドレイン電流Idの傾きは小さくなっている。
その後、図5(d)に示すように、t14のタイミングにて、ソース-ドレイン間電圧Vdsが電圧ピーク値Vdsmとなり、その後ソース-ドレイン間電圧Vdsが低下する。そして、t15のタイミングにて、ソース-ドレイン間電圧Vdsが電源電圧Vdcとなる。
図5(e)に示すように、続くt16のタイミングにて、ドレイン電流Idが「0」となる。そして、図5(c)に示すように、t17のタイミングにて、ゲート電圧Vgが「0」となる。
ちなみに、本実施形態では、スイッチング素子11のターンオフが終了した後であるt18のタイミングにて、利得Gが第2利得G2から初期値である第1利得G1に変更される。これにより、スイッチング素子11の次のターンオン時、換言すれば次の外部指令電圧Vpの立ち上がり時には、利得Gが第1利得G1となっている。
ここで、ターンオン時とターンオフ時とにおける利得Gの違いによる動作の違いについて説明する。
ターンオン時における利得Gが第1利得G1となっているため、利得Gが第2利得G2となっている場合と比較して、スイッチング素子11の立ち上がり期間(換言すればスイッチングスピード)は比較的短くなっている。これにより、スイッチング素子11のターンオンにおける電力損失は小さくなっている。
一方、利得Gが第1利得G1となっている場合、ターンオン時におけるドレイン電流Idの最大値である電流ピーク値Idmは高くなり易い。ここで、本実施形態のスイッチング素子11の定格電流Idrは、利得Gが第1利得G1である条件下での電流ピーク値Idmよりも大きく設定されている。すなわち、本実施形態のスイッチング素子11は、利得Gが第1利得G1である条件下での電流ピーク値Idmよりも大きい定格電流Idrを有するものが採用されている。換言すれば、第1利得G1は、当該第1利得G1である状況下での電流ピーク値Idmが定格電流Idrを超えないように設定されているともいえる。これにより、ドレイン電流Idのサージが生じる場合であってもスイッチング素子11が正常に動作し易い。
ターンオフ時における利得Gは、第1利得G1よりも高い第2利得G2となっているため、利得Gが第1利得G1となっている場合と比較して、ソース-ドレイン間電圧Vds及びドレイン電流Idの単位時間当たりの変化量は小さい。このため、スイッチング素子11の立ち下がり期間は比較的長くなり易い。
一方、利得Gが第2利得G2となっている場合、ターンオフ時におけるソース-ドレイン間電圧Vdsの最大値である電圧ピーク値Vdsmは低くなり易い。つまり、ソース-ドレイン間電圧Vdsのサージが抑制され易い。
ここで、本実施形態のスイッチング素子11の定格電圧Vdsrは、利得Gが第2利得G2である条件下での電圧ピーク値Vdsmよりも大きく設定されている。すなわち、本実施形態のスイッチング素子11は、利得Gが第2利得G2である条件下での電圧ピーク値Vdsmよりも大きい定格電圧Vdsrを有するものが採用されている。換言すれば、第2利得G2は、当該第2利得G2の条件下での電圧ピーク値Vdsmが定格電圧Vdsrを超えないように設定されているともいえる。これにより、ソース-ドレイン間電圧Vdsのサージが生じる場合であってもスイッチング素子11が正常に動作し易い。
以上詳述した本実施形態によれば以下の効果を奏する。
(1-1)ドライバ回路12は、制御端子としてのゲート端子21及び印加端子としてのメインソース端子23aを有するスイッチング素子11を駆動させるものである。ドライバ回路12は、外部指令電圧Vpが入力される外部入力端子41と、ドレイン電流Idが変化することにより寄生インダクタンスLsを含むインダクタンス成分L1によって生じる逆起電力Vbが入力されるフィードバック入力端子44と、逆起電力Vbをフィードバック電圧Vfbに変換する変換回路100と、加算回路60と、を備えている。加算回路60は、外部指令電圧Vpとフィードバック電圧Vfbとが入力されるものであって、外部指令電圧Vpとフィードバック電圧Vfbとを加算し、その加算された加算電圧Vadをゲート端子21に向けて出力するものである。
かかる構成において、変換回路100は、スイッチング素子11がターンオンする場合とターンオフする場合とで、逆起電力Vbに対するフィードバック電圧Vfbの比率である利得Gを変化させる。
かかる構成によれば、変換回路100によって逆起電力Vbがフィードバック電圧Vfbに変換され、フィードバック電圧Vfbが加算回路60に入力される。これにより、逆起電力Vbを適切な大きさのフィードバック電圧Vfbに変換してから加算回路60に入力させることができる。したがって、外部指令電圧Vpに対して逆起電力Vbが過度に小さいことに起因してフィードバックによる効果が充分に得られなかったり、外部指令電圧Vpに対して逆起電力Vbが過度に大きいことに起因してフィードバックによる効果が過剰となったりすることを抑制でき、逆起電力Vbによるフィードバックを好適に行うことができる。
ここで、本願発明者らは、スイッチング素子11のターンオン時とターンオフ時とで変換回路100の適切な利得Gが異なる場合があることを見出した。
例えば、スイッチング素子11の仕様と動作条件とによっては、電流ピーク値Idmに対して定格電流Idrが充分に大きい一方、電圧ピーク値Vdsmに対して定格電圧Vdsrが充分に大きく確保できない場合、又はその逆の場合があり得る。また、スイッチング素子11が接続される負荷などの特性によっては、ターンオン時に生じる逆起電力Vbの大きさと、ターンオフ時に生じる逆起電力Vbの大きさとが異なる場合があり得る。
この知見に鑑みて、本構成によれば、スイッチング素子11のターンオン時とターンオフ時とで利得Gを変化させることにより、ターンオン時とターンオフ時とのそれぞれにおいて適切な利得Gを設定することができる。これにより、逆起電力Vbによるフィードバックをより好適に行うことができる。
(1-2)変換回路100は、利得Gを変更可能に構成されている。ドライバ回路12は、スイッチング素子11がターンオンする場合とターンオフする場合とで利得Gが変化するように変換回路100を制御する制御部としての制御回路103を備えている。
かかる構成によれば、制御回路103が変換回路100を制御することにより、スイッチング素子11がターンオンする場合とターンオフする場合とで利得Gを変化させることができる。これにより、(1-1)の効果を得ることができる。
(1-3)変換回路100が設定可能な利得Gには、第1利得G1と、第1利得G1よりも高い第2利得G2とが含まれている。制御回路103は、スイッチング素子11がターンオンする場合に利得Gが第1利得G1となり、スイッチング素子11がターンオフする場合に利得Gが第2利得G2となるように変換回路100を制御する。
かかる構成によれば、ターンオン時には利得Gが比較的低い第1利得G1となっているため、スイッチング素子11の立ち上がり期間を短くすることができ、電力損失の低減を図ることができる。
一方、ターンオフ時には利得Gが比較的高い第2利得G2となっているため、ソース-ドレイン間電圧Vdsの立ち上がりの傾きが小さくなり易い。これにより、ソース-ドレイン間電圧Vdsのサージを抑制できる。
(1-4)スイッチング素子11のターンオンによって生じるサージに起因するドレイン電流Idの最大値を電流ピーク値Idmとし、スイッチング素子11のターンオフによって生じるサージに起因するソース-ドレイン間電圧Vdsの最大値を電圧ピーク値Vdsmとする。スイッチング素子11は、利得Gが第1利得G1である条件下での電流ピーク値Idmよりも大きい定格電流Idrと、利得Gが第2利得G2である条件下での電圧ピーク値Vdsmよりも大きい定格電圧Vdsrと、を有する。
かかる構成によれば、定格電圧Vdsrは、利得Gが第2利得G2である条件下に対応させて設定されている。ソース-ドレイン間電圧Vdsのサージは、利得Gが第1利得G1である条件下よりも利得Gが第2利得G2である条件下にある場合の方が低くなり易い。このため、第2利得G2の条件下での電圧ピーク値Vdsmは、第1利得G1の条件下での電圧ピーク値Vdsmよりも低くなり易い。したがって、定格電圧Vdsrを比較的低くすることができ、定格電圧条件が比較的緩いスイッチング素子11を用いることができる。
詳述すると、仮にターンオン時及びターンオフ時の双方において利得Gが第1利得G1であるとすると、スイッチング素子11としては、第1利得G1である条件下における電流ピーク値Idmよりも高い定格電流Idrと、第1利得G1である条件下における電圧ピーク値Vdsmよりも高い定格電圧Vdsrを有する必要がある。すなわち、スイッチング素子11としては定格電流Idr及び定格電圧Vdsrの双方とも高いものが求められる。このようなスイッチング素子11は使用条件によっては現実的ではなかったり、コストが高くなったりといった不都合が生じ得る。
これに対して、本構成によれば、ターンオフ時における利得Gが第2利得G2となっていることによりソース-ドレイン間電圧Vdsのサージが低減されているため、定格電圧Vdsrを低くできる。これにより、定格電圧条件を低くすることができるため、上記不都合を抑制できる。
(1-5)変換回路100は、利得Gに関与する利得抵抗としての第2フィードバック抵抗R2と、第2フィードバック抵抗R2に対して並列に接続された利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体と、を備えている。
かかる構成によれば、利得可変用スイッチング素子QxがOFF状態である場合には、利得可変用抵抗Rxには電流が流れないため、利得可変用抵抗Rxは利得Gに影響を及ぼさない。一方、利得可変用スイッチング素子QxがON状態である場合には、利得可変用抵抗Rxに電流が流れるため、利得可変用抵抗Rxが利得Gに影響を及ぼす。具体的には、利得Gは、利得可変用抵抗Rxと第2フィードバック抵抗R2との合成抵抗値に対応した値となる。これにより、利得可変用スイッチング素子Qxの状態に応じて利得Gが変化する。したがって、制御回路103が利得可変用スイッチング素子Qxを制御することによって利得Gを制御することができる。
(1-6)変換回路100は、例えば逆起電力Vbを分圧する分圧回路101を有し、分圧回路101によって分圧された電圧をフィードバック電圧Vfbに変換するものである。分圧回路101は、互いに直列に接続された第1分圧抵抗及び第2分圧抵抗としての第1フィードバック抵抗R1及び第2フィードバック抵抗R2を備えている。利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、両フィードバック抵抗R1,R2のいずれか(本実施形態では第2フィードバック抵抗R2)に対して並列に接続されている。
かかる構成によれば、利得可変用スイッチング素子Qxの状態に応じて、分圧回路101の分圧比が変化する。これにより、利得可変用スイッチング素子Qxを制御することにより分圧比を制御することができ、それを通じて利得Gを制御することができる。また、利得可変用抵抗Rxの抵抗値を調整することにより、第1利得G1と第2利得G2との差を調整することができる。
(第2実施形態)
図6に示すように、本実施形態の分圧回路111は、利得可変用スイッチング素子Qx及び利得可変用抵抗Rxを有していない。このため、本実施形態の分圧回路111は、分圧比を変更できない回路である。
本実施形態の電圧増幅回路112は、増幅率を変更可能に構成されている。詳細には、電圧増幅回路112は、互いに直列に接続された利得可変用スイッチング素子Qx及び利得可変用抵抗Rxを備えている。利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、第4フィードバック抵抗R4に対して並列に接続されている。本実施形態では、第4フィードバック抵抗R4が「利得抵抗」に対応する。
かかる構成によれば、利得可変用スイッチング素子Qxの状態に応じてフィードバックオペアンプ102aによる増幅率が変化する。
詳細には、利得可変用スイッチング素子QxがOFF状態である場合には、電圧増幅回路112の増幅率は、第4フィードバック抵抗R4と第5フィードバック抵抗R5との抵抗比に対応した値となり、利得可変用抵抗Rxは増幅率に寄与しない。
一方、利得可変用スイッチング素子QxがON状態である場合には、電圧増幅回路112の増幅率は、第4フィードバック抵抗R4及び利得可変用抵抗Rxの合成抵抗値と、第5フィードバック抵抗R5との抵抗比に対応した値となる。すなわち、利得可変用スイッチング素子QxがON状態である場合には、利得可変用抵抗Rxの抵抗値が増幅率に寄与する。そして、電圧増幅回路112の増幅率は、変換回路100の利得Gに寄与するパラメータである。このため、利得可変用スイッチング素子QxのON/OFFに応じて、利得Gが第1利得G1及び第2利得G2に切り替わる。本実施形態では、利得可変用スイッチング素子QxがON状態である場合の利得Gが第1利得G1となる。
なお、利得可変用抵抗Rxの抵抗値は、第1利得G1が所望の値となるように設定されているとよい。例えば、利得可変用抵抗Rxの抵抗値は、第4フィードバック抵抗R4の抵抗値よりも小さくてもよい。この場合、利得可変用抵抗Rxの抵抗値が第4フィードバック抵抗R4の抵抗値以上である構成と比較して、第2利得G2に対して第1利得G1をより小さくでき、スイッチング素子11の応答性の向上を図ることができる。
ただし、これに限られず、利得可変用抵抗Rxの抵抗値は任意であり、例えば第4フィードバック抵抗R4の抵抗値と同一でもよいし、第4フィードバック抵抗R4の抵抗値よりも高くてもよい。
かかる構成において、制御回路103は、利得可変用スイッチング素子Qxを制御することにより、電圧増幅回路112の増幅率を制御する。すなわち、制御回路103は、電圧増幅回路112の増幅率を制御することにより利得Gを制御する。なお、制御回路103による利得Gの具体的な制御態様については第1実施形態と同様であるため、詳細な説明は省略する。
以上詳述した本実施形態によれば以下の作用効果を奏する。
(2-1)変換回路100は、逆起電力Vbを分圧する分圧回路111と、分圧回路111によって分圧された電圧を増幅することによりフィードバック電圧Vfbを生成する電圧増幅回路112と、を備えている。電圧増幅回路112は増幅率を変更可能に構成されており、制御回路103は、電圧増幅回路112の増幅率を制御することにより変換回路100の利得Gを制御する。
かかる構成によれば、逆起電力Vbは、分圧回路111によって分圧され、電圧増幅回路112によって増幅されることにより、フィードバック電圧Vfbに変換される。この場合、電圧増幅回路112の増幅率を制御することにより、利得Gを制御することができる。
(第3実施形態)
図7に示すように、本実施形態の変換回路100は、利得Gを変更可能にするための構成として、電圧増幅回路102と外部入力ライン71とを接続するフィードバック出力ライン72b上に設けられた抵抗可変回路120を備えている。抵抗可変回路120は、フィードバック出力ライン72bに流れる電流を制限している。
なお、既に説明したとおり、外部入力ライン71上に設けられた第6フィードバック抵抗R6は、外部入力ライン71に流れる電流を制限するものである。本実施形態では、第6フィードバック抵抗R6が「外部フィードバック抵抗」に対応する。
抵抗可変回路120は、抵抗値を変更可能に構成されている。抵抗可変回路120は、例えばフィードバック出力ライン72b上に設けられた第7フィードバック抵抗R7と、利得可変用スイッチング素子Qx及び利得可変用抵抗Rxと、を備えている。利得可変用スイッチング素子Qx及び利得可変用抵抗Rxは互いに直列に接続されており、その直列接続体は第7フィードバック抵抗R7に対して並列に接続されている。本実施形態では、第7フィードバック抵抗R7が「利得抵抗」に対応する。
かかる構成によれば、利得可変用スイッチング素子Qxの状態に応じて利得Gが変更される。詳細には、利得Gは、第6フィードバック抵抗R6の抵抗値と、抵抗可変回路120の抵抗値との比率に依存する。そして、抵抗可変回路120の抵抗値は、利得可変用スイッチング素子QxのON/OFFに応じて変更される。このため、利得可変用スイッチング素子Qxを制御することにより、抵抗可変回路120の抵抗値を制御でき、それを通じて利得Gを制御することができる。
なお、利得可変用抵抗Rxの抵抗値は、第1利得G1が所望の値となるように設定されているとよい。例えば、利得可変用抵抗Rxの抵抗値は、第7フィードバック抵抗R7の抵抗値よりも小さくてもよいし、第7フィードバック抵抗R7の抵抗値と同一でもよいし、第7フィードバック抵抗R7の抵抗値よりも高くてもよい。
制御回路103は、抵抗可変回路120を制御することにより利得Gを制御する。詳細には、制御回路103は、利得可変用スイッチング素子Qxを制御することにより抵抗可変回路120の抵抗値を制御し、それを通じて利得Gを制御する。なお、制御回路103による利得Gの具体的な制御態様については第1実施形態と同様であるため、詳細な説明は省略する。
以上詳述した本実施形態によれば以下の作用効果を奏する。
(3-1)変換回路100は、逆起電力Vbを分圧する分圧回路101と、分圧回路101によって分圧された電圧を増幅することによりフィードバック電圧Vfbを生成する電圧増幅回路102と、を備えている。変換回路100は、外部入力端子41と加算回路60とを接続するのに用いられる外部入力ライン71上に設けられた外部入力フィードバック抵抗としての第6フィードバック抵抗R6と、電圧増幅回路102と外部入力ライン71とを接続するフィードバック出力ライン72b上に設けられ、抵抗値を変更可能な抵抗可変回路120と、を備えている。制御部としての制御回路103は、抵抗可変回路120を制御することにより利得Gを制御する。
かかる構成によれば、逆起電力Vbは、分圧回路101によって分圧され、電圧増幅回路102によって増幅されることにより、フィードバック電圧Vfbに変換される。また、外部入力ライン71上に設けられている外部フィードバック抵抗としての第6フィードバック抵抗R6によって外部入力ライン71を流れる電流を制限することができ、フィードバック出力ライン72b上に設けられている抵抗可変回路120によってフィードバック出力ライン72bを流れる電流を制限することができる。
ここで、利得Gが第6フィードバック抵抗R6の抵抗値と抵抗可変回路120の抵抗値との比率に依存することに対応させて、制御回路103は、抵抗可変回路120を制御することにより利得Gを制御する。これにより、電流を制限するための構成を用いて利得Gの制御を行うことができる。
なお、上記各実施形態は以下のように変更してもよい。
○ 制御回路103は、スイッチング素子11がターンオンする場合に利得Gが第2利得G2となり、スイッチング素子11がターンオフする場合に利得Gが第1利得G1となるように変換回路100を制御してもよい。例えば、制御回路103は、外部指令電圧Vpが立ち上がる前に又は立ち上がることに基づいて、利得可変用スイッチング素子Qxを第2利得G2に対応する状態(例えばOFF状態)とする。そして、制御回路103は、外部指令電圧Vpが立ち下がる前に又は立ち下がることに基づいて、利得可変用スイッチング素子Qxを第1利得G1に対応する状態(例えばON状態)とする。
かかる構成によれば、ターンオン時には利得Gが比較的高い第2利得G2となっているため、ドレイン電流Idのサージを抑制できる。一方、ターンオフ時には利得Gが比較的低い第1利得G1となっているため、スイッチング素子11の立ち下がり期間を短くすることができ、電力損失の低減を図ることができる。
なお、本別例においては、スイッチング素子11は、利得Gが第2利得G2である条件下での電流ピーク値Idmよりも大きい定格電流Idrと、利得Gが第1利得G1である条件下での電圧ピーク値Vdsmよりも大きい定格電圧Vdsrと、を有するとよい。
かかる構成によれば、定格電流Idrは、利得Gが第2利得G2である条件下に対応させて設定されている。ドレイン電流Idのサージは、利得Gが第1利得G1である条件下よりも利得Gが第2利得G2である条件下にある場合の方が低くなり易い。このため、第2利得G2の条件下での電流ピーク値Idmは、第1利得G1の条件下での電流ピーク値Idmよりも低くなり易い。したがって、定格電流Idrを比較的低くすることができ、定格電流条件が比較的緩いスイッチング素子11を用いることができる。
詳述すると、仮にターンオン時及びターンオフ時の双方において利得Gが第1利得G1であるとすると、スイッチング素子11としては、第1利得G1である条件下における電流ピーク値Idmよりも高い定格電流Idrと、第1利得G1である条件下における電圧ピーク値Vdsmよりも高い定格電圧Vdsrを有する必要がある。すなわち、スイッチング素子11としては定格電流Idr及び定格電圧Vdsrの双方とも高いものが求められる。このようなスイッチング素子11は使用条件によっては現実的ではなかったり、コストが高くなったりといった不都合が生じ得る。
これに対して、本構成によれば、ターンオン時における利得Gが第2利得G2となっていることによりドレイン電流Idのサージが低減されているため、定格電流Idrを低くすることができる。これにより、定格電流条件を低くすることができるため、上記不都合を抑制できる。
○ 変換回路100は、3つ以上の利得Gに変更可能な構成でもよい。例えば、変換回路100は、利得を第1利得、第2利得、第3利得、第4利得のいずれかに変更可能な構成でもよい。この場合、第1利得<第2利得<第3利得<第4利得でもよい。
かかる構成においては、制御回路103は、例えばスイッチング素子11のターンオン時において利得Gを第1利得に設定し、スイッチング素子11のターンオフ時において利得Gを第4利得に設定してもよいし、その逆でもよい。また、制御回路103は、例えばスイッチング素子11のターンオン時において利得Gを第2利得に設定し、スイッチング素子11のターンオフ時において利得Gを第3利得に設定してもよいし、その逆でもよい。すなわち、変換回路100が3つ以上の利得Gを設定可能な構成においては、制御回路103は、スイッチング素子11のターンオン時とターンオフ時とで利得Gが変化するように制御できれば、いずれの値に設定してもよい。
○ 制御回路103は、外部指令電圧Vpが立ち下がる前に利得Gを第2利得G2に設定してもよい。例えば、制御回路103は、スイッチング素子11のターンオンが完了した後、例えばドレイン電流Idが飽和電流Idsとなった後に、利得Gを第2利得G2に設定してもよい。これにより、外部指令電圧Vpが立ち下がる前に利得Gが第2利得G2となる。
○ 第1実施形態において、利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第1フィードバック抵抗R1に対して並列に接続されていてもよい。この場合であっても、利得可変用スイッチング素子QxのON/OFFに応じて分圧比が変更される。
○ 第2実施形態において、利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第5フィードバック抵抗R5に対して並列接続されてもよい。この場合であっても、利得可変用スイッチング素子QxのON/OFFに応じて電圧増幅回路102の増幅率が変更される。
○ 第3実施形態において、抵抗可変回路120は、フィードバックライン72上ではなく、外部入力ライン71上に設けられていてもよい。すなわち、利得可変用スイッチング素子Qx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第6フィードバック抵抗R6に対して並列に接続されてもよい。
○ 第1実施形態において、分圧比を変更する回路は利得可変用スイッチング素子Qx及び利得可変用抵抗Rxに限られない。
例えば、図8に示すように、分圧回路131は、フィードバック入力ライン72aにおけるフィードバック入力端子44と第1フィードバック抵抗R1との接続部分と両フィードバック抵抗R1,R2の接続線とを接続する利得可変用ライン132を備えていてもよい。そして、分圧回路131は、利得可変用ライン132上に設けられた利得可変用ダイオードDx及び利得可変用抵抗Rxを備えてもよい。利得可変用ダイオードDx及び利得可変用抵抗Rxは互いに直列に接続されている。すなわち、利得可変用ダイオードDx及び利得可変用抵抗Rxの直列接続体は、第1フィードバック抵抗R1に対して並列に接続されている。
利得可変用ダイオードDxの向きは、例えばアノードがフィードバック入力端子44側となり且つカソードがフィードバックオペアンプ102a側となっている。
ただし、これに限られず、利得可変用ダイオードDxの向きは逆でもよい。利得可変用ダイオードDxの向きを調整することにより、利得可変用抵抗Rxに電流が流れる場合をターンオン時にするかターンオフ時にするかを調整できる。したがって、利得可変用ダイオードDxの向きを設定することにより、ターンオン時の方をターンオフ時よりも利得Gを高くしたり、ターンオフ時の方をターンオン時よりも利得Gを高くしたりすることができる。
かかる構成によれば、利得可変用ライン132上に利得可変用ダイオードDxが設けられているため、逆起電力Vbの極性(電圧の正負)に応じて、利得可変用ライン132に電流が流れたり、流れなかったりする。このため、逆起電力Vbの極性に応じて分圧比が変更される。また、ターンオン時とターンオフ時とで逆起電力Vbの極性が異なる。したがって、ターンオン時とターンオフ時とで分圧比が異なることとなるため、ターンオン時とターンオフ時とで利得Gを変化させることができる。すなわち、本別例の変換回路100は、第1利得G1と第2利得G2とを設定可能な構成となっている。また、本別例によれば、利得可変用スイッチング素子Qxを制御する制御回路103が不要となる。これにより、構成の簡素化を図ることができる。
なお、利得Gの具体的な態様については既に説明したとおりである。すなわち、利得可変用ダイオードDx及び利得可変用抵抗Rxの直列接続体を有する変換回路100の利得Gは、スイッチング素子11がターンオンする場合に第1利得G1となり、スイッチング素子11がターンオフする場合に第2利得G2となるものであってもよい。また、変換回路100の利得Gは、スイッチング素子11がターンオンする場合に第2利得G2となり、スイッチング素子11がターンオフする場合に第1利得G1となるものであってもよい。ターンオン時とターンオフ時とにおける利得Gの大小関係は、上述したとおり利得可変用ダイオードDxの向きや、並列接続される対象(第1フィードバック抵抗R1又は第2フィードバック抵抗R2)を変更することにより調整できる。
○ 利得可変用ダイオードDx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第2フィードバック抵抗R2に対して並列に接続される構成でもよい。すなわち、第1実施形態において、利得可変用スイッチング素子Qxを利得可変用ダイオードDxに置き換えてもよい。
○ 利得可変用ダイオードDx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第4フィードバック抵抗R4に対して並列に接続されてもよい。すなわち、図6に示す第2実施形態において、利得可変用スイッチング素子Qxを利得可変用ダイオードDxに置き換えてもよい。また、上記直列接続体は、第5フィードバック抵抗R5に対して並列に接続されてもよい。
○ 利得可変用ダイオードDx及び利得可変用抵抗Rxの直列接続体は、利得抵抗としての第7フィードバック抵抗R7に対して並列に接続されてもよい。すなわち、図7に示す第3実施形態において、利得可変用スイッチング素子Qxを利得可変用ダイオードDxに置き換えてもよい。また、上記直列接続体は、第6フィードバック抵抗R6に対して並列に接続されてもよい。
すなわち、各実施形態及び上記各別例を鑑みれば、利得可変用スイッチング素子Qx又は利得可変用ダイオードDxと、利得可変用抵抗Rxとを含む直列接続体は、利得Gに関与する利得抵抗としてのフィードバック抵抗R1,R2,R4~R7の少なくとも1つに対して並列に接続されていればよい。
○ 電圧増幅回路102は反転増幅回路でもよい。この場合、反転増幅回路から出力される電圧を反転させるインバータを有しているとよい。
○ 第1利得G1及び第2利得G2の具体的な数値は任意である。
○ スイッチング素子11は、MOSFETに限られず任意であり、例えばIGBTでもよい。この場合、スイッチング素子11のゲート端子が「制御端子」に対応し、スイッチング素子11のコレクタ-エミッタ間を流れるコレクタ電流が「印加電流」に対応し、エミッタ端子が「印加端子」に対応する。
○ 信号ソース端子23bは、複数のソース端子23の1つであったが、これに限られない。例えば、スイッチング素子11は、ドレイン電流Idが流れるメインソース端子23aと、メインソース端子23aとは別に設けられたゲートドライブ用端子とを有する構成においては、ゲートドライブ用端子を信号ソース端子23bとして用いるとよい。ゲートドライブ用端子は、ケルビン端子、ケルビンソース端子ともいわれるものであり、ドレイン電流Idが流れないソース端子である。ゲートドライブ用端子は、例えばメインソース端子23aと比較して寄生インダクタンスLsが小さいものであってもよい。
○ インダクタンス成分L1は、例えば、寄生インダクタンスLsと他のインダクタンス成分を含んでいてもよい。例えば、スイッチング素子11と蓄電装置203とを接続する配線上に、他のインダクタンス成分としてのフィードバック用のコイルを別途設けてもよい。
○ インダクタンス成分L1は寄生インダクタンスLsを含んでいなくてもよい。
○ 電流増幅回路80を省略してもよい。
○ フィルタ回路50を省略してもよい。
○ 分圧回路101、又は、第6フィードバック抵抗R6及び第7フィードバック抵抗R7を省略してもよい。すなわち、利得抵抗は、フィードバック抵抗R1,R2,R4~R7の一部でもよい。
○ スイッチング素子11とドライバ回路12とを接続する配線は、回路基板13に形成された配線パターン30に限られず、任意であり、例えばケーブルやバスバーなどでもよい。
○ 各スイッチング素子11u1~11w2はインバータを構成していたが、これに限られず、任意であり、例えば蓄電装置203の直流電力を異なる電圧の直流電力に変換するDC/DCコンバータを構成してもよい。すなわち、電力変換装置10は、インバータに限られず、DC/DCコンバータ、AC/ACコンバータ、AC/DCインバータ等任意である。換言すれば、電力変換装置10は、直流電力又は交流電力を直流電力又は交流電力に変換するものでもよい。
○ 負荷は電動モータ201に限られず任意である。
○ 電力変換装置10は、車両200以外に搭載されてもよい。すなわち、電力変換装置10は、車両200に設けられた負荷以外の負荷を駆動させるものでもよい。
○ 各実施形態及び各別例を適宜組み合わせてもよい。例えば、変換回路100は、分圧比を変更可能な分圧回路101と、増幅率を変更可能な電圧増幅回路102と、抵抗可変回路120とのうち少なくとも1つを有していてもよい。
次に、上記実施形態及び別例から把握できる好適な一例について以下に記載する。
(イ)スイッチング素子と、ドライバ回路と、を備えた電力変換装置であって、スイッチング素子は、利得が第1利得である条件下でのスイッチング素子のターンオンによって生じるサージに起因する印加電流の最大値よりも大きい定格電流と、利得が第2利得である条件下でのスイッチング素子のターンオフによって生じるサージに起因する前記スイッチング素子の印加電圧の最大値よりも大きい定格電圧と、を有するものであるとよい。
(ロ)スイッチング素子と、ドライバ回路と、を備えた電力変換装置であって、スイッチング素子は、利得が第2利得である条件下でのスイッチング素子のターンオンによって生じるサージに起因する印加電流の最大値よりも大きい定格電流と、利得が第1利得である条件下でのスイッチング素子のターンオフによって生じるサージに起因する前記スイッチング素子の印加電圧の最大値よりも大きい定格電圧と、を有するものであるとよい。
(ハ)制御端子及び印加電流が流れる印加端子を有するスイッチング素子を駆動させるものであって、外部指令電圧が入力される外部入力端子と、前記印加電流の変化により前記スイッチング素子内の寄生インダクタンスを含むインダクタンス成分によって生じる逆起電力が入力されるフィードバック入力端子と、前記逆起電力をフィードバック電圧に変換するものであって、前記逆起電力に対する前記フィードバック電圧の比率である利得を変更可能な変換回路と、前記外部指令電圧と前記フィードバック電圧とが入力されるものであって、前記外部指令電圧及び前記フィードバック電圧を加算し、その加算された加算電圧を前記制御端子に向けて出力する加算回路と、前記スイッチング素子がターンオンする場合と前記スイッチング素子がターンオフする場合とで、前記利得が変化するように前記変換回路を制御する制御部と、を備えていることを特徴とするドライバ回路。