JP7249303B2 - 演算装置及び演算方法 - Google Patents
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Description
前記シミュレーション対象回路の動作及び接続情報を記述したモデル情報と、
前記シミュレーション対象回路に含まれる前記部品のシンボル情報と、を含み、前記演算装置が、前記部品形状情報と、前記モデル情報と、前記シンボル情報とを関連づけて、前記半導体装置のシミュレーションの実行に用いられる、シミュレーション用データが提供される。
Claims (14)
- シミュレーション対象回路に含まれる部品の形状を記述した部品形状情報と、前記シミュレーション対象回路の動作及び接続情報を記述したモデル情報と、前記シミュレーション対象回路に含まれる前記部品のシンボル情報と、を含む統合ファイルを入力する入力部と、
前記部品形状情報と、前記モデル情報と、前記シンボル情報とを関連づけて、前記シミュレーション対象回路のシミュレーションを実行する実行部と、を備える、演算装置。 - 前記部品形状情報は、前記部品の外形形状を規定する情報を含む、請求項1に記載の演算装置。
- 前記部品形状情報は、前記部品の角部の位置情報を含む、請求項2に記載の演算装置。
- 前記部品形状情報は、前記部品の端子の位置情報を含む、請求項1乃至3のいずれか一項に記載の演算装置。
- 前記モデル情報は、前記シミュレーション対象回路に含まれる前記部品の接続情報と、前記部品の動作情報とを含む、請求項1乃至4のいずれか一項に記載の演算装置。
- 前記モデル情報は、前記部品の端子に関する情報を含んでおり、
前記部品の端子に関する情報は、前記部品形状情報に含まれる前記部品の端子との対応関係を示す情報を含む、請求項1乃至5のいずれか一項に記載の演算装置。 - 前記部品の端子に関する情報は、前記部品の端子の接続情報を含む、請求項6に記載の演算装置。
- 前記モデル情報は、前記シミュレーション対象回路の動作を記述したファイルのファイル名と、前記ファイルを参照するための情報とを含む、請求項1乃至7のいずれか一項に記載の演算装置。
- 前記シンボル情報は、前記部品の種類ごとに異なっており、前記部品の端子の位置情報を含む、請求項1乃至8のいずれか一項に記載の演算装置。
- 前記シンボル情報は、前記部品形状情報に含まれる前記部品の端子の位置情報に対応づけて記述される、前記部品の端子の位置情報を含む、請求項9に記載の演算装置。
- 前記部品形状情報、前記モデル情報及び前記シンボル情報は、前記シミュレーション対象回路のシミュレーションを実行する演算装置によって解釈されて実行される書式で記述される、請求項1乃至10のいずれか一項に記載の演算装置。
- シミュレーション対象回路に含まれる部品の形状を記述した部品形状情報と、前記シミュレーション対象回路の動作を記述したモデル情報と、前記シミュレーション対象回路に含まれる前記部品のシンボル情報と、を含む統合ファイルに記述されるシミュレーション用データを入力し、
前記統合ファイルに含まれる前記部品形状情報と、前記モデル情報と、前記シンボル情報とを関連づけて、前記シミュレーション対象回路のシミュレーションを実行する、演算方法。 - 前記モデル情報及び前記シンボル情報に基づいて前記シミュレーション対象回路を生成し、
前記生成されたシミュレーション対象回路の検証を行い、
検証済みの前記シミュレーション対象回路、前記部品形状情報、及び前記モデル情報に基づいて部品のレイアウト配置を行い、
前記部品のレイアウト配置の検証を行う、請求項12に記載の演算方法。 - 前記部品のレイアウト配置の検証では、前記部品形状情報と、前記モデル情報に含まれる前記部品の接続情報とに基づいて前記部品の配置場所を検証する、請求項13に記載の演算方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020051733A JP7249303B2 (ja) | 2020-03-23 | 2020-03-23 | 演算装置及び演算方法 |
CN202010883899.1A CN113435145A (zh) | 2020-03-23 | 2020-08-28 | 记录介质、运算方法以及运算装置 |
US17/017,814 US11615226B2 (en) | 2020-03-23 | 2020-09-11 | Recording medium, computing method, and computing device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2020051733A JP7249303B2 (ja) | 2020-03-23 | 2020-03-23 | 演算装置及び演算方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021149861A JP2021149861A (ja) | 2021-09-27 |
JP7249303B2 true JP7249303B2 (ja) | 2023-03-30 |
Family
ID=77746733
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020051733A Active JP7249303B2 (ja) | 2020-03-23 | 2020-03-23 | 演算装置及び演算方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US11615226B2 (ja) |
JP (1) | JP7249303B2 (ja) |
CN (1) | CN113435145A (ja) |
Family Cites Families (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07262241A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | プリント板実装設計システム及び方法 |
US5592392A (en) * | 1994-11-22 | 1997-01-07 | Mentor Graphics Corporation | Integrated circuit design apparatus with extensible circuit elements |
JPH09245076A (ja) * | 1996-03-12 | 1997-09-19 | Mitsubishi Electric Corp | 配線板設計装置 |
JPH10326300A (ja) * | 1997-05-27 | 1998-12-08 | Mitsubishi Electric Corp | 配線板設計装置 |
JPH11353339A (ja) | 1998-06-05 | 1999-12-24 | Matsushita Electric Ind Co Ltd | 基板設計装置 |
JP3178458B2 (ja) | 1999-03-31 | 2001-06-18 | 日本電気株式会社 | 回路シミュレーション装置および方法 |
JP4035354B2 (ja) * | 2001-07-11 | 2008-01-23 | 富士通株式会社 | 電子回路設計方法及び装置、コンピュータプログラム及び記憶媒体 |
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US7640143B2 (en) * | 2004-11-03 | 2009-12-29 | International Business Machines Corporation | Circuit statistical modeling for partially correlated model parameters |
JP4674164B2 (ja) * | 2006-01-11 | 2011-04-20 | 富士通セミコンダクター株式会社 | レイアウト方法、cad装置、プログラム及び記憶媒体 |
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JP4862899B2 (ja) | 2009-01-15 | 2012-01-25 | 日本電気株式会社 | デバイスシミュレーションモデル生成装置およびデバイスシミュレーションモデル生成方法 |
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TW201337612A (zh) * | 2012-03-08 | 2013-09-16 | Hon Hai Prec Ind Co Ltd | 電路板電氣規則設置系統及方法 |
JP6569323B2 (ja) | 2015-06-22 | 2019-09-04 | 株式会社デンソー | 電子機器の熱解析方法、及び熱解析装置 |
US20170161425A1 (en) * | 2015-12-03 | 2017-06-08 | International Business Machines Corporation | Compact modeling analysis of circuit layout shape sections |
JP6663801B2 (ja) * | 2016-06-15 | 2020-03-13 | 株式会社日立製作所 | 半導体lsi設計装置および設計方法 |
EP4068142A1 (en) * | 2016-12-23 | 2022-10-05 | Google LLC | Integrated circuit design system and method |
-
2020
- 2020-03-23 JP JP2020051733A patent/JP7249303B2/ja active Active
- 2020-08-28 CN CN202010883899.1A patent/CN113435145A/zh active Pending
- 2020-09-11 US US17/017,814 patent/US11615226B2/en active Active
Also Published As
Publication number | Publication date |
---|---|
US11615226B2 (en) | 2023-03-28 |
US20210294956A1 (en) | 2021-09-23 |
CN113435145A (zh) | 2021-09-24 |
JP2021149861A (ja) | 2021-09-27 |
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