JP4056613B2 - 集積回路設計方法及び集積回路設計支援装置 - Google Patents

Description

【０００１】
【発明の属する技術の分野】
本発明は、マスクパターン設計に必要な回路素子を設計する方法およびマスクパターン設計に必要な回路素子を設計する際に用いられる装置に係り、特に、回路設計段階における作業の効率化を図り、もって多様な設計ルールに対応したマスクパターンを生成するのに好適な集積回路設計方法および集積回路設計支援装置に関する。
【０００２】
【従来の技術】
従来、集積回路の設計においては、所望のシステム仕様に基づき、機能設計、論理設計、回路設計、レイアウト設計を経て、実際のＬＳＩ製造に用いるマスクパターンを設計する。素子数で数十万以上にも及ぶ大規模集積回路は、その複雑さからマニュアル設計は実質上不可能で、これらの設計には通常、ＣＡＤ（設計支援装置）が用いられる。
【０００３】
ところで、近年では、コストダウンと回路動作の高速化とを図るために、より微細化した設計ルールに対応したマスクパターンによりＬＳＩを製造するという動向がある。この場合、既存の設計ルールを変更せずに、より微細化した新たな設計ルールに対応したマスクパターンを生成する方法には、例えば、光学的手段等によって、既存の設計ルールに対応したマスクパターンを、新たな設計ルールに対応したマスクパターンとなるようにシュリンク（縮小化）するというものがある。
【０００４】
【発明が解決しようとする課題】
しかしながら、回路設計段階において、既存の設計ルールに対応したマスクパターンデータに必要な回路素子データには、回路素子の寸法やパラメータ等の回路変数がシュリンク前の値で登録されているため、シュリンク後の回路変数が必要なときは、回路設計者がシュリンク前の回路変数から一々計算して求めなければならなかった。
【０００５】
例えば、回路設計段階においては、シュリンク後の回路の正当性を評価するために、シュリンク後の回路変数に基づいて回路シミュレーションを行いながら回路素子を設計する。そのため、回路設計者は、回路シミュレーションを行うごとに、また、設計後に回路変数を変更する場合にも、シュリンク後の回路変数を一々計算しなければならず、手間や労力がかかった。
【０００６】
そこで、本発明は、このような従来の問題を解決することを課題としており、回路設計段階における作業の効率化を図り、もって多様な設計ルールに対応したマスクパターンを生成するのに好適な集積回路設計方法および集積回路設計支援装置を提供することを目的としている。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、発明１の集積回路設計方法は、集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する方法であって、前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、前記処理手段の処理に必要な情報を入力する入力手段と、を備えた情報処理装置を用いて、所定の設計ルールにおける前記回路素子の回路変数を前記入力手段から入力する入力ステップと、前記入力した回路変数に基づいて前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数を算出する算出ステップと、前記算出したシュリンク後回路変数を前記表示手段に表示する表示ステップと、を含む処理を、前記処理手段に実行させる。
【０００８】
このような方法であれば、回路設計段階で回路素子を設計する場合において、回路設計者が所定の設計ルールにおける回路素子の所望の回路変数（シュリンク前の回路変数）を入力手段に入力したときは、処理手段により、入力ステップで、入力手段から回路変数が入力され、算出ステップで、入力された回路変数に基づいて、所定の設計ルールにおける回路素子のマスクパターンをシュリンクして得られる回路素子のシュリンク後回路変数が算出され、表示ステップで、算出されたシュリンク後回路変数が表示手段に表示される。
【０００９】
なお、算出ステップにおいて、シュリンク後回路変数は、例えば、回路設計者が入力したシュリンク率に基づいて、またはあらかじめ設定されたシュリンク率に基づいて算出される。
【００１０】
また、シュリンク前の回路変数と、シュリンク後回路変数と、を単に表示手段に表示するだけでなく、入力したシュリンク前の回路変数に基づいて、設計中の回路素子を変更してもよい。
【００１１】
具体的には、例えば、回路設計者が、ディスプレイに表示された回路素子の一つをマウス等で選択して、その回路素子について所望する寸法（シュリンク前の寸法）をキーボード等から入力すると、その回路素子のマスクパターンを所定のシュリンク率でシュリンクして得られるシュリンク後の寸法が算出され、そのシュリンク後の寸法がシュリンク前の寸法とともにディスプレイに表示される。また、算出されたシュリンク後の寸法に基づいて、シュリンク後のパラメータ等も算出され、そのシュリンク後のパラメータがシュリンク前のパラメータとともにディスプレイに表示される。
【００１２】
したがって、回路設計者は、シュリンク前の回路変数を変更しつつシュリンク後の回路変数を調整しながら、回路素子の設計を行うことができ、場合によっては、シュリンク後の回路変数を用いて回路シミュレーションを行うことができる。また、レイアウト段階に移行したときは、レイアウタは、回路設計者が設計したシュリンク前の回路変数に基づいて、そのままレイアウト設計を行えばよく、シュリンク後の回路変数をまったく意識する必要がない。
【００１３】
発明１において、「回路変数」とは、回路素子の特性に関する値をいい、これには、例えば、回路素子の寸法、回路素子のパラメータが挙げられる。ここで、「回路素子の寸法」とは、回路素子が抵抗であれば、例えば抵抗を形成するポリシリコンの幅および長さをいい、回路素子がコンデンサであれば、例えば電極の寸法をいい、回路素子がＭＯＳトランジスタであれば、例えばゲート長およびゲート幅をいう。また、「回路素子のパラメータ」とは、回路素子が抵抗であれば抵抗値をいい、回路素子がコンデンサであればキャパシタンスをいう。
【００１４】
また、発明２の集積回路設計方法は、集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する方法であって、前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、前記処理手段の処理に必要な情報を入力する入力手段と、を備えた情報処理装置を用いて、所定の設計ルールにおける前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数を前記入力手段から入力する入力ステップと、前記入力したシュリンク後回路変数に基づいて前記所定の設計ルールにおける前記回路素子の回路変数を算出する算出ステップと、前記算出した回路変数を前記表示手段に表示する表示ステップと、を含む処理を、前記処理手段に実行させる。
【００１５】
このような方法であれば、回路設計段階で回路素子を設計する場合において、回路設計者が所望のシュリンク後回路変数を入力手段に入力したときは、処理手段により、入力ステップで、入力手段からシュリンク後回路変数が入力され、算出ステップで、入力されたシュリンク後回路変数に基づいて、所定の設計ルールにおける回路素子の回路変数（シュリンク前の回路変数）が算出され、表示ステップで、算出された回路変数が表示手段に表示される。
【００１６】
なお、算出ステップにおいて、シュリンク前の回路変数は、例えば、回路設計者が入力したシュリンク率に基づいて、またはあらかじめ設定されたシュリンク率に基づいて算出される。
【００１７】
また、シュリンク前の回路変数と、シュリンク後回路変数と、を単に表示手段に表示するだけでなく、算出したシュリンク前の回路変数に基づいて、設計中の回路素子を変更してもよい。
【００１８】
具体的には、例えば、回路設計者が、ディスプレイに表示された回路素子の一つをマウス等で選択して、その回路素子ついて所望するシュリンク後の寸法をキーボード等から入力すると、その回路素子のシュリンク前の寸法が算出され、そのシュリンク前の寸法がシュリンク後の寸法とともにディスプレイに表示される。また、算出されたシュリンク前の寸法に基づいて、シュリンク前のパラメータ等も算出され、そのシュリンク前のパラメータがシュリンク後のパラメータとともにディスプレイに表示される。
【００１９】
したがって、回路設計者は、シュリンク後の回路変数を変更しつつシュリンク前の回路変数を調整しながら、回路素子の設計を行うことができ、場合によっては、シュリンク後の回路変数を用いて回路シミュレーションを行うことができる。また、レイアウト段階に移行したときは、レイアウタは、回路設計者が設計したシュリンク前の回路変数に基づいて、そのままレイアウト設計を行えばよく、シュリンク後の回路変数をまったく意識する必要がない。
【００２０】
発明２において、「回路変数」とは、発明１のものと同義である。
さらに、発明３の集積回路設計方法は、発明１の集積回路設計方法において、前記回路変数は、前記回路素子の寸法と、前記回路素子のパラメータと、を含み、前記算出ステップは、前記回路変数として入力した前記回路素子の寸法に基づいて、前記シュリンク後回路変数としてのシュリンク後寸法を算出するとともに、前記シュリンク後回路変数としてのシュリンク後パラメータを算出する。
【００２１】
このような方法であれば、回路設計者が所定の設計ルールにおける回路素子の所望の回路変数を入力手段に入力したときは、処理手段により、算出ステップで、回路変数として入力された回路素子の寸法に基づいて、シュリンク後回路変数としてのシュリンク後寸法が算出されるとともに、シュリンク後回路変数としてのシュリンク後パラメータが算出される。
【００２２】
一方、発明４の集積回路設計支援装置は、集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する際に用いられる集積回路設計支援装置であって、前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、を備え、前記処理手段は、所定の設計ルールにおける前記回路素子の回路変数と、前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数と、をともに前記表示手段に表示するようになっている。
【００２３】
このような構成であれば、回路設計段階で回路素子を設計する場合においては、処理手段により、所定の設計ルールにおける回路素子のマスクパターンをシュリンクして得られる回路素子のシュリンク後回路変数が算出され、所定の設計ルールにおける回路素子の回路変数（シュリンク前の回路変数）と、シュリンク後回路変数と、がともに表示手段に表示される。
【００２４】
なお、ここで、シュリンク後回路変数は、例えば、回路設計者が入力したシュリンク率に基づいて、またはあらかじめ設定されたシュリンク率に基づいて算出される。
【００２５】
具体的には、例えば、回路設計者が、ディスプレイに表示された回路素子の一つをマウス等で選択すると、その回路素子のシュリンク後の寸法が算出され、そのシュリンク後の寸法がシュリンク前の寸法とともにディスプレイに表示される。また、算出されたシュリンク後の寸法に基づいて、シュリンク後のパラメータ等も算出され、そのシュリンク後のパラメータがシュリンク前のパラメータとともにディスプレイに表示される。
【００２６】
したがって、回路設計者は、シュリンク前の回路変数と、シュリンク後の回路変数と、の両方を見ながら、回路素子の設計を行うことができ、場合によっては、シュリンク後の回路変数を用いて回路シミュレーションを行うことができる。また、レイアウト段階に移行したときは、レイアウタは、回路設計者が設計したシュリンク前の回路変数に基づいて、そのままレイアウト設計を行えばよく、シュリンク後の回路変数をまったく意識する必要がない。
【００２７】
発明４において、「回路変数」とは、発明１のものと同義である。
また、発明５の集積回路設計支援装置は、発明４の集積回路設計支援装置において、前記処理手段の処理に必要な情報を入力する入力手段を備え、前記処理手段は、前記回路変数を前記入力手段から入力する第１の入力手段と、前記第１の入力手段からの前記回路変数に基づいて前記シュリンク後回路変数を算出する第１の算出手段と、を有する。
【００２８】
このような構成であれば、回路設計者が所定の設計ルールにおける回路素子の所望の回路変数を入力手段に入力したときは、処理手段では、第１の入力手段により、入力手段から回路変数が入力され、第１の算出手段により、入力された回路変数に基づいて、シュリンク後回路変数が算出される。
【００２９】
なお、シュリンク前の回路変数と、シュリンク後回路変数と、を単に表示手段に表示するだけでなく、入力したシュリンク前の回路変数に基づいて、設計中の回路素子を変更するようにしてもよい。
【００３０】
具体的には、例えば、回路設計者が、ディスプレイに表示された回路素子の一つをマウス等で選択して、その回路素子について所望する寸法（シュリンク前の寸法）をキーボード等から入力すると、その回路素子のシュリンク後の寸法が算出され、そのシュリンク後の寸法がシュリンク前の寸法とともにディスプレイに表示される。
【００３１】
したがって、回路設計者は、シュリンク前の回路変数を変更しつつシュリンク後の回路変数を調整しながら、回路素子の設計を行うことができる。
さらに、発明６の集積回路設計支援装置は、発明４の集積回路設計支援装置において、前記処理手段の処理に必要な情報を入力する入力手段を備え、前記処理手段は、前記シュリンク後回路変数を前記入力手段から入力する第２の入力手段と、前記第２の入力手段からの前記シュリンク後回路変数に基づいて前記回路変数を算出する第２の算出手段と、を有する。
【００３２】
このような構成であれば、回路設計者が所望のシュリンク後回路変数を入力手段に入力したときは、処理手段では、第２の入力手段により、入力手段からシュリンク後回路変数が入力され、第２の算出手段により、入力されたシュリンク後回路変数に基づいて、所定の設計ルールにおける回路素子の回路変数が算出される。
【００３３】
なお、シュリンク前の回路変数と、シュリンク後の回路変数と、を単に表示手段に表示するだけでなく、算出したシュリンク前の回路変数に基づいて、設計中の回路素子を変更するようにしてもよい。
【００３４】
具体的には、例えば、回路設計者が、ディスプレイに表示された回路素子の一つをマウス等で選択して、その回路素子ついて所望するシュリンク後の寸法をキーボード等から入力すると、その回路素子のシュリンク前の寸法が算出され、そのシュリンク前の寸法がシュリンク後の寸法とともにディスプレイに表示される。
【００３５】
したがって、回路設計者は、シュリンク後の回路変数を変更しつつシュリンク前の回路変数を調整しながら、回路素子の設計を行うことができる。
さらに、発明７の集積回路設計支援装置は、発明５の集積回路設計支援装置において、前記回路変数は、前記回路素子の寸法と、前記回路素子のパラメータと、を含み、前記第１の算出手段は、前記回路変数として入力した前記回路素子の寸法に基づいて、前記シュリンク後回路変数としてのシュリンク後寸法を算出するとともに、前記シュリンク後回路変数としてのシュリンク後パラメータを算出するようになっている。
【００３６】
このような構成であれば、回路設計者が所定の設計ルールにおける回路素子の所望の回路変数を入力手段に入力したときは、処理手段では、第１の算出手段により、回路変数として入力された回路素子の寸法に基づいて、シュリンク後回路変数としてのシュリンク後寸法が算出されるとともに、シュリンク後回路変数としてのシュリンク後パラメータが算出される。
【００３７】
さらに、発明８の集積回路設計支援装置は、発明４、５、６、または７の集積回路設計支援装置において、前記処理手段の処理結果を記憶する記憶手段を備え、前記処理手段は、前記回路変数と、前記シュリンク後回路変数と、を関連付けて前記記憶手段に記憶するようになっている。
【００３８】
このような構成であれば、処理手段により、所定の設計ルールにおける回路素子の回路変数と、シュリンク後回路変数と、が関連付けられて記憶手段に記憶される。
【００３９】
したがって、レイアウト段階に移行したときでも、設計者は、シュリンク後回路変数を参照して、回路素子を変更することができる。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。図１は、本発明に係る集積回路設計方法および集積回路設計支援装置の実施の形態を示すブロック図である。
【００４１】
図１において、コンピュータ１００は、制御プログラムに基づいて演算およびシステム全体を制御するＣＰＵ２１０と、所定領域にあらかじめＣＰＵ２１０の制御プログラム等を格納しているＲＯＭ２２０と、ＲＯＭ２２０等から読み出したデータやＣＰＵ２１０の演算過程で必要な演算結果を格納するためのＲＡＭ２３０と、ＲＡＭ２３０の特定領域に格納されているデータを画像信号に変換して出力するＣＲＴＣ２４０と、外部装置とのデータの入出力を媒介するＩ／Ｆ２５０と、を有しており、これらは、データを転送するための信号線であるバス２５５で相互にかつデータ授受可能に接続されている。
【００４２】
Ｉ／Ｆ２５０には、外部装置として、ファイル等を格納する記憶装置２６０と、ヒューマンインターフェースとしてデータの入力が可能なキーボード２７０と、ポインティングデバイスであるマウス２８０と、が接続されている。
【００４３】
ＲＡＭ２３０は、特定領域として、表示装置２９０に表示するための表示用データを格納するＶＲＡＭ２３５を有しており、ＶＲＡＭ２３５は、ＣＰＵ２１０とＣＲＴＣ２４０とで独立にアクセスが可能となっている。
【００４４】
ＣＲＴＣ２４０には、出力した画像信号を画面に表示する表示装置２９０が接続されており、ＣＲＴＣ２４０は、ＶＲＡＭ２３５に格納されている表示用データを先頭アドレスから所定周期で順次読み出し、読み出した表示用データを画像信号に変換して表示装置２９０に出力するようになっている。
【００４５】
ＣＰＵ２１０は、マイクロプロセッシングユニットＭＰＵ等からなり、回路素子を設計しているときは、ＲＯＭ２２０の所定領域に格納されている所定のプログラムを起動させ、図２のフローチャートに示す処理を実行するようになっている。なお、回路素子は、所定の設計ルールに基づいた所定間隔のグリッド上で設計される。
【００４６】
ここで、ＣＰＵ２１０において、回路素子を設計しているときに実行される処理は、次のように構成されている。
まず、ステップＳ１００では、マウス２８０からの入力により回路素子が選択されたか否かを判定するようになっている。ここで、選択するタイミングは、すでにグリッド上に配置されている回路素子をマウス２８０でクリックしたときであってもよいし、グリッド上に新たに回路素子を配置しようとして命令したときであってもよい。なお、この選択により、回路素子の種類、例えば、ＭＯＳトランジスタであるとか、抵抗であるとか、コンデンサであるとか、を特定するようになっている。
【００４７】
ステップＳ１００の判定の結果、回路素子が選択されていると判定されたとき(Yes) は、ステップＳ１０２に移行して、キーボード２７０からの入力により、選択された回路素子の回路変数（以下、イベントパラメータという。）が変更されたか否かを判定するようになっている。ここで、イベントパラメータを変更するには、すでにグリッド上に配置されている回路素子のイベントパラメータを変更する場合でもよいし、新たにグリッド上に配置しようとする回路素子のイベントパラメータを入力する場合でもよい。なお、イベントパラメータは、回路素子の種類ごとに決定されており、これには、上記所定の設計ルールにおける回路素子のシュリンク前のイベントパラメータと、上記所定の設計ルールにおける回路素子のマスクパターンを所定のシュリンク率でシュリンクして得られる回路素子のシュリンク後のイベントパラメータと、が含まれる。
【００４８】
ステップＳ１０２の判定の結果、イベントパラメータが変更されたと判定されたとき(Yes) は、ステップＳ１０４に移行して、回路素子の種類別に、変更されたイベントパラメータに基づいて、他のパラメータを算出するパラメータ算出処理を実行するようになっている。例えば、シュリンク前のイベントパラメータが変更されたときは、そのイベントパラメータに基づいて、シュリンク後のパラメータを算出するようになっている。
【００４９】
次いで、ステップＳ１０６に移行して、シュリンク前に係るパラメータとシュリンク後に係るパラメータとを関連付けて記憶装置２６０に格納し、ステップＳ１０８に移行して、シュリンク前に係るパラメータとシュリンク後に係るパラメータとをともに表示装置２９０に表示し、一連の処理を終了するようになっている。
【００５０】
一方、ステップＳ１００の判定の結果、回路素子が選択されていないと判定されたとき（No) 、またはステップＳ１０２の判定の結果、イベントパラメータが変更されていないと判定されたとき（No) は、いずれも一連の処理を終了するようになっている。
【００５１】
次に、回路素子としてＭＯＳＦＥＴが選択されたときに実行されるステップＳ１０４のパラメータ算出処理について説明する。図３は、ＭＯＳＦＥＴのパラメータ算出処理を示すフローチャートである。なお、ＭＯＳＦＥＴのイベントパラメータは、シュリンク前のゲート幅Ｗ（ｌ）と、シュリンク前のゲート長Ｌ（ｌ）と、シュリンク後のゲート幅Ｗ（ｄ）と、シュリンク後のゲート長Ｌ（ｄ）と、を含んでいる。
【００５２】
まず、ステップＳ１００で回路素子としてＭＯＳＦＥＴが選択され、ステップＳ１０４に移行したときは、ステップＳ２００に移行して、ステップＳ１０２でいずれのイベントパラメータが変更されたかを判定するようになっている。ステップＳ２００の判定の結果、イベントパラメータとしてシュリンク後のゲート幅Ｗ（ｄ）が変更されたと判定されたとき(W(d))は、ステップＳ２０２に移行して、シュリンク後のゲート幅Ｗ（ｄ）をシュリンク率Ｓc で除した値をシュリンク前のゲート幅Ｗ（ｌ）として算出し、ステップＳ２０４に移行するようになっている。
【００５３】
ステップＳ２０４では、回路素子がグリッド上に適切に配置されるように、シュリンク前のゲート幅Ｗ（ｌ）を調整するようになっている。つまり、グリッド間隔は、例えば、０．１［μｍ］単位に設定されているため、ここでは、シュリンク前のゲート幅Ｗ（ｌ）を変更または算出した結果、回路素子が０．１［μｍ］間隔のグリッド上に配置されない場合は、０．１［μｍ］の整数倍となるように、シュリンク前のゲート幅Ｗ（ｌ）を四捨五入等して調整するようになっている。
【００５４】
次いで、ステップＳ２０６に移行して、シュリンク前のゲート幅Ｗ（ｌ）が調整により変更されるので、シュリンク前のゲート幅Ｗ（ｌ）にシュリンク率Ｓc を乗じた値をシュリンク後のゲート幅Ｗ（ｄ）として算出し、ステップＳ２０８に移行して、変更されたイベントパラメータに基づいて、ＭＯＳＦＥＴのパラメータのうち上記以外のものを再算出し、一連の処理を終了するようになっている。
【００５５】
一方、ステップＳ２００の判定の結果、イベントパラメータとしてシュリンク前のゲート幅Ｗ（ｌ）が変更されたと判定されたとき(W(l))は、ステップＳ２０４に移行するようになっている。
【００５６】
また一方、ステップＳ２００の判定の結果、イベントパラメータとしてシュリンク後のゲート長Ｌ（ｄ）が変更されたと判定されたとき(L(d))は、ステップＳ２１０に移行して、シュリンク後のゲート長Ｌ（ｄ）をシュリンク率Ｓc で除し、これにマスクバイアスＭb を加えた値をシュリンク前のゲート長Ｌ（ｌ）として算出し、ステップＳ２１２に移行するようになっている。なお、マスクバイアスＭb とは、あらかじめ設定した定数値である。
【００５７】
ステップＳ２１２では、回路素子がグリッド上に適切に配置されるように、シュリンク前のゲート長Ｌ（ｌ）を調整するようになっている。つまり、回路素子が、例えば０．１［μｍ］間隔のグリッド上に配置されない場合は、０．１［μｍ］の整数倍となるように、シュリンク前のゲート長Ｌ（ｌ）を四捨五入等して調整するようになっている。
【００５８】
次いで、ステップＳ２１４に移行して、シュリンク前のゲート長Ｌ（ｌ）が調整により変更されるので、シュリンク前のゲート長Ｌ（ｌ）からマスクバイアスＭb を減じ、これにシュリンク率Ｓc を乗じた値をシュリンク後のゲート長Ｌ（ｄ）として算出し、ステップＳ２０８に移行するようになっている。
【００５９】
一方、ステップＳ２００の判定の結果、イベントパラメータとしてシュリンク前のゲート長Ｌ（ｌ）が変更されたと判定されたとき(L(l))は、ステップＳ２１２に移行するようになっている。
【００６０】
次に、回路素子としてコンデンサが選択されたときに実行されるステップＳ１０４のパラメータ算出処理について説明する。図４は、コンデンサのパラメータ算出処理を示すフローチャートである。なお、コンデンサのイベントパラメータは、シュリンク前のキャパシタンスＶＡＬ（ｌ）と、シュリンク後のキャパシタンスＶＡＬ（ｄ）と、を含んでいる。
【００６１】
まず、ステップＳ１００で回路素子としてコンデンサが選択され、ステップＳ１０４に移行したときは、ステップＳ３００に移行して、ステップＳ１０２でいずれのイベントパラメータが変更されたかを判定するようになっている。ステップＳ３００の判定の結果、イベントパラメータとしてシュリンク後のキャパシタンスＶＡＬ（ｄ）が変更されたと判定されたとき(VAL(d))は、ステップＳ３０２に移行して、シュリンク後のキャパシタンスＶＡＬ（ｄ）をシュリンク率Ｓc の２乗で除した値をシュリンク前のキャパシタンスＶＡＬ（ｌ）として算出し、ステップＳ３０４に移行するようになっている。ここで、シュリンク率の２乗で除すのは、キャパシタンスが面積に比例するからである。
【００６２】
ステップＳ３０４では、回路素子がグリッド上に適切に配置されるように、シュリンク前のキャパシタンスＶＡＬ（ｌ）を調整するようになっている。つまり、回路素子が、例えば０．１［μｍ］間隔のグリッド上に配置されない場合は、コンデンサの形状を決定する各寸法が０．１［μｍ］の整数倍となるように、シュリンク前のキャパシタンスＶＡＬ（ｌ）を四捨五入等して調整するようになっている。
【００６３】
次いで、ステップＳ３０６に移行して、シュリンク前のキャパシタンスＶＡＬ（ｌ）が調整により変更されるので、シュリンク前のキャパシタンスＶＡＬ（ｌ）にシュリンク率Ｓc の２乗を乗じた値をシュリンク後のゲート幅Ｗ（ｄ）として算出し、ステップＳ３０８に移行して、変更されたイベントパラメータに基づいて、コンデンサのパラメータのうち上記以外のものを再算出し、一連の処理を終了するようになっている。
【００６４】
次に、回路素子として抵抗が選択されたときに実行されるステップＳ１０４のパラメータ算出処理について説明する。図５は、抵抗のパラメータ算出処理を示すフローチャートである。なお、抵抗のイベントパラメータは、シュリンク前の抵抗幅Ｗ（ｌ）と、シュリンク前の抵抗長Ｌ（ｌ）と、シュリンク後の抵抗幅Ｗ（ｄ）と、シュリンク後の抵抗長Ｌ（ｄ）と、抵抗値ＶＡＬと、を含んでいる。
【００６５】
まず、ステップＳ１００で回路素子として抵抗が選択され、ステップＳ１０４に移行したときは、ステップＳ４００に移行して、ステップＳ１０２でいずれのイベントパラメータが変更されたかを判定するようになっている。ステップＳ４００の判定の結果、イベントパラメータとしてシュリンク後の抵抗幅Ｗ（ｄ）が変更されたと判定されたとき(W(d))は、ステップＳ４０２に移行して、シュリンク後の抵抗幅Ｗ（ｄ）をシュリンク率Ｓc で除し、これにマスクバイアスＭb を加えた値をシュリンク前の抵抗幅Ｗ（ｌ）として算出し、ステップＳ４０４に移行するようになっている。
【００６６】
ステップＳ４０４では、回路素子がグリッド上に適切に配置されるように、シュリンク前の抵抗幅Ｗ（ｌ）を調整するようになっている。つまり、回路素子が、例えば０．１［μｍ］間隔のグリッド上に配置されない場合は、０．１［μｍ］の整数倍となるように、シュリンク前の抵抗幅Ｗ（ｌ）を四捨五入等して調整するようになっている。
【００６７】
次いで、ステップＳ４０６に移行して、シュリンク前の抵抗幅Ｗ（ｌ）が調整により変更されるので、シュリンク前の抵抗幅Ｗ（ｌ）からマスクバイアスＭb を減じ、これにシュリンク率Ｓc を乗じた値をシュリンク後の抵抗幅Ｗ（ｄ）として算出し、ステップＳ４０８に移行するようになっている。
【００６８】
ステップＳ４０８では、シュリンク後の抵抗幅Ｗ（ｄ）からプロセス上の誤差分Ｄを減じてこれに抵抗値ＶＡＬを乗じ、さらにこれをシート抵抗Ｓr で除した値をシュリンク後の抵抗長Ｌ（ｄ）として算出し、ステップＳ４１０に移行して、シュリンク後の抵抗長Ｌ（ｄ）をシュリンク率Ｓc で除した値をシュリンク前の抵抗長Ｌ（ｌ）として算出し、ステップＳ４１２に移行するようになっている。
【００６９】
ステップＳ４１２では、回路素子がグリッド上に適切に配置されるように、シュリンク前の抵抗長Ｌ（ｌ）を調整するようになっている。つまり、回路素子が、例えば０．１［μｍ］間隔のグリッド上に配置されない場合は、０．１［μｍ］の整数倍となるように、シュリンク前の抵抗長Ｌ（ｌ）を四捨五入等して調整するようになっている。
【００７０】
次いで、ステップＳ４１４に移行して、シュリンク前の抵抗長Ｌ（ｌ）が調整により変更されるので、シュリンク前の抵抗長Ｌ（ｌ）にシュリンク率Ｓc を乗じた値をシュリンク後の抵抗長Ｌ（ｄ）として算出し、ステップＳ４１６に移行して、抵抗幅Ｗ、抵抗長Ｌ、およびシート抵抗Ｓr に基づいて、シュリンク前の実際の抵抗値AVTVAL（ｌ）と、シュリンク後の実際の抵抗値AVTVAL（ｄ）と、を算出し、一連の処理を終了するようになっている。
【００７１】
一方、ステップＳ４００の判定の結果、イベントパラメータとしてシュリンク前の抵抗幅Ｗ（ｌ）が変更されたと判定されたとき(W(l))は、ステップＳ４０４に移行するようになっている。
【００７２】
また一方、ステップＳ４００の判定の結果、イベントパラメータとして抵抗値ＶＡＬが変更されたと判定されたとき(VAL) は、ステップＳ４０８に移行するようになっている。
【００７３】
次に、上記実施の形態の動作を図面を参照しながら説明する。図６は、回路素子の設計状態を示す概念図であり、図７は、回路素子がグリッド上に適切に配置されない場合を説明するための概念図である。なお、図中、回路素子は、実際には回路記号で表示され、グリッド線も表示されないが、説明上、回路素子のレイアウトおよびパラメータと、グリッド線と、が表示されているように図示している。
【００７４】
例えば、０．１［μｍ］間隔のグリッド上で回路素子の設計を開始する場合において、回路設計者は、シュリンクすることにより、例えば０．０７５［μｍ］設計ルールのマスクパターンを生成することを想定して、シュリンク率Ｓc として“０．７５”をキーボード２７０から入力すると、回路素子が設計可能な状態とされる。
【００７５】
この状態において、例えば、回路設計者は、図６（ａ）に示すように、マウス２８０をクリックすることにより回路素子Ａを選択すると、回路素子Ａのシュリンク前寸法（例えば、５０．４［μｍ］）にシュリンク率Ｓc “０．７５”が乗じられてシュリンク後寸法３７．８［μｍ］が算出され、シュリンク前寸法５０．４［μｍ］と、算出されたシュリンク後寸法３７．８［μｍ］と、が表示装置２９０上のマウスポインタの位置に対応して表示される。
【００７６】
一方、回路素子Ａの実際の設計寸法が４０．０［μｍ］であるとき、シュリンク後寸法が設計寸法４０．０［μｍ］となるようなシュリンク前寸法を得るには、回路設計者は、図６（ｂ）に示すように、マウス２８０をクリックすることにより回路素子Ａを選択するとともに、キーボード２７０によりシュリンク後寸法を４０［μｍ］に変更する。すると、入力されたシュリンク後寸法４０．０［μｍ］がシュリンク率Ｓc “０．７５”で除されることにより新たなシュリンク前寸法５３．３３［μｍ］が算出される。
【００７７】
ところが、このとき、図７（ａ）に示すように、算出されたシュリンク前寸法５３．３３［μｍ］は、グリッド間隔０．１［μｍ］の整数倍ではないので、このシュリンク前寸法５３．３３［μｍ］の回路素子Ａは、グリッド上に適切に配置されない。そこで、回路素子Ａがグリッド上に適切に配置されるように、図７（ｂ）に示すように、算出されたシュリンク前寸法５３．３３［μｍ］が、グリッド間隔０．１［μｍ］の整数倍となるように、四捨五入され、５３．３［μｍ］に調整される。
【００７８】
次いで、調整されたシュリンク前寸法５３．３［μｍ］にシュリンク率Ｓc “０．７５”が乗じられて新たなシュリンク後寸法３９．９７５［μｍ］が算出され、図６（ｃ）に示すように、調整されたシュリンク前寸法５３．３［μｍ］と、算出された新たなシュリンク後寸法３９．９７５［μｍ］と、が表示装置２９０上のマウスポインタの位置に対応して表示される。
【００７９】
そして、回路設計者は、表示されたシュリンク後寸法３９．９７５［μｍ］を参照し、回路素子Ａのシュリンク前寸法を、シュリンク前寸法５３．３［μｍ］に変更する。
【００８０】
なお、回路素子Ａの実際の設計寸法が４０．２［μｍ］であるときは、入力されたシュリンク後寸法４０．２［μｍ］からシュリンク前寸法５３．６［μｍ］が算出される。このとき、シュリンク前寸法５３．６［μｍ］は、グリッド間隔０．１［μｍ］の整数倍であるので、調整されることなく、算出されたシュリンク前寸法５３．６［μｍ］と、入力されたシュリンク後寸法４０．２［μｍ］と、が表示装置２９０上のマウスポインタの位置に対応して表示される。
【００８１】
また一方、回路素子Ａのシュリンク前寸法が、例えば６０．０［μｍ］となるようなシュリンク後寸法を得るには、回路設計者は、図６（ｄ）に示すように、マウス２８０をクリックすることにより回路素子Ａを選択するとともに、キーボード２７０によりシュリンク前寸法を６０．０［μｍ］に変更する。
【００８２】
すると、入力されたシュリンク前寸法６０．０［μｍ］にシュリンク率Ｓc “０．７５”が乗じられてシュリンク後寸法４５．０［μｍ］が算出され、図６（ｅ）に示すように、入力されたシュリンク前寸法６０．０［μｍ］と、算出されたシュリンク後寸法４５．０［μｍ］と、が表示装置２９０上のマウスポインタの位置に対応して表示される。
【００８３】
なお、このように回路素子が設計された後は、レイアウト段階に移行し、シュリンク前のパラメータに基づいて、マスクパターンが生成される。そして、そのマスクパターンをシュリンクすることにより、さらに微細な設計ルールに対応したマスクパターンが生成される。
【００８４】
このようにして、シュリンク前のパラメータと、シュリンク後のパラメータと、をともに表示装置２９０に表示するようにしたから、従来に比して、回路設計段階における作業の効率を向上することができ、もって多様な設計ルールに対応したマスクパターンを容易に生成することができる。
【００８５】
また、シュリンク後のイベントパラメータを入力したときは、入力したシュリンク後のイベントパラメータに基づいて、シュリンク前のパラメータを算出するようにしたから、シュリンク後のパラメータが所望する設計値となるようなシュリンク前のパラメータを容易に得ることができ、回路設計段階における作業の効率をさらに向上することができる。
【００８６】
さらに、シュリンク前のイベントパラメータを入力したときは、入力したシュリンク前のイベントパラメータに基づいて、シュリンク後のパラメータを算出するようにしたから、回路設計段階における作業の効率をさらに向上することができる。
【００８７】
さらに、シュリンク前の寸法を入力したときは、入力したシュリンク前の寸法に基づいて、シュリンク後の寸法を算出するとともに、シュリンク後の抵抗値等のパラメータを算出するようにしたから、回路素子の寸法だけでなく、回路素子のパラメータについても、そのシュリンク前の値とシュリンク後の値とを容易に把握することができ、回路設計段階における作業の効率をさらに向上することができる。
【００８８】
さらに、シュリンク前のパラメータと、シュリンク後のパラメータと、を関連付けて記憶装置２６０に格納するようにしたから、回路設計段階では、格納されたシュリンク後のパラメータを用いて、回路シミュレーションを容易に行うことができる一方、レイアウト段階では、格納されたシュリンク前のパラメータを用いてレイアウトすることができるので、回路設計段階およびレイアウト設計段階における作業の効率をさらに向上することができる。
【００８９】
なお、上記実施の形態においては、あらかじめ設定したシュリンク率Ｓc を用いて、回路素子のパラメータを算出するように構成したが、これに限らず、任意に変更可能なシュリンク率Ｓc を用いて、回路素子のパラメータを算出するように構成してもよい。このような構成であれば、例えば、プロセス技術が進歩してさらにシュリンク率Ｓc を小さくできるようになったときには、これに好適に対応することができる。
【００９０】
また、上記実施の形態においては、入力したシュリンク前のイベントパラメータまたは算出したシュリンク前のパラメータを、単に表示装置２９０に表示するように構成したが、これに限らず、入力したシュリンク前のイベントパラメータまたは算出したシュリンク前のパラメータに基づいて、回路素子を変更するように構成してもよい。このような構成であれば、シュリンク前のイベントパラメータの変更に基づいて、回路素子もそのように変更されるので、回路素子を変更する手間が省け、回路設計段階における作業の効率をさらに向上することができる。
【００９１】
さらに、上記実施の形態においては、入力手段として、キーボード２７０およびマウス２８０を用いて構成したが、これに限らず、例えば、ライトペン、デジタイザを用いて構成してもよい。
【００９２】
さらに、上記実施の形態においては、パラメータを表示装置２９０に表示するように構成したが、これに限らず、例えば、プリンタ、プロッタ等の印刷装置に出力するように構成してもよい。
【００９３】
さらに、上記実施の形態において、図２から図５までのフローチャートに示す処理を実行するにあたってはいずれも、ＲＯＭ２２０にあらかじめ格納されているプログラムを実行する場合について説明したが、これに限らず、これらの手順を示したプログラムが記録された記録媒体から、そのプログラムをＲＡＭ２３０に読み込んで実行するようにしてもよい。
【００９４】
ここで、記録媒体とは、ＲＡＭ、ＲＯＭ等の半導体記憶媒体、ＦＤ、ＨＤ等の磁気記憶型記憶媒体、ＣＤ、ＣＤＶ、ＬＤ、ＤＶＤ等の光学的読取方式記憶媒体、ＭＯ等の磁気記憶型／光学的読取方式記憶媒体であって、電子的、磁気的、光学的等の読み取り方法のいかんにかかわらず、コンピュータで読み取り可能な記録媒体であれば、あらゆる記録媒体を含むものである。
【００９５】
上記実施の形態において、ＣＰＵ２１０は、発明１、２、４、５、６、または８の処理手段に対応し、表示装置２９０は、発明１、２、または４の表示手段に対応し、キーボード２７０およびマウス２８０は、発明１、２、５、または６の入力手段に対応し、記憶装置２６０は、発明８の記憶手段に対応している。
【００９６】
また、上記実施の形態において、ステップＳ１０２は、発明１若しくは２の入力ステップ、発明５の第１の入力手段、または発明６の第２の入力手段に対応し、ステップＳ１０４は、発明１、２、若しくは３の算出ステップ、発明５若しくは７の第１の算出手段、または発明６の第２の算出手段に対応し、ステップＳ１０８は、発明１または２の表示ステップに対応している。
【００９７】
【発明の効果】
以上説明したように、発明１〜３の集積回路設計方法または発明４〜８の集積回路設計支援装置によれば、従来に比して、回路設計段階における作業の効率を向上することができ、もって多様な設計ルールに対応したマスクパターンを容易に生成することができるという効果が得られる。
【００９８】
また、発明１の集積回路設計方法または発明５の集積回路設計支援装置によれば、回路設計段階における作業の効率をさらに向上することができるという効果も得られる。
【００９９】
さらに、発明２の集積回路設計方法または発明６の集積回路設計支援装置によれば、シュリンク後の回路変数が所望する設計値となるようなシュリンク前の回路変数を容易に得ることができ、回路設計段階における作業の効率をさらに向上することができるという効果も得られる。
【０１００】
さらに、発明３の集積回路設計方法または発明７の集積回路設計支援装置によれば、回路素子の寸法だけでなく、回路素子のパラメータについても、そのシュリンク前の値とシュリンク後の値とを容易に把握することができ、回路設計段階における作業の効率をさらに向上することができるという効果も得られる。
【０１０１】
さらに、発明８の集積回路設計支援装置によれば、回路設計段階では、シュリンク後の回路変数を用いて、回路シミュレーションを容易に行うことができる一方、レイアウト段階では、シュリンク前の回路変数を用いてレイアウトすることができるので、回路設計段階およびレイアウト設計段階における作業の効率をさらに向上することができるという効果も得られる。
【図面の簡単な説明】
【図１】実施の形態の構成を示す図である。
【図２】回路素子を設計しているときに実行される処理を示すフローチャートである。
【図３】ＭＯＳＦＥＴのパラメータ算出処理を示すフローチャートである。
【図４】コンデンサのパラメータ算出処理を示すフローチャートである。
【図５】抵抗のパラメータ算出処理を示すフローチャートである。
【図６】回路素子の設計状態を示す概念図である。
【図７】回路素子がグリッド上に適切に配置されない場合を説明するための概念図である。
【符号の説明】
１００ コンピュータ
２１０ ＣＰＵ
２２０ ＲＯＭ
２３０ ＲＡＭ
２３５ ＶＲＡＭ
２４０ ＣＲＴＣ
２５０ Ｉ／Ｆ
２６０ 記憶装置
２７０ キーボード
２８０ マウス
２９０ 表示装置

Claims (8)

1. 集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する方法であって、
   前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、前記処理手段の処理に必要な情報を入力する入力手段と、を備えた情報処理装置を用いて、
   所定の設計ルールにおける前記回路素子の回路変数を前記入力手段から入力する入力ステップと、前記入力した回路変数に基づいて前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数を算出する算出ステップと、前記所定の設計ルールにおける前記回路素子の回路変数及び前記算出したシュリンク後回路変数を共に前記表示手段に表示する表示ステップと、を含む処理を、前記処理手段に実行させることを特徴とする集積回路設計方法。
2. 集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する方法であって、
   前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、前記処理手段の処理に必要な情報を入力する入力手段と、を備えた情報処理装置を用いて、
   所定の設計ルールにおける前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数を前記入力手段から入力する入力ステップと、前記入力したシュリンク後回路変数に基づいて前記所定の設計ルールにおける前記回路素子の回路変数を算出する算出ステップと、前記算出した回路変数を前記表示手段に表示する表示ステップと、を含む処理を、前記処理手段に実行させることを特徴とする集積回路設計方法。
3. 前記回路変数は、前記回路素子の寸法と、前記回路素子のパラメータと、を含み、
   前記算出ステップは、前記回路変数として入力した前記回路素子の寸法に基づいて、前記シュリンク後回路変数としてのシュリンク後寸法を算出するとともに、前記シュリンク後回路変数としてのシュリンク後パラメータを算出することを特徴とする請求項１記載の集積回路設計方法。
4. 集積回路製造用のマスクパターンを設計するのに必要な回路素子を設計する際に用いられる集積回路設計支援装置であって、
   前記回路素子を設計するための処理を実行する処理手段と、前記処理手段の処理結果を表示する表示手段と、を備え、
   前記処理手段は、所定の設計ルールにおける前記回路素子の回路変数と、前記回路素子のマスクパターンをシュリンクして得られる前記回路素子のシュリンク後回路変数と、を共に前記表示手段に表示するようになっていることを特徴とする集積回路設計支援装置。
5. 前記処理手段の処理に必要な情報を入力する入力手段を備え、
   前記処理手段は、前記回路変数を前記入力手段から入力する第１の入力手段と、前記第１の入力手段からの前記回路変数に基づいて前記シュリンク後回路変数を算出する第１の算出手段と、を有することを特徴とする請求項４記載の集積回路設計支援装置。
6. 前記処理手段の処理に必要な情報を入力する入力手段を備え、
   前記処理手段は、前記シュリンク後回路変数を前記入力手段から入力する第２の入力手段と、前記第２の入力手段からの前記シュリンク後回路変数に基づいて前記回路変数を算出する第２の算出手段と、を有することを特徴とする請求項４記載の集積回路設計支援装置。
7. 前記回路変数は、前記回路素子の寸法と、前記回路素子のパラメータと、を含み、
   前記第１の算出手段は、前記回路変数として入力した前記回路素子の寸法に基づいて、前記シュリンク後回路変数としてのシュリンク後寸法を算出するとともに、前記シュリンク後回路変数としてのシュリンク後パラメータを算出するようになっていることを特徴とする請求項５記載の集積回路設計支援装置。
8. 前記処理手段の処理結果を記憶する記憶手段を備え、
   前記処理手段は、前記回路変数と、前記シュリンク後回路変数と、を関連付けて前記記憶手段に記憶するようになっていることを特徴とする請求項４、５、６、又は７記載の集積回路設計支援装置。

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