JP7243545B2 - 光増幅器及び光増幅器の試験方法 - Google Patents

光増幅器及び光増幅器の試験方法 Download PDF

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Description

本発明は、光増幅器及び光増幅器の試験方法に関する。
一般に、光通信システムに用いられる光通信装置には、高い送信光出力及び高い受信感度が求められており、これらを実現する手段として、光増幅器を用いて送信光及び受信光を増幅する方法がある。光増幅器が用いられる場合、光通信装置の小型化の観点から、チップサイズが小さい半導体光増幅器（ＳＯＡ：Semiconductor Optical Amplifier）が用いられることがある。
図７は、ＳＯＡチップを用いた光増幅器１０の構成例を示す図である。図７上図は光増幅器１０の平面図であり、図７下図は光増幅器１０の側面図である。図７に示すように、ベース基板１１には、凹部形状のテラス部１１ａが形成されており、テラス部１１ａにＳＯＡチップ１２が配置される。このとき、ＳＯＡチップ１２は、ベース基板１１に形成された導波路１１ｂの端面とＳＯＡチップ１２のコア層１２ａの端面とが対向し光結合するように位置合わせされ、バンプ１３によってテラス部１１ａに固定される。
テラス部１１ａは、ＳＯＡチップ１２のチップ長のばらつきを考慮して、最大のチップ長のＳＯＡチップ１２が配置可能な幅を有する。このため、テラス部１１ａにＳＯＡチップ１２が配置されると、導波路１１ｂの端面とコア層１２ａの端面との間には、それぞれ幅ｄ１、ｄ２のギャップが生じることがある。幅ｄ１、ｄ２が大きくなると、これらのギャップにおける光結合損失が大きくなり、光増幅器１０の増幅特性が劣化する。
そこで、例えば図８に示すように、Ｕターン型ＳＯＡチップを用いる光増幅器２０が考えられている。図８は、Ｕターン型ＳＯＡチップを用いた光増幅器２０の構成例を示す図である。図８上図は光増幅器２０の平面図であり、図８下図は光増幅器２０の側面図である。
図８に示すように、ベース基板２１には、凹部形状のテラス部２１ａが形成されており、テラス部２１ａにＳＯＡチップ２２が配置される。ＳＯＡチップ２２では、２つのＳＯＡ２２ａがＵターン導波路２２ｂによって接続されている。したがって、２つのＳＯＡ２２ａの端面は、ＳＯＡチップ２２の同一の側面において露出しており、ＳＯＡチップ２２の１つの側面に入出力が配置される。ＳＯＡチップ２２は、ベース基板２１に形成された導波路２１ｂの端面とＳＯＡチップ２２のＳＯＡ２２ａの端面とが対向し光結合するように位置合わせされ、バンプ２３によってテラス部２１ａに固定される。
Ｕターン導波路２２ｂは、コア層が半導体材料によって埋め込まれないハイメサ構造の導波路であり、光の閉じ込めを強くし、導波路の折り返しの曲率半径を小さくすることができる。結果として、ＳＯＡチップ２２を小型化することが可能である。また、ＳＯＡチップ２２の入出力が同一の側面に配置されているため、２つの導波路２１ｂの端面と２つのＳＯＡ２２ａの端面とを近接させることが可能であり、ギャップの幅ｄ３を微小にすることができる。結果として、光結合損失を抑制し、光増幅器２０の増幅特性を向上することができる。
米国特許第４７９４３４６号明細書 特開２０１２－４４４１号公報
ところで、ＳＯＡチップがベース基板に実装される前には、ＳＯＡチップが正常に光増幅するか否かが試験されるのが一般的である。具体的には、ＳＯＡの一方の端面に光ファイバが近づけられて光結合され、光ファイバからＳＯＡへ光が入力される。そして、ＳＯＡの他方の端面にも光ファイバが近づけられて光結合され、ＳＯＡから出力される光の強度が測定されることにより、ＳＯＡの特性が評価される。
しかしながら、上記のＵターン型ＳＯＡチップは、ＳＯＡの端面が同一側面において露出するため、ＳＯＡの試験及び評価が困難であるという問題がある。すなわち、例えば図８に示したＳＯＡチップ２２においては、チップサイズを極力小型化するためにＵターン導波路２２ｂの曲率半径が小さくなっており、２つのＳＯＡ２２ａが近接する。このため、２つのＳＯＡ２２ａの端面に光ファイバを近づけるのが困難である。
具体的には、２つのＳＯＡ２２ａは、例えば２００μｍ程度離間して配置されるため、ＳＯＡチップ２２の側面で露出する２つのＳＯＡ２２ａの端面の間の距離も２００μｍ程度である。これに対して、一般的な光ファイバの直径は２５０μｍであるため、ＳＯＡチップ２２の同一の側面において露出する２つのＳＯＡ２２ａの端面に、同時に２本の光ファイバを近づけて光結合させるのは困難である。また、例えば直径が１２５μｍの細い光ファイバを用いる場合でも、近接する２つのＳＯＡ２２ａの端面の位置に合わせて２本の光ファイバを保持するのは容易ではなく、ＳＯＡチップ２２の特性評価の効率が低下する。
開示の技術は、かかる点に鑑みてなされたものであって、光増幅チップを効率良く評価し、良好な光増幅特性を担保することができる光増幅器及び光増幅器の試験方法を提供することを目的とする。
本願が開示する光増幅器は、１つの態様において、線状の２つのＳＯＡと、前記２つのＳＯＡを接続するＵ字形状の導波路と、前記２つのＳＯＡそれぞれに対応し互いに分離する２つの電極とを有する光増幅チップと、前記２つの電極に共通して接続する金属配線を備え、前記光増幅チップを搭載するベース基板とを有する。
本願が開示する光増幅器及び光増幅器の試験方法の１つの態様によれば、光増幅チップを効率良く評価し、良好な光増幅特性を担保することができるという効果を奏する。
図１は、一実施の形態に係る光増幅器の構成を示す図である。 図２は、ベース基板の構成を示す図である。 図３は、光増幅チップの構成を示す図である。 図４は、図１のＩ－Ｉ線断面を示す模式図である。 図５は、図１のII－II線断面を示す模式図である。 図６は、一実施の形態に係る光増幅チップ試験方法を説明する図である。 図７は、光増幅器の構成例を示す図である。 図８は、光増幅器の他の構成例を示す図である。
以下、本願が開示する光増幅器及び光増幅器の試験方法の一実施の形態について、図面を参照して詳細に説明する。なお、この実施の形態により本発明が限定されるものではない。
図１は、一実施の形態に係る光増幅器１００の構成を示す図である。図１上図は光増幅器１００の平面図であり、図１下図は光増幅器１００の側面図である。
光増幅器１００は、ベース基板１１０に光増幅チップ１２０が実装された構成を採る。すなわち、ベース基板１１０には、凹部形状のテラス部１１０ａが形成されており、テラス部１１０ａに光増幅チップ１２０が配置される。
ベース基板１１０は、例えばシリコン及び二酸化ケイ素（ＳｉＯ2）などを材料として形成されており、光増幅チップ１２０へ光を入出力する導波路１１１ａ、１１１ｂを有する。ベース基板１１０のテラス部１１０ａの底面には、金属配線１１２が形成されており、金属配線１１２上に形成されたバンプ１５０によって光増幅チップ１２０が接続固定される。なお、図１においては図示を省略したが、導波路１１１ａ、１１１ｂの光増幅チップ１２０に接続しない端部（図中右方の端部）は、例えば光変調器又は光ファイバなどの他の光部品に接続しても良い。
光増幅チップ１２０は、化合物半導体材料を用いて形成されており、２つのＳＯＡ１２１ａ、１２１ｂとこれらを接続するＵターン導波路１２２とを有する。なお、図１においては、ＳＯＡ活性層をＳＯＡ１２１、１２１ａ、１２１ｂとして図示しており、Ｕターン導波路コア層をＵターン導波路１２２として図示している。このため、以下では、「ＳＯＡ活性層１２１ａ、１２１ｂ」や「Ｕターン導波路コア層１２２」ということがある。２つのＳＯＡ１２１ａ、１２１ｂの端面は、光増幅チップ１２０の同一の側面から露出し、ベース基板１１０に形成された導波路１１１ａ、１１１ｂの端面と対向し光結合する。光増幅チップ１２０のベース基板１１０と反対側の面（以下「上面」という）には、ＳＯＡ１２１ａ、１２１ｂ及びＵターン導波路１２２を覆う共通のカソード電極１２３が配置される。また、後述するように、光増幅チップ１２０のベース基板１１０側の面（以下「下面」という）には、ＳＯＡ１２１ａ、１２１ｂにそれぞれ対応する２つの独立したアノード電極１２４が配置される。２つのアノード電極１２４は、それぞれバンプ１５０を介して１つの金属配線１１２に電気的に接続する。
図２は、ベース基板１１０の構成を示す図である。図２上図はベース基板１１０の平面図であり、図２下図はベース基板１１０の側面図である。
ベース基板１１０は、例えばＳＯＩ（Silicon-on-insulator）基板にシリコンの細線導波路が形成されたものである。すなわち、図２に示すように、ベース基板１１０は、シリコン層１１０ｂ、絶縁性のＳｉＯ2層１１０ｃ、シリコンの導波路１１１及び絶縁性のＳｉＯ2層１１０ｄが積層された積層構造を有し、このうちシリコン層１１０ｂより上部を切り欠いてテラス部１１０ａが形成されている。テラス部１１０ａの底面には、例えばＴｉ／Ｐｔ／Ａｕ膜からなるＵ字型の金属配線１１２が形成される。なお、ベース基板１１０上に搭載されるＳＯＡ１２１ａ、１２１ｂのサイズによっては、ＳＯＡ１２１ａ、１２１ｂの導波路と導波路１１１ａ、１１１ｂとの高さを合わせるために、テラス部１１０ａにおいてシリコン層１１０ｂがさらに切削されても良い。
Ｕ型の金属配線１１２を形成する２つの平行な平行部１１２ａ、１１２ｂ上には、例えばＡｕＳｎ（金錫）を材料とするバンプ１５０が形成され、それぞれのバンプ１５０を介して光増幅チップ１２０の下面のアノード電極１２４が接続する。平行部１１２ａ、１１２ｂは、接続部１１２ｃによって接続されており、金属配線１１２は、全体としてＵ型の１つの金属配線となっている。ベース基板１１０に光増幅チップ１２０が実装された場合でも、接続部１１２ｃの一部は光増幅チップ１２０に覆われずに露出し、この露出する部分に外部の配線を接続することができる。この結果、それぞれ異なるアノード電極１２４に接続する平行部１１２ａ、１１２ｂに共通の電圧を接続部１１２ｃを介して印加することができ、光増幅チップ１２０の制御を簡素にすることができる。
図３は、光増幅チップ１２０の下面の構成を示す図である。すなわち、図３に示す下面がベース基板１１０のテラス部１１０ａの底面に対向する。図３に示すように、ＳＯＡ１２１ａ、１２１ｂに対応する位置には、それぞれアノード電極１２４ａ、１２４ｂが配置されている。アノード電極１２４ａ、１２４ｂは、電気的に分離しており、互いに独立である。また、アノード電極１２４ａ、１２４ｂは、Ｕターン導波路１２２を覆わずに、それぞれＳＯＡ１２１ａ、１２１ｂを覆う位置に配置される。
このように、アノード電極１２４ａ、１２４ｂが互いに独立しているため、光増幅チップ１２０がベース基板１１０に実装される前は、ＳＯＡ１２１ａ、１２１ｂにそれぞれ独立して電圧を印加することができる。したがって、光増幅チップ１２０がベース基板１１０に実装される前に、ＳＯＡ１２１ａ、１２１ｂの特性を評価する試験を効率的に実施することが可能となる。そして、ベース基板１１０への実装前に光増幅チップ１２０の試験が実施されることにより、光増幅チップ１２０がベース基板１１０へ実装された構成の光増幅器１００の良好な光増幅特性を担保することができる。なお、ＳＯＡ１２１ａ、１２１ｂの試験方法については、後に詳述する。
光増幅チップ１２０がベース基板１１０に実装される際には、アノード電極１２４ａ、１２４ｂは、それぞれテラス部１１０ａの金属配線１１２にバンプ１５０を介して接続される。すなわち、アノード電極１２４ａは、バンプ１５０を介して平行部１１２ａに接続し、アノード電極１２４ｂは、バンプ１５０を介して平行部１１２ｂに接続する。このため、光増幅チップ１２０がベース基板１１０に実装された後は、アノード電極１２４ａ、１２４ｂが金属配線１１２によって電気的にショートし、連続する１つの電極となる。このため、光増幅チップ１２０がベース基板１１０に実装された後は、ＳＯＡ１２１ａ、１２１ｂを共通の電源を用いて駆動することができ、光増幅チップ１２０の制御を簡素にすることができる。
次に、光増幅器１００の構成について、さらに図４、５を参照して説明する。図４は図１のＩ－Ｉ線断面を示す模式図であり、図５は図１のII－II線断面を示す模式図である。すなわち、図４は、Ｕターン導波路１２２の部分における断面を示し、図５は、ＳＯＡ１２１ａ、１２１ｂの部分における断面を示す。
図４に示すように、光増幅チップ１２０の上面は、例えばＡｕ（金）などの金属を材料とするカソード電極１２３が基板１２５に積層されて形成される。基板１２５は、例えばｎ型導電性のリン化インジウム（ｎ－ＩｎＰ）を材料とする基板である。基板１２５のカソード電極１２３とは反対の面には、ｎ型クラッド層１２６、Ｕターン導波路コア層１２２及びｐ型クラッド層１２７が形成されている。ｎ型クラッド層１２６及びｐ型クラッド層１２７は、それぞれ例えばｎ－ＩｎＰ及びｐ－ＩｎＰを材料とする。
Ｕターン導波路コア層１２２は、例えば１．５５μｍ波長帯で吸収係数が小さくなるようにバンドギャップ波長が１．３μｍ程度に調整されたＩｎＧａＡｓＰ層を有する。Ｕターン導波路コア層１２２の上下面は、ｎ型クラッド層１２６及びｐ型クラッド層１２７に接しているが、側面は半導体層によって埋め込まれていない。すなわち、Ｕターン導波路１２２は、ハイメサ構造の導波路である。
Ｕターン導波路１２２がハイメサ構造であるため、コア層への光閉じ込めを強くすることができ、導波路を急峻に折り曲げても光損失を抑制することができる。結果として、Ｕターン導波路１２２の曲率半径を小さくしてＳＯＡ１２１ａ、１２１ｂを近接させ、光増幅チップ１２０を小型化することができる。
Ｕターン導波路１２２の下方には、ベース基板１１０のシリコン層１１０ｂに形成された金属配線１１２の平行部１１２ａ、１１２ｂが形成されている。シリコン層１１０ｂの上面からＵターン導波路１２２までの高さは、例えば３～４μｍ程度である。また、Ｕターン導波路１２２から基板１２５の上面までの高さは、例えば１５０μｍ程度である。このように基板１２５が比較的厚いため、基板１２５を上方にして光増幅チップ１２０をベース基板１１０に実装することにより、シリコン層１１０ｂの上面からＳＯＡ１２１ａ、１２１ｂ、Ｕターン導波路１２２及び導波路１１１ａ、１１１ｂまでの高さを低くすることができる。結果として、ベース基板１１０の上面からテラス部１１０ａの底面までの深さを浅くすることができる。
図５に示すように、ＳＯＡ１２１ａ、１２１ｂの部分においても、光増幅チップ１２０の上面は、カソード電極１２３が基板１２５に積層されて形成される。基板１２５のカソード電極１２３とは反対の面には、ｎ型クラッド層１２６、ＳＯＡ活性層１２１ａ、１２１ｂ、ｐ型クラッド層１２７、ｎ型電流ブロック層１２８及びコンタクト層１２９が形成されている。ｎ型クラッド層１２６、ｐ型クラッド層１２７、ｎ型電流ブロック層１２８及びコンタクト層１２９は、それぞれ例えばｎ－ＩｎＰ及びｐ－ＩｎＰを材料とする。
ＳＯＡ活性層１２１ａ、１２１ｂは、例えば１．５５μｍ波長帯に利得を持つように組成を調整されたＩｎＧａＡｓＰ系多重量子井戸構造の活性層である。ＳＯＡ活性層１２１ａ、１２１ｂの側面は、例えばｐ－ＩｎＰを材料とするＰ型電流ブロック層によって埋め込まれている。すなわち、ＳＯＡ１２１ａ、１２１ｂは、埋め込み導波路型のＳＯＡとなっている。
コンタクト層１２９の下面には、ＳＯＡ１２１ａ、１２１ｂそれぞれに対応する位置に、互いに電気的に独立したアノード電極１２４ａ、１２４ｂが形成されている。アノード電極１２４ａ、１２４ｂは、それぞれバンプ１５０を介して、ベース基板１１０のシリコン層１１０ｂに形成された金属配線１１２の平行部１１２ａ、１１２ｂに接続する。平行部１１２ａ、１１２ｂは、接続部１１２ｃによって接続されているため、光増幅チップ１２０がベース基板１１０に実装された状態では、アノード電極１２４ａ、１２４ｂは電気的にショートし、ＳＯＡ１２１ａ、１２１ｂに共通の１つの電極となる。結果として、ＳＯＡ１２１ａ、１２１ｂを１つの電源によって駆動することができ、光増幅チップ１２０の制御を簡素にすることができる。
次に、光増幅チップ１２０の特性を評価する試験方法について説明する。光増幅チップ１２０がベース基板１１０に実装される前は、ＳＯＡ１２１ａ、１２１ｂに対応するアノード電極１２４ａ、１２４ｂは、互いに電気的に独立している。このため、アノード電極１２４ａ、１２４ｂにそれぞれ異なる電圧を印加することにより、ＳＯＡ１２１ａ、１２１ｂの特性を評価することが可能である。
具体的には、例えば図６上図に示すように、アノード電極１２４ｂに正電圧を印加することにより、ＳＯＡ１２１ｂのｐｎ接合に順方向の電流を流し、ＳＯＡ１２１ｂから自然放出光（ＡＳＥ光）を出力させる。そして、アノード電極１２４ａに負電圧を印加することにより、ＳＯＡ１２１ａのｐｎ接合に逆バイアスを印加し、ＳＯＡ１２１ｂからＵターン導波路１２２を経由してＳＯＡ１２１ａへ到達する光を吸収させる。これにより、ＳＯＡ１２１ａでは、ＳＯＡ１２１ｂから出力されたＡＳＥ光の強度に比例して光電流が発生する。そこで、ＳＯＡ１２１ａにおいて発生する光電流をアノード電極１２４ａに接続された測定器によって測定することにより、ＳＯＡ１２１ｂから出力されたＡＳＥ光の強度を測定し、ＳＯＡ１２１ｂの特性を評価することができる。
逆に、ＳＯＡ１２１ａの特性を評価する場合には、例えば図６下図に示すように、アノード電極１２４ａに正電圧を印加することにより、ＳＯＡ１２１ａのｐｎ接合に順方向の電流を流し、ＳＯＡ１２１ａからＡＳＥ光を出力させる。そして、アノード電極１２４ｂに負電圧を印加することにより、ＳＯＡ１２１ｂのｐｎ接合に逆バイアスを印加し、ＳＯＡ１２１ａからＵターン導波路１２２を経由してＳＯＡ１２１ｂへ到達する光を吸収させる。これにより、ＳＯＡ１２１ｂでは、ＳＯＡ１２１ａから出力されたＡＳＥ光の強度に比例して光電流が発生する。そこで、ＳＯＡ１２１ｂにおいて発生する光電流をアノード電極１２４ｂに接続された測定器によって測定することにより、ＳＯＡ１２１ａから出力されたＡＳＥ光の強度を測定し、ＳＯＡ１２１ａの特性を評価することができる。
このような試験方法によれば、ＳＯＡ１２１ａ、１２１ｂの端面に光ファイバを近づける必要がないため、容易に光増幅チップ１２０の特性を評価することができる。
また、他の試験方法としては、ＳＯＡ１２１ａ、１２１ｂの一方のみの端面に光ファイバを近づけて光結合させる方法がある。具体的には、上記の試験方法と同様に、ＳＯＡ１２１ａ、１２１ｂのいずれか一方のｐｎ接合に順方向電流を流し、いずれか他方のｐｎ接合に逆バイアスを印加する。そして、順方向電流が流れる一方のＳＯＡの端面から光ファイバなどにより光を入射し、逆バイアスが印加されてＰＤ（Photo Diode）動作をする他方のＳＯＡに発生する光電流を測定する。
この方法を用いる場合、ＰＤ動作をする他方のＳＯＡに入力される光の強度は、光ファイバなどから一方のＳＯＡへ入射した光がこのＳＯＡによって増幅された光の強度である。このため、他方のＳＯＡにおいて発生する光電流は、一方のＳＯＡの増幅率に比例した大きさとなり、一方のＳＯＡの利得を評価することが可能となる。
このような試験方法によれば、入力側の１つのＳＯＡのみの端面に光ファイバを近づければ良いため、入出力双方のＳＯＡの端面に光ファイバを近づけて光結合させる困難性はなく、容易にＳＯＡ１２１ａ、１２１ｂの利得を評価することができる。
上記のような試験方法により、ベース基板１１０へ実装される前の光増幅チップ１２０の特性を効率良く評価することが可能となる。そして、光増幅チップ１２０がベース基板１１０へ実装された構成の光増幅器１００の良好な光増幅特性を担保することができる。
なお、本実施の形態に係る光増幅チップ１２０は、２つのＳＯＡ１２１ａ、１２１ｂがＵターン導波路１２２によって接続された構成であるため、複数のＳＯＡが直線状に配置される構成と比較して、光電流を測定するＳＯＡへ入力される迷光が少なくなる。このため、入力側のＳＯＡの本来の特性を評価することができる。また、一般に、複数のＳＯＡをモノリシックに集積する場合、ＳＯＡの間で微小なクロストークが発生する可能性があるが、本実施の形態ではＳＯＡ１２１ａ、１２１ｂの間に十分な長さのＵターン導波路１２２が挟まれるため、電気的なクロストークを低減することができる。結果として、ＳＯＡ１２１ａ、１２１ｂにおいて発生する光電流を正確に測定することができ、光増幅チップ１２０の特性を精度良く評価することができる。
以上のように、本実施の形態によれば、２つのＳＯＡをＵターン導波路によって接続する構成の光増幅チップの各ＳＯＡに対応する位置に、電気的に独立した２つのアノード電極が形成されている。そして、２つのアノード電極に共通して接続する１つの金属配線を有するベース基板に光増幅チップを実装することにより、光増幅器を構成する。このため、光増幅チップがベース基板に実装される前は、光増幅チップのそれぞれのアノード電極に独立に電圧を印加し、一方のＳＯＡから出力される光を他方のＳＯＡで検出してＳＯＡの特性を評価することができる。換言すれば、２つのＳＯＡの近接する端面に同時に光ファイバなどを近づける必要がなく、光増幅チップを効率良く評価し、良好な光増幅特性を担保することができる。
また、光増幅チップがベース基板に実装された後は、ベース基板の金属配線を介して２つのアノード電極に共通の電圧を印加することができるため、光増幅器の稼働時には、光増幅チップの制御を簡素にすることができる。
なお、上記一実施の形態においては、ベース基板１１０の金属配線１１２がＵ字型であるものとしたが、金属配線１１２の形状はＵ字型でなくても良い。すなわち、光増幅チップ１２０のアノード電極１２４ａ、１２４ｂに共通して接続する１つの金属配線であれば、例えば長方形及び楕円形などの金属配線であっても良い。
また、上記一実施の形態においては、光増幅チップ１２０のＵターン導波路１２２のコア層の側面が半導体層によって埋め込まれず、空隙が生じるものとして説明した。しかしながら、Ｕターン導波路１２２のコア層の側面やクラッド層の周囲には、絶縁体の例えば樹脂などが充填されても良い。Ｕターン導波路１２２の周囲の空隙に樹脂が充填されることにより、光増幅チップ１２０の強度を向上することができる。
なお、ベース基板１１０及び光増幅チップ１２０を形成する半導体及び導電体の材料は、上記一実施の形態に例示したものに限定されない。
１１０ ベース基板
１１０ａ テラス部
１１０ｂ シリコン層
１１０ｃ、１１０ｄ ＳｉＯ2層
１１１、１１１ａ、１１１ｂ 導波路
１１２ 金属配線
１２０ 光増幅チップ
１２１ａ、１２１ｂ ＳＯＡ
１２２ Ｕターン導波路
１２３ カソード電極
１２４、１２４ａ、１２４ｂ アノード電極
１２５ 基板
１２６ ｎ型クラッド層
１２７ ｐ型クラッド層
１２８ ｎ型電流ブロック層
１２９ コンタクト層
１５０ バンプ

Claims (7)

  1. ２つの半導体光増幅器（ＳＯＡ：Semiconductor Optical Amplifier）と、前記２つのＳＯＡを接続するＵ字形状の導波路と、前記２つのＳＯＡそれぞれに対応し互いに分離する２つの電極とを有する光増幅チップと、
    前記２つの電極に共通して接続する金属配線を備え、前記光増幅チップを搭載するベース基板と
    を有することを特徴とする光増幅器。
  2. 前記ベース基板は、
    シリコン層と、
    前記シリコン層に積層された第１絶縁層と、
    前記第１絶縁層上に形成され、シリコンからなる導波路層と、
    前記導波路層を被覆する第２絶縁層と
    を有することを特徴とする請求項１記載の光増幅器。
  3. 前記ベース基板は、
    少なくとも前記第１絶縁層、前記導波路層及び前記第２絶縁層を切り欠いて形成されるテラス部を有し、
    前記光増幅チップは、
    前記テラス部に搭載される
    ことを特徴とする請求項２記載の光増幅器。
  4. 前記２つのＳＯＡは、
    前記導波路層の端面と光結合する端面を有する
    ことを特徴とする請求項２記載の光増幅器。
  5. 前記２つのＳＯＡは、
    前記２つの電極及び前記金属配線を介して１つの電源によって駆動される
    ことを特徴とする請求項１記載の光増幅器。
  6. ２つの半導体光増幅器（ＳＯＡ：Semiconductor Optical Amplifier）と、前記２つのＳＯＡを接続するＵ字形状の導波路とを有する光増幅器の試験方法であって、
    前記２つのＳＯＡそれぞれに対応し互いに分離する２つの電極のうち一方の電極を介して一方のＳＯＡに順方向電流を注入し、
    前記２つの電極のうち他方の電極を介して他方のＳＯＡに逆バイアスを印加し、
    前記他方のＳＯＡに発生する光電流を測定する
    工程を有することを特徴とする光増幅器の試験方法。
  7. 前記一方のＳＯＡの端面に所定の光を入射する
    工程をさらに有することを特徴とする請求項６記載の光増幅器の試験方法。
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