JP7222666B2

JP7222666B2 - 多層基板

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Publication number: JP7222666B2
Application number: JP2018214108A
Authority: JP
Inventors: 俊樹岩井; 泰治酒井
Original assignee: FICT LIMITED
Current assignee: FICT LIMITED
Priority date: 2018-11-14
Filing date: 2018-11-14
Publication date: 2023-02-15
Anticipated expiration: 2038-11-14
Also published as: US20200152562A1; US11152291B2; JP2020087938A

Description

本発明は、多層基板に関する。

人工知能（artificial intelligence：ＡＩ）や深層学習（deep learning）等のハイエンドサーバに用いられる電子機器が高性能化しており、このような電子機器には、半導体チップを高密度に実装できる多層基板としてガラスインタポーザが用いられることがある。ガラスインタポーザには、半導体チップとの間の熱膨張ミスマッチが生じにくく、シリコンインタポーザより安価であるという利点がある。

しかしながら、ガラスインタポーザの製造プロセスでは、コア層の両面に導電層及び樹脂層を形成するところ、導電層及び樹脂層の形成時に大きな内部応力が生じやすく、導電層及び樹脂層の形成後の裁断時に割れが生じやすい。

特開２０１３－２１１５９７号公報国際公開第２０１３／０４２７５０号

Glass interposer technology advances for high density packaging，ICSJ2016 Empirical investigations on die edge defects reductions in die singulation processes for glass-panel based interposers for advanced packaging，ECTC 2015

本開示の目的は、製造プロセスにおける割れを低減することができる多層基板を提供することにある。

本開示の一形態によれば、板厚方向に積層された複数のガラス板と、隣り合う前記ガラス板の間に設けられた樹脂層及び内部導電層と、前記複数のガラス板のうち、前記板厚方向の両端に位置するガラス板の外面に設けられた外部導電層と、を有し、前記ガラス板の最大内部応力を４９ＭＰａ以下にするために、前記ガラス板を１０以上含み、前記内部導電層及び前記外部導電層の合計厚さは、前記ガラス板の合計厚さの２５％以下であって、前記ガラス板の弾性率が８０ＧＰａ以下である多層基板が提供される。

本開示によれば、製造プロセスにおける割れを低減することができる。

第１の実施形態に係る多層基板を示す断面図である。第１の実施形態の構造を模したモデルを示す斜視図である。参考例のモデルを示す斜視図である。第１の実施形態の構造を模したモデルの脆性材料板の内部応力の分布の一例を示す図である。参考例のモデルの脆性材料板の内部応力の分布の一例を示す図である。導電層の厚さと最大内部応力との関係を示す図である。第１の実施形態の構造を模したモデルの弾性率と最大内部応力との関係を示す図である。曲げ試験の概略を示す図である。曲げ歪と曲げ応力との関係を示す図である。第２の実施形態に係る多層基板を示す断面図である。第２の実施形態に係る多層基板の製造方法を示す図（その１）である。第２の実施形態に係る多層基板の製造方法を示す図（その２）である。第２の実施形態に係る多層基板の製造方法を示す図（その３）である。第２の実施形態に係る多層基板の製造方法を示す図（その４）である。第２の実施形態に係る多層基板の製造方法を示す図（その５）である。第２の実施形態に係る多層基板の製造方法を示す図（その６）である。第２の実施形態に係る多層基板の製造方法を示す図（その７）である。第２の実施形態に係る多層基板の製造方法を示す図（その８）である。第２の実施形態に係る多層基板の製造方法を示す図（その９）である。第２の実施形態に係る多層基板の製造方法を示す図（その１０）である。第３の実施形態に係る半導体装置を示す平面図である。第３の実施形態に係る半導体装置に含まれる多層基板を示す断面図である。

以下、本開示の実施形態について添付の図面を参照しながら具体的に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複した説明を省くことがある。

（第１の実施形態）
先ず、第１の実施形態について説明する。図１は、第１の実施形態に係る多層基板を示す断面図である。

第１の実施形態に係る多層基板１００は、図１に示すように、板厚方向に積層された複数の脆性材料板１０１と、隣り合う複数の脆性材料板１０１の間に設けられた樹脂層１２１及び内部導電層１１３Ａと、複数の脆性材料板１０１のうち、板厚方向の両端に位置するものの外面に設けられた外部導電層１１３Ｂと、を有する。内部導電層１１３Ａ及び外部導電層１１３Ｂの合計厚さは、脆性材料板１０１の合計厚さの２５％以下である。

後述のシミュレーションの結果から明らかなように、本実施形態によれば、多層基板１００の内部応力を緩和することができる。従って、裁断時における割れを低減することができる。

ここで、第１の実施形態の効果に関するシミュレーションについて説明する。図２Ａは、第１の実施形態の構造を模したモデルを示す斜視図である。図２Ｂは、参考例のモデルを示す斜視図である。

図２Ａに示すモデル５００では、４枚の脆性材料板５０１が板厚方向に積層されている。脆性材料板５０１の厚さは１００μｍであり、弾性率は７７ＧＰａである。また、脆性材料板５０１の第１の面５０１Ａ上に導電層５１３が形成され、第１の面５０１Ａとは反対側の第２の面５０１Ｂ上に樹脂層５２１が形成されている。従って、隣り合う脆性材料板５０１の間には、樹脂層５２１及び導電層５１３が挟み込まれている。更に、４つの樹脂層５２１のうちで脆性材料板５０１に挟まれていないものの上には導電層５１３が形成されている。樹脂層５２１の厚さは１０μｍであり、導電層５１３の厚さは、１０μｍ、２０μｍ、３０μｍ又は４０μｍである。

図２Ｂに示すモデル６００では、１枚の脆性材料板６０１の第１の面６０１Ａ上に、３つの導電層６１３が間に樹脂層６２１を挟みながら形成されている。脆性材料板６０１の厚さは３００μｍであり、弾性率は７７ＧＰａである。脆性材料板６０１の第１の面６０１Ａとは反対側の第２の面６０１Ｂ上にも、３つの導電層６１３が間に樹脂層６２１を挟みながら形成されている。樹脂層６２１の厚さは１０μｍである。導電層６１３の厚さは、２μｍ、５μｍ又は１０μｍである。

そして、モデル５００及び６００について、２００℃から２５℃まで降温したときに脆性材料板５０１又は６０１に生じる内部応力を算出し、導電層５１３、６１３の厚さ毎に内部応力の最大値（最大内部応力）を特定する。図３Ａに、モデル５００の脆性材料板５０１の内部応力の分布の一例を示し、図３Ｂに、モデル６００の脆性材料板６０１の内部応力の分布の一例を示す。図３Ａには、導電層５１３の厚さが１０μｍの場合の分布を示しており、図３Ｂには、導電層６１３の厚さが１０μｍの場合の分布を示している。図４は、導電層５１３、６１３の厚さと最大内部応力との関係を示す図である。図４の横軸は導電層５１３、６１３の厚さを示し、縦軸は最大内部応力を示す。

一般に、ガラスの平均破壊応力は約４９ＭＰａといわれている。図４に示すように、モデル６００では、導電層６１３の厚さを２μｍと極めて薄くしなければ最大内部応力を４９ＭＰａ以下にすることができない。一方、モデル５００では、導電層５１３の厚さを２０μｍ以下とすれば、最大内部応力を約４９ＭＰａ以下とすることができる。導電層５１３の厚さが２０μｍの場合、脆性材料板５０１の合計厚さが４００μｍであり、導電層５１３の合計厚さが１００μｍであるため、導電層５１３の合計厚さを脆性材料板５０１の合計厚さの２５％以下とすることで、最大内部応力を平均破壊応力以下に抑制することができる。より確実に最大内部応力を平均破壊応力以下に抑制するために、導電層５１３の合計厚さを脆性材料板５０１の合計厚さの２０％以下とすることが好ましく、１５％以下とすることがより好ましい。

モデル５００の最大内部応力は脆性材料板５０１の弾性率にも依存する。そこで、導電層５１３の厚さを１０μｍとし、脆性材料板５０１の弾性率を変化させたときの最大内部応力を算出する。図５は、脆性材料板５０１の弾性率と最大内部応力との関係を示す図である。図５の横軸は脆性材料板５０１の弾性率を示し、縦軸は最大内部応力を示す。

図５に示すように、脆性材料板５０１の弾性率が８０ＧＰａ超の場合、最大内部応力が４９ＭＰａ超となることがある。従って、脆性材料板５０１の弾性率は８０ＧＰａ以下であることが好ましい。弾性率が８０ＧＰａ以下の脆性材料板として、例えばガラスが挙げられる。

また、半導体装置の試験の一つに、外部応力耐性を評価する曲げ試験がある。図６は、曲げ試験の概略を示す図である。この曲げ試験では、図６に示すように、３０ｍｍ離れた２つの支点１１上に試験片１０を載置し、支点１１の中間に圧子１２を２ｍｍ／分の速度で押し付け、試験片１０を曲げる。また、半導体装置の落下衝撃試験におけるプリント配線基板の最大歪は０．１％といわれている。従って、曲げ試験において多層基板に０．１％の歪が生じた場合の曲げ応力が４９ＭＰａ以下であることが好ましい。そして、曲げ歪と曲げ応力との関係は、脆性材料板の数に依存する。図７は、曲げ歪と曲げ応力との関係を示す図である。図７の横軸は曲げ歪を示し、縦軸は曲げ応力を示す。図７に示す関係を得るシミュレーションでは、脆性材料板の厚さを１００μｍ、弾性率を７７ＧＰａとし、隣り合う脆性材料板の間に、厚さが１０μｍの導電層及び厚さが１０μｍの樹脂層を設けている。

図７に示すように、脆性材料板の数が多いほど曲げ応力を緩和することができる。そして、脆性材料板の数が１０以上であれば、０．１％の曲げ歪で曲げ応力を４９ＭＰａ以下とすることができる。従って、多層基板に含まれる脆性材料板の数は１０以上であることが好ましい。

（第２の実施形態）
次に、第２の実施形態について説明する。図８は、第２の実施形態に係る多層基板を示す断面図である。

第２の実施形態に係る多層基板２００は、図８に示すように、板厚方向に積層された１０枚のガラス板２０１と、隣り合う複数のガラス板２０１の間に設けられた樹脂層２２１及び内部導電層２１３Ａと、１０枚のガラス板２０１のうち、板厚方向の両端に位置するものの外面に設けられた外部導電層２１３Ｂと、を有する。ガラス板２０１は、例えば、厚さが８０μｍ～１２０μｍ、弾性率が７７ＧＰａのアルカリフリーガラスの板である。樹脂層２２１は、例えば、厚さが１μｍ～４０μｍのガラスフィラーを含むエポキシの層である。内部導電層２１３Ａ及び外部導電層２１３Ｂはシード層２１１及びめっき層２１２を有し、例えば、シード層２１１はチタン（Ｔｉ）層及び銅（Ｃｕ）層を含み、めっき層２１２はＣｕ層である。シード層２１１がＣｕ層又はＮｉ層であってもよい。例えば、内部導電層２１３Ａ及び外部導電層２１３Ｂの厚さは１μｍ～４０μｍである。樹脂層２２１に、エポキシ以外の熱硬化性材料を用いてもよく、熱可塑性材料、例えばポリイミドを用いてもよく、液晶ポリマー等を用いてもよい。

ガラス板２０１には、貫通孔２０２が形成されており、シード層２１１及びめっき層２１２は貫通孔２０２の内面にも形成されている。また、貫通孔２０２の内側には導電ペースト２１５が充填されている。貫通孔２０２の半径は、例えば１０μｍ～２０μｍであり、導電ペースト２１５は、例えば、銀（Ａｇ）ペースト、はんだペースト、金属錯体又はナノペーストである。はんだとしては、例えば、スズ（Ｓｎ）、銅（Ｃｕ）、ビスマス（Ｂｉ）、銀（Ａｇ）、鉛（Ｐｂ）、ニッケル（Ｎｉ）等の２種以上を含む合金を用いることができる。

１０枚のガラス板２０１のうちで最も下方に位置する１枚のガラス板２０１では、第１の面（上面）２０１Ａ上のほぼ全体に樹脂層２２１が形成され、第１の面２０１Ａとは反対側の第２の面（下面）２０１Ｂ上に外部導電層２１３Ｂが形成されている。

１０枚のガラス板２０１のうちで最も上方に位置する１枚のガラス板２０１では、第１の面２０１Ａ上に外部導電層２１３Ｂが形成され、第２の面２０１Ｂ上に内部導電層２１３Ａが形成されている。これら外部導電層２１３Ｂ及び内部導電層２１３Ａは、例えば貫通孔２０２内のシード層２１１及びめっき層２１２と一体的に形成されている。

１０枚のガラス板２０１のうちで残りの８枚のガラス板２０１では、第１の面２０１Ａ上のほぼ全体に樹脂層２２１が形成され、第２の面２０１Ｂ上に内部導電層２１３Ａが形成されている。

そして、貫通孔２０２内の導電ペースト２１５を介して内部導電層２１３Ａ及び外部導電層２１３Ｂが電気的に接続されている。

このように構成された多層基板２００においては、ガラス板２０１の合計厚さが１０００μｍであり、内部導電層２１３Ａ及び外部導電層２１３Ｂの合計厚さが１１０μｍである。つまり、内部導電層２１３Ａ及び外部導電層２１３Ｂの合計厚さはガラス板２０１の合計厚さの１１％であり、２５％以下である。従って、第１の実施形態におけるシミュレーションから明らかなように、ガラス板２０１に生じる内部応力を４９ＭＰａ以下し、裁断時の割れを抑制することができる。

次に、第２の実施形態に係る多層基板２００の製造方法について説明する。図９Ａ～図９Ｊは、第２の実施形態に係る多層基板２００の製造方法を示す図である。

この製造方法では、図９Ａに示すように、例えば多層基板２００の１６個分に相当するサイズのガラス板２０１を１０枚準備する。そして、ガラス板２０１、導電層２１３及び樹脂層２２１を含む９つの積層ユニット２９１を形成し、ガラス板２０１及び導電層２１３を含むが、樹脂層２２１を含まない１つの積層ユニット２９２を形成し、これらを重ね合わせて温熱プレスを行う。その後、図９Ａ中の裁断線ＣＬに沿ってガラス板２０１を裁断し、１６個の多層基板２００を製造する。図９Ｂ～図９Ｊには、１個の多層基板２００を形成する領域の一部の断面図を示す。

積層ユニット２９１の形成では、図９Ｂに示すように、ガラス板２０１に貫通孔２０２を形成する。貫通孔２０２は、例えばレーザを用いて形成することができる。貫通孔２０２をドリル加工により形成してもよい。

次いで、図９Ｃに示すように、ガラス板２０１の両面及び貫通孔２０２の内面にシード層２１１を形成する。シード層２１１の形成では、例えば、スパッタリング法によりＴｉ層及びＣｕ層を形成する。シード層２１１として、無電解めっき法によりＣｕ層を形成してもよい。

その後、図９Ｄに示すように、ガラス板２０１の第１の面２０１Ａ側でシード層２１１上にマスク２５１を形成し、第２の面２０１Ｂ側でシード層２１１上にマスク２５２を形成する。図９Ｄに示すように、マスク２５１は貫通孔２０２を露出する。マスク２５１の内径を貫通孔２０２よりも大きくしてもよい。マスク２５２は貫通孔２０２を露出すると共に、第２の面２０１Ｂ側で導電層２１３を形成する予定の領域を露出する。続いて、シード層２１１を給電経路とする電解めっき法によりマスク２５１及び２５２から露出するシード層２１１上にめっき層２１２を形成する。

次いで、図９Ｅに示すように、マスク２５１及び２５２を除去する。その後、シード層２１１のめっき層２１２から露出している部分を除去する。シード層２１１の残部及びめっき層２１２が内部導電層２１３Ａ又は外部導電層２１３Ｂに含まれる。

その後、図９Ｆに示すように、第１の面２０１Ａ上に樹脂層２２１を形成する。樹脂層２２１の形成では、例えばドライフィルムレジストを第１の面２０１Ａ上に貼り付ける。樹脂層２２１の厚さは、貫通孔２０２の端部における半径、つまりは第１の面Ａにおける半径の２倍以下とすることが好ましい。例えば、貫通孔２０２の端部における半径が２０μｍであれば、樹脂層２２１としては、厚さが４０μｍ以下のドライフィルムレジストを用いることが好ましい。これは、樹脂層２２１が厚すぎると、後述の導電ペースト２１５の充填が困難となったり、温熱プレスの際に軟化した樹脂層２２１が厚さ方向での導通を阻害したりするからである。

続いて、図９Ｇに示すように、樹脂層２２１に貫通孔２０２を露出する開口を形成し、貫通孔２０２の内側に導電ペースト２１５を充填する。導電ペースト２１５の充填は、例えば印刷法により行うことができる。

このようにして、ガラス板２０１、樹脂層２２１及び導電層２１３を含む積層ユニット２９１が形成される。多層基板２００の製造に際しては、このような積層ユニット２９１を９つ形成する。

積層ユニット２９２は、概ね積層ユニット２９１の形成方法と同様の方法で形成することができる。積層ユニット２９１の形成方法との相違点は、主に下記の点である。第１に、ガラス板２０１の第１の面２０１Ａ側に形成するマスクとして、貫通孔２０２を露出すると共に、第１の面２０１Ａ側で外部導電層２１３Ｂを形成する予定の領域を露出するマスクを用いる。第２に、樹脂層２２１を形成せずに、貫通孔２０２の内側に導電ペースト２１５を充填する。このようにして、図９Ｈに示すように、積層ユニット２９２を形成することができる。

９つの積層ユニット２９１及び１つの積層ユニット２９２を準備した後、図９Ｉに示すように、９つの積層ユニット２９１を積層し、その上に１つの積層ユニット２９２を積層する。このとき、積層方向で隣り合うガラス板２０１の間で、第１の面２０１Ａと第２の面２０１Ｂとが対向するようにする。

次いで、図９Ｊに示すように、９つの積層ユニット２９１及び１つの積層ユニット２９２の積層体を積層方向で温熱プレスする。この結果、積層方向で隣り合うガラス板２０１の間で、一方のガラス板２０１の第１の面２０１Ａ上の樹脂層２２１が、他方のガラス板２０１の第２の面２０１Ｂにも密着し、これら２枚のガラス板２０１が樹脂層２２１により互いに強固に接着される。また、各導電ペースト２１５が軟化して後に硬化して、これらが一体化した導電ビア２１６が形成される。

このようにして、第２の実施形態に係る多層基板２００を製造することができる。

なお、樹脂層２２１の第１の面２０１Ａ上に形成した時の厚さが、貫通孔２０２の端部における半径の２倍以下であれば、結果物である多層基板２００における樹脂層２２１の厚さは貫通孔２０２の端部における半径の２倍以下となる。

（第３の実施形態）
第３の実施形態は、多層基板を含む半導体装置に関する。図１０は、第３の実施形態に係る半導体装置を示す平面図である。図１１は、第３の実施形態に係る半導体装置に含まれる多層基板を示す断面図である。

第３の実施形態に係る半導体装置３０は、図１０に示すように、多層基板３００、中央処理装置（central processing unit：ＣＰＵ）３６１及びメモリチップ３６２を含む。平面視で、多層基板３００は矩形の形状を有し、ＣＰＵ３６１は多層基板３００の中央に搭載され、メモリチップ３６２はＣＰＵ３６１の周辺に搭載されている。

図１１に示すように、多層基板３００は、板厚方向に積層された複数のガラス板３０１と、隣り合う複数のガラス板３０１の間に設けられた樹脂層３２１及び内部導電層３１３Ａと、複数のガラス板３０１のうち、板厚方向の両端に位置するものの外面に設けられた外部導電層３１３Ｂと、を有する。ガラス板３０１、樹脂層３２１、内部導電層３１３Ａ及び外部導電層３１３Ｂは、配置された位置を除き、第２の実施形態におけるガラス板２０１、樹脂層２２１、内部導電層２１３Ａ及び外部導電層２１３Ｂと同様に構成されている。

第３の実施形態では、図１１に示すように、ＣＰＵ３６１が搭載されるＣＰＵ搭載領域３７１内の外部導電層３１３Ｂと、メモリチップ３６２が搭載されるメモリチップ搭載領域３７２内の外部導電層３１３Ｂとが内部導電層３１３Ａを介して電気的に接続されている。また、図１１に図示しないが、第２の実施形態と同様に、多層基板３００の一方の面（上面）上の外部導電層３１３Ｂから他方の面（下面）上の外部導電層３１３Ｂまで電気的に繋がる経路も設けられている。

このように、多層基板３００は、その積層方向（厚さ方向）の両側の外部導電層３１３Ｂ同士を電気的に接続する経路だけでなく、一方の面側の２つの外部導電層３１３Ｂ同士を電気的に接続する経路を含む。従って、多層基板３００を介してＣＰＵ３６１とメモリチップ３６２とを短い信号経路で接続することができる。

なお、本開示は、脆性材料の中でも特に安価で割れやすいガラスに好適であるが、脆性材料板の材料はガラスに限定されない。例えば、脆性材料板の材料として、ダイヤモンド、セラミック、シリコン、ガラス、窒化ガリウム（ＧａＮ）又はサファイア等を用いることができる。

また、脆性材料板、樹脂層及び導電層の厚さは必ずしも均一である必要はない。

また、多層基板の全体において、脆性材料板と、隣り合う脆性材料板の間に設けられた樹脂層及び内部導電層とが積層されている必要はなく、多層基板の一部の層において、脆性材料板と、隣り合う脆性材料板の間に設けられた樹脂層及び内部導電層とが積層されていてもよい。例えば、多層基板の他の一部にガラスエポキシ基板等の樹脂基板が用いられていてもよい。

以下、本開示の諸態様を付記としてまとめて記載する。

（付記１）
板厚方向に積層された複数の脆性材料板と、
隣り合う前記脆性材料板の間に設けられた樹脂層及び内部導電層と、
前記複数の脆性材料板のうち、前記板厚方向の両端に位置する脆性材料板の外面に設けられた外部導電層と、
を有し、
前記内部導電層及び前記外部導電層の合計厚さは、前記脆性材料板の合計厚さの２５％以下であることを特徴とする多層基板。
（付記２）
前記内部導電層及び前記外部導電層の合計厚さは、前記脆性材料板の合計厚さの２０％以下であることを特徴とする付記１に記載の多層基板。
（付記３）
前記脆性材料板の弾性率が８０ＧＰａ以下であることを特徴とする付記１又は２に記載の多層基板。
（付記４）
前記脆性材料板を１０以上含むことを特徴とする付記１乃至３のいずれか１項に記載の多層基板。
（付記５）
前記脆性材料板はガラス板であることを特徴とする付記１乃至４のいずれか１項に記載の多層基板。
（付記６）
前記多層基板の一部の層において、前記複数の脆性材料板と、隣り合う前記脆性材料板の間に設けられた樹脂層及び内部導電層とが、積層されていることを特徴とする付記１乃至５のいずれか１項に記載の多層基板。

１００、２００、３００：多層基板
１０１：脆性材料板
１１３Ａ、２１３Ａ、３１３Ａ：内部導電層
１１３Ｂ、２１３Ｂ、３１３Ｂ：外部導電層
１２１、２２１、３２１：樹脂層
２０１、３０１：ガラス板

Claims

板厚方向に積層された複数のガラス板と、
隣り合う前記ガラス板の間に設けられた樹脂層及び内部導電層と、
前記複数のガラス板のうち、前記板厚方向の両端に位置するガラス板の外面に設けられた外部導電層と、
を有し、
前記ガラス板の最大内部応力を４９ＭＰａ以下にするために、
前記ガラス板を１０以上含み、
前記内部導電層及び前記外部導電層の合計厚さは、前記ガラス板の合計厚さの２５％以下であって、
前記ガラス板の弾性率が８０ＧＰａ以下であることを特徴とする多層基板。
前記多層基板の一部の層において、前記複数のガラス板と、隣り合う前記ガラス板の間に設けられた樹脂層及び内部導電層とが、積層されていることを特徴とする請求項１記載の多層基板。