JP7204319B2 - エネルギー線の検出器、検出装置、機器 - Google Patents
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Description
図1、2を用いて第1実施形態を説明する。
図3を用いて第2実施形態を説明する。図3(b)は、図1(b)と同様の断面図である。図3(a)は、図2(b)のうちの検出領域10の一部の断面を拡大した断面図を示している。図3(c)は、図3(b)のうちの周辺領域20の一部の断面を拡大した断面図を示している。
図4を用いて第3実施形態を説明する。図4(a)は図1(b)と同様の断面図である。中間層220は第2実施形態と同様に絶縁体層221と導電体層222を含み、さらに接着層224を含む。絶縁体層221と半導体層100との間に配された接着層224が絶縁体層221と半導体層100とを接着している。半導体基板である支持部210にはMOSトランジスタTr5、Tr6が設けられている。MOSトランジスタTr6は、半導体層100を貫通する電極114(貫通電極)と、層間絶縁膜111上の導電部材113を介して導電体層112に接続されている。これにより、例えばMOSトランジスタTr3とMOSトランジスタTr6とが電気的に接続されている。このように、周辺領域20において回路を2つの半導体(半導体層100と支持部210)に形成することで、周辺領域20の半導体素子の集積率を高め、周辺回路を高機能化、高性能化することができる。
図5を用いて第4実施形態を説明する。図5(a)は図1(a)のA-B線に対応した部分の断面図であり、図5(b)は図1(c)に対応した平面図である。第4実施形態では、検出領域10に支持部150が設けられている点が第1実施形態と異なる。支持部210は周辺領域20において半導体層100を支持し、支持部150は検出領域10において半導体層100を支持する。図5(b)において支持部150として示した実線で囲まれた範囲の内側支持部150である。
図6を用いて第5実施形態を説明する。図6(a)は図1(a)のA-B線に対応した部分の断面図であり、図5(b)は図1(c)に対応した平面図である。
図7を用いて第6実施形態を説明する。図7(a)は図1(a)のA-B線に対応した部分の断面図であり、図7(b)は図1(c)に対応した平面図である。第6実施形態では、支持部210が半導体層100と同一の単結晶半導体で構成されている。検出領域10における半導体層100は溝106の下において厚さT1を有し、厚さT1は、周辺領域20における厚さT2よりも小さい(T1<T2)。また、厚さT1は、検出領域10における半導体層100の他の部分の厚さT4よりも小さい(T1<T4)。厚さT1、T4は距離D1、D2よりも大きい(D1<T1、D2<T1、D1<T4、D2<T1)。このように、周辺領域20の支持部210を検出領域10の半導体層100と同一の単結晶半導体で構成すれば半導体層100の剛性を高くできるため、溝106の深さD3を大きくしても、検出器ICの剛性を確保できる。第6実施形態でも溝106を画素間に設けることで、検出領域10における画素間のクロストークを低減することができる。検出領域10内の画素間の分離性能を向上するためには、半導体層100の溝106(裏面102の凹部)の幅Waは、溝106の間の半導体層100の幅Wb(裏面102の凸部の幅)よりも小さいこと(Wa<Wb)が好ましい。また、Wa<Wa+Wbも好ましく、Wa≧(Wa+Wb)/2であることがより好ましい。幅Waは例えば0.5~2.0μmであり幅Wbは例えば1~10μmである。
図8を用いて第7実施形態を説明する。図8(a)に示す形態では、配線構造体110の層間絶縁膜111に凹部を設けており、この凹部の中に空間31を配している。空間31が位置する凹部を設けることにより、距離D1を配線構造体110の厚さよりも小さくすることができる。このため、配線構造体110が厚かったり、半導体層100が薄かったりしても、距離D1を距離t1よりも小さくすることが容易になる。
図9を用いて第8実施形態を説明する。第8実施形態は検出器ICの製造方法を示している。図9(a)に示す工程aでは半導体基板1000の上に配線構造体110と保護膜120を形成する。図9(b)に示す工程bでは半導体基板1000の上方(配線構造体110の上方、保護膜120の上)に、接着層320を介して仮基板310を固定する。図9(c)に示す工程cでは、半導体基板1000を所定の厚さt1まで薄化して半導体層100を形成する。図9(d)に示す工程dでは支持部210となる支持部材2100を用意する。図9(e)に示す工程eでは支持部材2100を中間層220を介して半導体層100に接合して、支持部材2100から支持部210を形成する。図9(f)に示す工程fでは、半導体層100の上方(配線構造体110の上方、保護膜120の上)から仮基板310を除去する。図9(g)に示す工程gでは、さらに接着層320を除去する。図9(h)に示す工程hでは、保護膜120に開口123を形成する。以上のようにして、検出器ICを製造することができる。
図10を用いて第9実施形態を説明する。図10(a)に示す工程aでは半導体層100と絶縁体層である中間層220と基体211を有するSOIウエハ234の上に、配線構造体110と保護膜120を形成する。図10(b)に示す工程bでは基体211のうちの周辺領域20となる部分を残して、検出領域10に対応する部分を除去する。図10(c)に示す工程cでは保護膜120に開口123を形成する。図10(d)に示す工程dではSOIウエハ234をダインシングして複数の検出器ICに分割する。以上のようにして、検出器ICを製造することができる。
図11を用いて第10実施形態を説明する。第10実施形態は、検出器ICと、検出器ICを収容する容器であるパッケージPKGと、を備える検出装置APRに対応する。パッケージPKGは基体40と蓋体45を備える。さらにパッケージPKGは内部端子41、外部端子42、結合材43、44を備える。基体40は下段部47、搭載段部48、端子段部46、上段部49の複数の段部を有する凹型の形状を有する。基体40は例えばセラミックからなる。搭載段部48には検出器ICの周辺領域20、特に支持部210が結合材43によって固定されている。検出器ICで発生した熱は支持部210を介して搭載段部48に放熱され、基体40から外部へ放熱される。基体40を強制冷却するように、検出装置APRあるいは検出装置APRを備える機器(後述)を構成してもよい。端子段部46には内部端子41が設けられ、内部端子41にはボンディングワイヤ50を介して検出器ICが電気的に接続されている。上段部49には結合材44によって蓋体45が固定されている。結合材44は樹脂あるいはロウ材である。蓋体45は検出領域10上に開口450を有している。開口450と表面101との間に空間31が形成されている。下段部47と裏面102との間に空間32が形成されている。下段部47が搭載段部48よりも窪んでいることで空間32を広く取り、下段部47と裏面102との距離を大きくしている。これにより、半導体層100を透過したエネルギー線が下段部47で反射することを抑制している。外部端子42としてはPGA端子が好適であるが、ピン型ソケットに装着可能なLGA端子であってもよい。外部端子42をPGA端子とすることで、後述する機器における検出器IC交換を容易にする。
図11(a)を用いて第11実施形態を説明する。図11(a)に示した機器EQPは、検出器ICを搭載する。検出器ICは、検出装置APRに含まれ、上述のように検出装置APRは検出器ICを収容するパッケージPKGを含みうる。機器EQPは、光学系OPT、制御装置CTRL、処理装置PRCS、表示装置DSPL、記憶装置MMRYの少なくともいずれかを更に備え得る。光学系OPTはエネルギー線を検出器ICに結像するものであり、例えばエネルギー線源やレンズやシャッター、ミラーである。制御装置CTRLは検出器ICを制御するものであり、例えばASICなどの半導体デバイスである。処理装置PRCSは検出器ICから出力された信号を処理するものであり、AFE(アナログフロントエンド)あるいはDFE(デジタルフロントエンド)を構成する。処理装置PRCSは、CPU(中央処理装置)やASIC(特定用途向け集積回路)などの半導体デバイスである。表示装置DSPLは検出器ICで得られた情報(画像)を表示する、EL表示装置や液晶表示装置である。記憶装置MMRYは、検出器ICで得られた情報(画像)を記憶する、磁気デバイスや半導体デバイスである。記憶装置MMRYは、SRAMやDRAMなどの揮発性メモリ、あるいは、フラッシュメモリやハードディスクドライブなどの不揮発性メモリである。機械装置MCHNはモーターやエンジン等の可動部あるいは推進部を有する。機器EQPでは、検出器ICから出力された信号を表示装置DSPLに表示したり、機器EQPが備える通信装置(不図示)によって外部に送信したりする。そのために、機器EQPは、検出器ICが有する記憶回路部や演算回路部とは別に、記憶装置MMRYや処理装置PRCSを更に備えることが好ましい。
図12(b)を用いて第12実施形態を説明する。図12(b)は、上記実施形態で説明した検出器ICを有する透過型電子顕微鏡(TEM)の構成を示す概略図である。電子顕微鏡としての機器EQPの電子線源1002(電子銃)より放出されたエネルギー線である電子線1003は、照射レンズ1004によって集束され、試料ホルダーに保持されている、分析対象としての試料Sに照射されるようになっている。電子線1003が通過する空間は、機器EQPが備える真空チャンバー1001(鏡筒)によって形成され、この空間は真空に保持される。検出器ICは電子線1003が通過する真空の空間に面するように配置される。換言すれば、空間31および空間32の少なくとも一方は、真空チャンバー1001によって形成された空間と連通する。そのため、上述した空間31と空間32のうち、少なくともそこから半導体層100へ電子線1003が入射する側の空間は真空になっている。電子線1003が出射する側の空間も真空であることが好ましい。これは半導体層100の上下の空間31、32で気圧が異なると、半導体層100に大きな力が加わるためである。試料Sを透過した電子線1003は、対物レンズ1006と拡大レンズ系1007により拡大され、検出器ICに投影される。試料Sに電子線を照射するための電子光学系を照射光学系といい、試料Sを透過した電子線を検出器ICに結像させるための電子光学系を結像光学系という。試料Sを凍結(クライオ)状態で測定できるように、低温状態を保持する試料保持台を試料ホルダーに設けてもよい。
20 周辺領域
100 半導体層
101 表面
102 裏面
110 配線構造体
210 支持部
31、32 空間
Claims (23)
- エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、CMOS回路が設けられている周辺領域を有する検出器であって、
前記検出領域および前記周辺領域に含まれ、第1面および前記第1面とは反対側の第2面を有する半導体層と、
少なくとも前記検出領域に含まれ、前記半導体層に対する前記第1面側の空間と前記半導体層に対する前記第2面側の空間との間に配された配線構造体と、を備え、
前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
前記複数の検出部は、第1の検出部と、前記第1の検出部と隣り合う第2の検出部と、を有し、
前記第1の検出部と、前記第1の検出部と前記第2の検出部の間と、前記第2の検出部にわたり、前記半導体層の厚さが100μmより小さく、
前記検出領域において前記半導体層を挟んだ前記第1面側の前記空間と前記第2面側の前記空間との間の距離が前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
前記半導体層の前記厚さが、前記検出領域における前記第1面と前記第1面側の前記空間との間の距離および前記検出領域における前記第2面と前記第2面側の前記空間との間の距離よりも大きく、
前記周辺領域は、第1部分、第2部分、第3部分、第4部分を有し、
前記第1部分、前記第2部分、前記第3部分、前記第4部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
前記平面視における第1方向において、前記第1部分の前記支持部と、前記第2部分の前記支持部との間に、前記第2面側の前記空間が設けられ、
前記平面視における前記第1方向に直交する第2方向において、前記第3部分の前記支持部と前記第4部分の前記支持部との間に前記第2面側の前記空間が設けられ、
前記第1方向における前記第1部分の前記支持部の幅、もしくは、前記第2部分の前記支持部の幅は、前記第1方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きい、または、
前記第2方向における前記第3部分の前記支持部の幅、もしくは、前記第4部分の前記支持部の幅は、前記第2方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きいことを特徴とする検出器。 - 前記検出領域における前記第1面と前記第1面側の前記空間との間の距離が前記検出領域における前記第2面と前記第2面側の空間との間の距離よりも大きい、請求項1に記載の検出器。
- 前記第1面と前記第1面側の前記空間との間に、前記配線構造体が設けられている、請求項1または2に記載の検出器。
- 前記検出領域において、前記第2面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも大きい、請求項1乃至3のいずれか1項に記載の検出器。
- 前記検出領域において、前記第2面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも小さい、請求項1乃至3のいずれか1項に記載の検出器。
- 前記第2面側の空間と前記半導体層との間に配された絶縁体膜を更に備える、請求項1乃至5のいずれか1項に記載の検出器。
- 前記半導体層と前記支持部との間には絶縁体層が設けられている、請求項1乃至6のいずれか1項に記載の検出器。
- 前記半導体層の前記厚さは10μmより大きいこと、および
前記周辺領域の前記厚さは100μm以上、5000μm以下であること、
の少なくともいずれかを満たす、請求項1乃至7のいずれか1項に記載の検出器。 - 前記検出領域には各々が複数のMOSトランジスタを含む複数の読出回路が行列状に設けられている、請求項1乃至8のいずれか1項に記載の検出器。
- エネルギー線を検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、CMOS回路が設けられている周辺領域を有する検出器であって、
前記検出領域および前記周辺領域に含まれ、第1面および前記第1面とは反対側の第2面を有する半導体層と、
少なくとも前記検出領域に含まれ、前記半導体層に対する前記第1面側の空間と前記半導体層との間に配された配線構造体と、を備え、
前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
前記複数の検出部は、第1の検出部と、前記第1の検出部と隣り合う第2の検出部と、を有し、
前記第1の検出部と、前記第1の検出部と前記第2の検出部の間と、前記第2の検出部にわたり、前記半導体層の厚さが100μmより小さく、
前記検出領域において、前記第1面側の前記空間と、前記半導体層の前記第2面側の間の距離が、前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
前記半導体層の前記厚さが、前記検出領域における前記第1面と前記第1面側の前記空間との間の距離よりも大きく、
前記周辺領域は、第1部分、第2部分、第3部分、第4部分を有し、
前記第1部分、前記第2部分、前記第3部分、前記第4部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
前記平面視における第1方向において、前記第1部分の前記支持部と、前記第2部分の前記支持部との間に、前記第2面側の前記空間が設けられ、
前記平面視における前記第1方向に直交する第2方向において、前記第3部分の前記支持部と前記第4部分の前記支持部との間に前記第2面側の前記空間が設けられ、
前記第1方向における前記第1部分の前記支持部の幅、もしくは、前記第2部分の前記支持部の幅は、前記第1方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きい、または、
前記第2方向における前記第3部分の前記支持部の幅、もしくは、前記第4部分の前記支持部の幅は、前記第2方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きいことを特徴とする検出器。 - 前記検出領域において、前記第2面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも大きい、請求項10に記載の検出器。
- 前記検出領域において、前記第2面には複数の凹部と複数の凸部が交互に設けられており、前記凹部の幅が前記凸部の幅よりも小さい、請求項10に記載の検出器。
- 前記第2面側の空間と前記半導体層との間に配された絶縁体膜を更に備える、請求項10乃至12のいずれか1項に記載の検出器。
- 前記半導体層と前記支持部との間には絶縁体層が設けられている、請求項10乃至13のいずれか1項に記載の検出器。
- 前記半導体層の前記厚さは10μmより大きいこと、および
前記周辺領域の前記厚さは100μm以上、5000μm以下であること、
の少なくともいずれかを満たす、請求項10に記載の検出器。 - 請求項1乃至15のいずれか1項に記載の検出器と、
前記検出器を収容する容器と、を備え、
前記周辺領域が前記容器に固定されている検出装置。 - 前記容器は前記第1面側に配された蓋体を含み、
前記蓋体は、前記検出領域に重なる開口を有している、請求項16に記載の検出装置。 - 請求項1乃至15のいずれか1項に記載の検出器と、
前記検出器から出力された信号を処理する処理装置と、を備える機器。 - 物体を保持するホルダーと、
請求項1乃至15のいずれか1項に記載の検出器と、を備え、
前記検出器は、前記物体から前記検出器に向かうエネルギー線を検出するように配置されている機器。 - 物体にエネルギー線を照射するためのエネルギー線源と、
請求項1乃至15のいずれか1項に記載の検出器と、を備え、
前記検出器は、前記物体から前記検出器に向かうエネルギー線を検出するように配置されている機器。 - 前記検出器は、前記エネルギー線源から照射され、前記物体を透過したエネルギー線が前記半導体層に入射するように配置されている、請求項20に記載の機器。
- 前記エネルギー線源は電子線源である、請求項20または21に記載の機器。
- 電子線が通過する空間を形成するチャンバーと、電子線を直接検出する検出領域、および、前記検出領域に対する平面視において前記検出領域の周辺に位置し、CMOS回路が設けられている周辺領域を有する検出器と、備える機器であって、
前記検出器は、
前記検出領域および前記周辺領域に含まれ、第1面および前記第1面とは反対側の第2面を有する半導体層と、
少なくとも前記検出領域に含まれ、前記半導体層に対する前記第1面側の空間と前記半導体層に対する前記第2面側の空間との間に配された配線構造体と、を備え、
前記検出領域に位置する前記半導体層には、ダイオード構造を有する複数の検出部を有しており、
前記チャンバーによって形成された空間が、前記第1面側の前記空間および前記第2面側の前記空間の少なくとも一方と連通しており、
前記複数の検出部は、第1の検出部と、前記第1の検出部と隣り合う第2の検出部と、を有し、
前記第1の検出部と、前記第1の検出部と前記第2の検出部の間と、前記第2の検出部にわたり、前記半導体層の厚さが100μmよりも小さく、
前記検出領域を挟んだ前記第1面側の前記空間と前記第2面側の前記空間との間の距離が、前記半導体層を含む前記周辺領域の厚さよりも小さく、かつ、
前記半導体層の前記厚さが、前記検出領域における前記第1面と前記第1面側の前記空間との間の距離および前記検出領域における前記第2面と前記第2面側の前記空間との間の距離よりも大きく、
前記周辺領域は、第1部分、第2部分、第3部分、第4部分を有し、
前記第1部分、前記第2部分、前記第3部分、前記第4部分のそれぞれは、前記周辺領域において前記半導体層を支持する支持部を含み、
前記平面視における第1方向において、前記第1部分の前記支持部と、前記第2部分の前記支持部との間に、前記第2面側の前記空間が設けられ、
前記平面視における前記第1方向に直交する第2方向において、前記第3部分の前記支持部と前記第4部分の前記支持部との間に前記第2面側の前記空間が設けられ、
前記第1方向における前記第1部分の前記支持部の幅、もしくは、前記第2部分の前記支持部の幅は、前記第1方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きい、または、
前記第2方向における前記第3部分の前記支持部の幅、もしくは、前記第4部分の前記支持部の幅は、前記第2方向における前記第1の検出部の長さ、もしくは、前記第2の検出部の長さ、よりも大きいことを特徴とする機器。
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