WO2016021416A1 - 機能性素子および電子機器 - Google Patents

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WO2016021416A1
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region
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functional
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light receiving
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出穂 畑田
真弥 山川
篤史 鈴木
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ソニー株式会社
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    • H01L31/115—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation
    • H01L31/117—Devices sensitive to very short wavelength, e.g. X-rays, gamma-rays or corpuscular radiation of the bulk effect radiation detector type, e.g. Ge-Li compensated PIN gamma-ray detectors
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/30—Transforming light or analogous information into electric information
    • H04N5/32—Transforming X-rays

Definitions

  • the present technology relates to a functional element having a semiconductor layer and an electronic device including the functional element.
  • the crystal structure is somewhat broken on the end face formed by cutting.
  • dark current is generated due to the collapse of the crystal structure. Since the dark current becomes electrical noise for the signal current obtained by the photodiode, it is necessary to reduce the dark current itself or to reduce the influence of the dark current on the signal current.
  • a measure for reducing the influence of the dark current on the signal current by moving the light receiving area away from the end face is known.
  • the dark current itself is reduced by providing a coating layer on the end face or providing an impurity layer so as to reach the semiconductor substrate from the surface of the semiconductor layer in the scribe line. It has been proposed.
  • a functional element according to an embodiment of the present technology includes a first region and an annular second region surrounding the first region in a gap between the first region and the end surface on an upper surface of a semiconductor layer having an end surface. Yes.
  • the functional element of this technique is provided with the 1st functional part which can guide the carrier which generate
  • An electronic apparatus includes the functional element described above and a control unit that controls the functional element.
  • the first carrier capable of inducing carriers generated on the end surface to the outside in the annular second region surrounding the first region in the gap between the first region and the end surface.
  • a functional part is provided.
  • the dark current generated at the end face can be extracted to the outside by the first function unit. Therefore, even when the first region is provided near the end face, the dark current generated at the end face is The influence on one area can be reduced.
  • the first functional unit since the first functional unit only needs to be a current path for dark current generated at the end face in the semiconductor layer, it is not necessary to provide the first functional part with a large area, and the covering layer is provided on the end face. There is no need to provide an impurity layer or to penetrate the semiconductor layer.
  • the first functional unit capable of guiding the carrier generated on the end surface to the outside is provided in the annular second region surrounding the first region. Therefore, it is possible to reduce the influence of the dark current generated at the end face on the signal current flowing through the first region while suppressing the deterioration of the S / N ratio and the increase in manufacturing cost.
  • the effect of this technique is not necessarily limited to the effect described here, Any effect described in this specification may be sufficient.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 4 is a diagram illustrating an example of a cross-sectional configuration along line AA of the light receiving element in FIG. 3.
  • FIG. 8 is a diagram illustrating an example of a manufacturing procedure of a radiation detector including the light receiving element of FIGS. 3 to 7. It is a figure showing an example of the section composition of the photo acceptance unit concerning a comparative example. It is a figure showing an example of the section composition of the photo acceptance unit concerning a comparative example. It is a figure showing an example of the outer cathode voltage dependence of the dark current derived
  • FIG. 28 is a diagram illustrating an example of a cross-sectional configuration along the line AA of the circuit board of FIG. 27. It is a figure showing an example of the manufacturing procedure of the radiation detector of FIG.
  • First embodiment radiation detector
  • An example in which a dark current induction unit is provided at the edge of each pixel Modified example of first embodiment (radiation detector) 2.
  • Variation of in-plane layout of each impurity region Second embodiment (radiation detector) 3.
  • Example in which the scintillator layer is omitted Third embodiment (imaging apparatus) 5.
  • Example in which the radiation detector according to each of the above embodiments is used as an imaging unit of an imaging apparatus.
  • Fourth embodiment imaging system 6.
  • Example in which the imaging apparatus is incorporated in an imaging system Modified example of fourth embodiment (imaging system)
  • FIG. 1 shows an example of a cross-sectional configuration of the radiation detector 1 according to the present embodiment.
  • FIG. 2 shows an example of the configuration of the upper surface 1A of the radiation detector 1 of FIG.
  • the radiation detector 1 detects radiation such as ⁇ rays, ⁇ rays, ⁇ rays, or X-rays, and is an indirect conversion type radiation detector.
  • the indirect conversion method refers to a method in which radiation is converted into an optical signal and then converted into an electrical signal.
  • the radiation detector 1 includes, for example, a circuit board 10, a scintillator layer 20, and a reflection plate 30.
  • the circuit board 10 converts an optical signal into an electric signal.
  • the circuit board 10 includes a wiring board 10A and a plurality of light receiving elements 10B.
  • the light receiving element 10B corresponds to a specific example of “functional element” of the present technology.
  • the wiring board 10A is disposed on the lower surface 1B side of the radiation detector 1, and each light receiving element 10B is disposed on the scintillator layer 20 side.
  • the wiring board 10A includes, for example, a supporting board, a driving circuit formed on the supporting board, and various wirings for connecting the driving circuit and the light receiving element 10B to an external circuit.
  • the support substrate is composed of, for example, a semiconductor substrate or a glass substrate.
  • the drive circuit includes, for example, a plurality of transistors that perform on / off control of the light receiving element 10B based on a control signal from an external circuit.
  • Each transistor is composed of, for example, a field effect thin film transistor (TFT).
  • TFT field effect thin film transistor
  • a plurality of transistors are provided for each of the light receiving elements 10B, and the imaging pixel Px1 is configured by a set of the light receiving elements 10B and the transistors.
  • the wiring board 10A includes, for example, a conversion circuit that converts the photocurrent output from the light receiving element 10B into a voltage signal, an amplifier circuit that amplifies the voltage signal output from the conversion circuit, and an analog signal output from the amplifier.
  • An A / D conversion circuit that converts the signal may be included. At least one of the conversion circuit, the amplifier circuit, and the A / D conversion circuit may be provided in the drive circuit.
  • the light receiving element 10B generates a signal charge (photocurrent) having a charge amount corresponding to the amount of light (incident light) incident on the upper surface of the light receiving element 10B from the scintillator layer 20 side, and accumulates the signal inside the photoelectric conversion unit 10E ( (Described later).
  • the photoelectric conversion unit 10E corresponds to a specific example of “second functional unit” of the present technology.
  • the photoelectric conversion unit 10E includes, for example, a PN (PositivesNegative) photodiode or a PIN (Positive IntrinsicnsNegative) photodiode.
  • the photoelectric conversion unit 10E will be described in detail later.
  • the plurality of light receiving elements 10B are arranged at positions facing the area (pixel area 1C) excluding the edge (frame area 1D) of the upper surface 1A of the radiation detector 1.
  • the plurality of light receiving elements 10B are mounted on a common wiring board 10A.
  • the plurality of light receiving elements 10B are two-dimensionally arranged on the wiring substrate 10A, for example.
  • the light receiving element 10B is transferred onto the wiring substrate 10A using, for example, a transfer technique.
  • the plurality of light receiving elements 10B are spaced apart from each other in the plane. Therefore, the upper surface of the light receiving element 10B is surrounded by a gap formed between two light receiving elements 10B adjacent to each other.
  • the width of the gap is, for example, equal to or smaller than the lateral width of the light receiving element 10B.
  • FIG. 3 shows an example of the configuration of the lower surface of the light receiving element 10B.
  • FIG. 4 shows an example of a cross-sectional configuration along the line AA of the light receiving element 10B of FIG. In FIG. 4, the cross section of the light receiving element 10B is drawn upside down.
  • the upper side of FIG. 4 is referred to as the upper side
  • the lower side of FIG. 4 is referred to as the lower side.
  • the light receiving element 10B is, for example, a sub-millimeter size chip.
  • the light receiving element 10B may be larger than the submillimeter size.
  • the light receiving element 10B has an end face 10G formed by being cut by dicing or dry etching.
  • the end face 10G corresponds to a specific example of “end face” of the present technology.
  • the light receiving element 10B has, for example, a rectangular parallelepiped shape.
  • a protective film may be formed on the end face 10G of the light receiving element 10B.
  • the light receiving element 10 ⁇ / b> B includes a p-type substrate 11, a p-type semiconductor layer 12 and an insulating layer 13 provided on the p-type substrate 11.
  • the p-type semiconductor layer 12 corresponds to a specific example of “semiconductor layer” of the present technology.
  • the p-type semiconductor layer 12 and the insulating layer 13 are stacked on the p-type substrate 11 in this order.
  • the p-type semiconductor layer 12 is exposed on the end face 10G of the light receiving element 10B. That is, the p-type semiconductor layer 12 has the end face 10G.
  • the p-type substrate 11 is a bulk Si crystal substrate containing a high-concentration p-type impurity of about 1 ⁇ 10 17 cm ⁇ 3 , for example.
  • the p-type semiconductor layer 12 is a low-concentration p-type epitaxial Si layer, for example, about 1 ⁇ 10 15 cm ⁇ 3 .
  • Examples of the p-type impurity include boron (B).
  • the insulating layer 13 is formed, for example, by thermally oxidizing the surface of a bulk Si crystal substrate.
  • the light receiving element 10B has an inner region 10C and an annular outer region 10D surrounding the inner region 10C in the gap between the inner region 10C and the end surface 10G on the upper surface of the p-type semiconductor layer 12.
  • the inner region 10C corresponds to a specific example of “first region” of the present technology.
  • the outer region 10D corresponds to a specific example of “second region” of the present technology.
  • the light receiving element 10B has a p-type well 14A in the inner region 10C, and a p-type region 14B in a part of the upper surface of the p-type well 14A.
  • the p-type region 14B corresponds to a specific example of “third semiconductor region” of the present technology.
  • the p-type region 14B is for lowering the contact resistance between an anode electrode 15 and a p-type well 14A, which will be described later, and has a p-type impurity concentration higher than the p-type impurity concentration of the p-type semiconductor layer 12 and the p-type well 14A. It has become.
  • the p-type well 14A is provided in an annular shape on the outer edge of the inner region 10C.
  • the p-type well 14 ⁇ / b> A is formed by diffusing p-type impurities from the upper surface of the p-type semiconductor layer 12 in the p-type semiconductor layer 12.
  • the p-type region 14B is formed by diffusing p-type impurities in a high concentration from the upper surface of the p-type well 14A in the p-type well 14A.
  • the light receiving element 10B has an n-type region 16 having a conductivity type different from that of the p-type semiconductor layer 12 in a region surrounded by the p-type well 14A on the upper surface of the inner region 10C.
  • the n-type region 16 corresponds to a specific example of “second semiconductor region” of the present technology.
  • the outer edge of the n-type region 16 is in contact with the inner edge of the p-type well 14A.
  • the n-type region 16 is made of, for example, a semiconductor having an n-type impurity concentration of about 1 ⁇ 10 19 cm ⁇ 3 . Examples of the n-type impurity include antimony (Sb) and arsenic (As).
  • the n-type region 16 is formed by diffusing n-type impurities in a high concentration from the upper surface of the p-type semiconductor layer 12 with respect to the p-type semiconductor layer 12.
  • a pn junction (junction region 10H) is formed at the boundary between the n-type region 16 and the p-type semiconductor layer 12 or at the boundary between the n-type region 16 and the p-type well 14A.
  • the pn junction (junction region 10H) corresponds to a specific example of the “pn junction of the second functional unit” of the present technology.
  • the light receiving element 10 ⁇ / b> B has an anode electrode 15 electrically connected to the p-type region 14 ⁇ / b> B through the opening of the insulating layer 13.
  • the anode electrode 15 corresponds to a specific example of “third electrode” of the present technology.
  • the light receiving element 10 ⁇ / b> B further includes an inner cathode electrode 17 that is electrically connected to the n-type region 16 through another opening of the insulating layer 13.
  • the inner cathode electrode 17 corresponds to a specific example of “second electrode” of the present technology.
  • the anode electrode 15 and the inner cathode electrode 17 are made of a metal material such as AlCu, for example.
  • the p-type well 14A, the p-type region 14B, the n-type region 16, the junction region 10H, the anode electrode 15, and the inner cathode electrode 17 constitute a photoelectric conversion unit 10E.
  • the photoelectric conversion unit 10E serves as a current path P1 in the inner region 10C and controls the movement of carriers in the inner region 10C.
  • the direction of the arrow of the current path P1 represents the direction in which the current flows.
  • the directions of the arrows of the current paths P2 and P3 also indicate the direction of current flow.
  • the light receiving element 10B further includes an n-type region 18 in the outer region 10D.
  • the n-type region 18 corresponds to a specific example of “first semiconductor region” of the present technology.
  • the n-type region 18, the p-type region 14B, and the n-type region 16 are arranged in this order from the end face 10G side.
  • the n-type region 18 is not in direct contact with the p-type well 14A, and is formed with a predetermined gap from the p-type well 14A.
  • the n-type region 18 is formed in contact with the end face 10G.
  • the n-type region 18 is composed of a semiconductor having an n-type impurity concentration of about 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the n-type region 18 is formed by diffusing an n-type impurity in a high concentration from the upper surface of the p-type semiconductor layer 12 with respect to the p-type semiconductor layer 12.
  • a pn junction (junction region 10J) is formed at the boundary between the n-type region 18 and the p-type semiconductor layer 12.
  • the pn junction corresponds to a specific example of the “pn junction of the first functional unit” of the present technology.
  • the light receiving element 10 ⁇ / b> B has an outer cathode electrode 19 that is electrically connected to the n-type region 18 through the opening of the insulating layer 13.
  • the outer cathode electrode 19 corresponds to a specific example of “first electrode” of the present technology.
  • the outer cathode electrode 19 is made of a metal material such as AlCu, for example.
  • the n-type region 18, the portion immediately below the n-type region 18 in the junction region 10 ⁇ / b> J, and the outer cathode electrode 19 constitute a dark current induction unit 10 ⁇ / b> F capable of inducing carriers generated on the end face 10 ⁇ / b> G to the outside.
  • the dark current induction unit 10F corresponds to a specific example of “first function unit” of the present technology.
  • the dark current induction part 10F is a current path P2 in the outer region 10D.
  • the end face 10G is formed by being cut by dicing or dry etching as described above. Therefore, the end face 10G has a crystal structure breakdown to some extent, and carriers (that is, dark current) are likely to be generated due to the crystal structure breakdown.
  • the dark current induction unit 10 ⁇ / b> F can draw the carriers generated on the end face 10 ⁇ / b> G and induce it to the outside.
  • the “predetermined voltage” refers to a voltage capable of promoting the induction of carriers generated at the end face 10G to the outside. For example, when a ground voltage or a negative voltage is applied to the anode electrode 15, the “predetermined voltage” indicates a positive voltage.
  • the current path P3 can also be formed in the junction region 10J between the n-type region 18 and the p-type well 14A.
  • the influence of the current flowing in the current path P3 on the current path P1 is so small that it can be ignored. Therefore, the influence of the dark current induction unit 10F on the photoelectric conversion unit 10E is so small that it can be ignored.
  • the end of the p-type well 14 ⁇ / b> A may be in direct contact with the end of the n-type region 18.
  • the end of the p-type well 14 ⁇ / b> A may be in direct contact with not only the end of the n-type region 18 but also a part of the lower surface of the n-type region 18.
  • the n-type region 18 may be formed over a wide range. At this time, from the viewpoint of the S / N ratio, it is preferable to increase the area of the n-type region 18 without changing the area of the n-type region 16.
  • the scintillator layer 20 converts the wavelength of the radiation L incident on the upper surface 1A into the sensitivity range of the photoelectric conversion unit 10E, and specifically converts the radiation L incident on the upper surface 1A into light.
  • the scintillator layer 20 is made of, for example, a phosphor that converts radiation such as ⁇ rays, ⁇ rays, ⁇ rays, or X rays into visible light.
  • phosphors include those obtained by adding thallium (Tl) or sodium (Na) to cesium iodide (CsI), and those obtained by adding thallium (Tl) to sodium iodide (NaI).
  • Examples of the phosphor include those obtained by adding europium (Eu) to cesium bromide (CsBr) and those obtained by adding europium (Eu) to cesium fluoride bromide (CsBrF).
  • the scintillator layer 20 is disposed above the light receiving element 10B.
  • the scintillator layer 20 is formed, for example, with the upper surface of the light receiving element 10B as a crystal growth surface, and is formed by, for example, forming a film using a vacuum evaporation method.
  • the scintillator layer 20 has a crystal interface extending in the thickness direction of the scintillator layer 20 in a region facing the gap between the two light receiving elements 10B adjacent to each other.
  • the crystal interface extends from the upper surface of the light receiving element 10B in the thickness direction of the scintillator layer 20, and divides the scintillator layer 20 one by one for each light receiving element 10B. That is, the scintillator layer 20 is composed of a plurality of scintillator portions 20A each assigned to each light receiving element 10B by a crystal interface.
  • the reflecting plate 30 has a role of returning light emitted from the scintillator layer 20 in a direction opposite to the light receiving element 10B to the light receiving element 10B side.
  • the reflector 30 may be made of a moisture impermeable material that does not substantially transmit moisture. In such a case, the reflector 30 can prevent moisture from intervening in the scintillator layer 20.
  • the reflecting plate 30 is made of thin glass, for example.
  • the reflector 30 may be omitted.
  • the reflection structure provided on the scintillator layer 20 may have a configuration other than the reflection plate 30 as described above, and may be configured by, for example, an Al vapor deposition film.
  • FIG. 8 shows an example of a manufacturing procedure of the radiation detector 1 provided with the circuit board 10 of FIGS.
  • a semiconductor substrate provided with a p-type semiconductor layer 12 on a p-type substrate 11 is prepared.
  • an oxide film is formed (step S101).
  • the insulating layer 13 made of an oxide film is formed by thermally oxidizing the surface of the p-type semiconductor layer 12.
  • the anode region is separated (step S102).
  • a plurality of annular p-type wells 14A are formed in a matrix by performing p-type ion implantation.
  • a concentration gradient may be provided for the p-type well 14A by performing p-type ion implantation a plurality of times.
  • a cathode region is formed (step S103). Specifically, by performing n-type ion implantation, the n-type region 16 is formed in each region surrounded by the p-type well 14A. Subsequently, a dark current drawing region is formed (step S104). Specifically, by performing n-type ion implantation, a lattice-shaped n-type region 18 surrounding each p-type well 14A is formed. At this time, when the n-type impurity concentrations of the n-type regions 16 and 18 are made equal to each other, the n-type region 16 and the n-type region 18 can be formed collectively. Next, an anode region is formed (step S105). Specifically, the p-type region 14B is formed by performing p-type ion implantation on a part of the upper surface of each p-type well 14A.
  • metal wiring is formed (step S106). Specifically, a plurality of anode electrodes 15, a plurality of inner cathode electrodes 17, and a plurality of outer cathode electrodes 19 are formed on the insulating layer 13. At this time, a plurality of anode electrodes 15 are assigned to each p-type region 14B, a plurality of inner cathode electrodes 17 are assigned to each n-type region 16, and a plurality of outer cathode electrodes 19 are assigned to each p-side well 14A. One by one. In this manner, a plurality of photoelectric conversion units 10E and a grid-like dark current induction unit 10F surrounding each photoelectric conversion unit 10E are formed on the upper surface of the p-type semiconductor layer 12. Next, if necessary, a protective film (not shown) made of SiO 2 or SiN is formed on the entire upper surface (step S107).
  • step S108 when the light receiving element 10B is used as the backside illumination type, the p-type substrate 11 is thinned (step S108).
  • element isolation is performed (step S109). Specifically, for example, after a support substrate is bonded to a semiconductor substrate, dicing or dry etching or the like is performed on a portion of the semiconductor substrate where the dark current induction portion 10F is formed. The semiconductor substrate is separated for each photoelectric conversion unit 10E. At this time, it is preferable to perform element isolation by dry etching from the viewpoint of reducing dark current generated from the end face 10G formed by isolation. In this way, a plurality of light receiving elements 10B having the end face 10G are formed.
  • connection electrodes (not shown) for connecting the respective light receiving elements 10B and the wiring board 10A to each other are formed on each light receiving element 10B (step S110).
  • connection electrodes for connecting the respective light receiving elements 10B and the wiring board 10A to each other are formed on each light receiving element 10B (step S110).
  • a plurality of light receiving elements 10B are mounted on the wiring board 10A using a transfer technique (step S111). In this way, the circuit board 10 shown in FIGS. 3 to 7 is manufactured.
  • the scintillator layer 20 is formed using the upper surface of each light receiving element 10B as a crystal growth surface by forming a film using a vacuum deposition method (step S112).
  • a crystal interface extending in the thickness direction of the scintillator layer 20 is formed in a region facing the gap between the two light receiving elements 10B adjacent to each other, and 1 for each light receiving element 10B by the crystal interface.
  • a plurality of scintillator sections 20A assigned one by one are formed.
  • the reflecting plate 30 is formed on the scintillator layer 20 (step S113). In this way, the radiation detector 1 is manufactured.
  • a reverse bias voltage is applied to the dark current induction unit 10F via a drive circuit and wiring in the circuit board 10.
  • a reverse bias voltage may be constantly applied to the dark current induction unit 10F, or may be applied intermittently.
  • the carrier generated on the end face 10G is pulled out via the current path P2 by the drive circuit and the wiring in the circuit board 10.
  • FIG. 9 illustrates an example of a cross-sectional configuration of the light receiving element 100B according to the comparative example.
  • the n-type region 18 is covered with the p-type well 140 ⁇ / b> A and is not in contact with the p-type semiconductor layer 12.
  • FIG. 10 illustrates an example of a cross-sectional configuration of a light receiving element 200B according to a comparative example.
  • the dark current induction part 10F does not exist, and the p-type well 140A extends to the end face 10G.
  • FIG. 11 shows an example of the dependence of the dark current on the outer cathode voltage derived by simulation.
  • the diagram on the left side of FIG. 11 shows an example of the magnitude of the dark current generated in the light receiving element 200B.
  • the diagram on the right side of FIG. 11 shows an example of the magnitude of the dark current generated in the light receiving element 100B and the light receiving element 10B in FIGS.
  • the diagram on the right side of FIG. 11 shows the results when the inner cathode voltage VcathI is 0.6 V and the anode voltage is ground.
  • the magnitude of the dark current is equal to the magnitude of the dark current when the dark current inducing portion 10F is not present. Compared to it, it is almost the same. From this, it can be seen that the dark current induction portion 10F functions when at least a part of the n-type region 18 is in contact with the p-type semiconductor layer 12. Further, from FIG. 11, even when the area of the n-type region 18 is small, the dark current induction unit 10F functions, and as the area of the n-type region 18 increases, the function of the dark current induction unit 10F is strengthened. Recognize. Further, from FIG.
  • the dark current induction unit 10F can sufficiently function only by setting the outer cathode voltage VcathO to 0.3V. Recognize.
  • FIG. 12 shows an example of a simulation result in the light receiving element 200B of FIG. 13 and 14 show examples of simulation results in the light receiving element 100B of FIG.
  • FIG. 13 shows the results when the inner cathode voltage VcathI and the outer cathode voltage VcathO are 0.6 V and the anode voltage is ground.
  • FIG. 14 shows the results when the inner cathode voltage VcathI is 0.6V, the outer cathode voltage VcathO is 3V, and the anode voltage is ground.
  • 15 and 16 show examples of simulation results in the light receiving element 10B of FIG.
  • FIG. 15 shows the results when the inner cathode voltage VcathI and the outer cathode voltage VcathO are 0.6 V and the anode voltage is ground.
  • FIG. 16 shows the results when the inner cathode voltage VcathI is 0.6V, the outer cathode voltage VcathO is 3V, and the anode voltage is ground.
  • FIGS. 17 and 18 show examples of simulation results in the light receiving element 10B of FIG.
  • FIG. 17 shows the results when the inner cathode voltage VcathI and the outer cathode voltage VcathO are 0.6 V and the anode voltage is grounded.
  • FIG. 18 shows the results when the inner cathode voltage VcathI is 0.6 V, the outer cathode voltage VcathO is 3 V, and the anode voltage is ground.
  • the arrows in the figure indicate the direction and magnitude of the dark current.
  • the contour lines in the drawings represent the density of carriers (electrons).
  • FIG. 15 shows that the carrier (electrons) generated from the end face 10G is drawn into the dark current induction portion 10F by setting the outer cathode voltage VcathO to 0.6V. From FIG. 16, it can be seen that by setting the outer cathode voltage VcathO to 3 V, carriers (electrons) generated from the end face 10G are significantly drawn into the dark current induction portion 10F. 17 and 18, it can be seen that carriers (electrons) generated from the end face 10G are significantly drawn into the dark current induction portion 10F by setting the outer cathode voltage VcathO to 0.6V or 3V.
  • FIG. 19 shows an example of the dependence of the photocurrent on the outer cathode voltage derived by simulation.
  • the diagram on the left side of FIG. 19 shows an example of the magnitude of the photocurrent generated in the light receiving element 200B.
  • the diagram on the right side of FIG. 19 shows an example of the magnitude of the photocurrent generated in the light receiving element 10B of FIGS. It can be seen from FIG. 19 that the influence on the photocurrent due to the presence of the dark current inducing portion 10F is so small that it can be ignored.
  • a dark current induction unit 10F capable of inducing carriers generated on the end face 10G to the outside is provided in an annular outer area 10D surrounding the inner area 10C in the gap between the inner area 10C and the end face 10G.
  • the dark current generated at the end face 10G is extracted to the outside by the dark current induction portion 10F, so that the dark current generated at the end face 10G is not detected even when the inner region 10C is provided near the end face 10G.
  • the influence on the region 10C can be reduced.
  • the dark current induction part 10F should just be a current path for the dark current generated in the end face 10G in the p-type semiconductor layer 12, it is not necessary to provide the dark current induction part 10F in a large area. Further, it is not necessary to provide a coating layer on the end face 10G or an impurity layer so as to penetrate the p-type semiconductor layer 12. Therefore, it is possible to reduce the influence of the dark current generated on the end face 10G on the photocurrent while suppressing the deterioration of the S / N ratio of the photocurrent and the increase in the manufacturing cost.
  • the n-type region 18 is formed in contact with the end face 10G. However, for example, as shown in FIG. 20, it may be formed through a predetermined gap from the end face 10G.
  • the width of the p-type well 14A differs depending on the location. However, for example, as shown in FIG. 21, it may be constant regardless of the location.
  • region 16 became circular shape, for example, as shown in FIG. 22, it may be square.
  • the width of the p-type well 14A is constant regardless of the location as shown in FIG. 21, for example, as shown in FIG. It may be constant regardless of the location.
  • the light receiving element 10B may have a cylindrical shape. Further, in this modification, when the width of the p-type well 14A is constant regardless of the location as shown in FIG. 21, for example, the width of the n-type region 18 is as shown in FIG. It may vary depending on the location. At this time, for example, as shown in FIG. 24, the light receiving element 10B may have a polygonal column shape.
  • FIG. 25 illustrates an example of a cross-sectional configuration of the radiation detector 2 according to the present embodiment.
  • FIG. 26 shows an example of the configuration of the upper surface 2A of the radiation detector 2 of FIG.
  • the radiation detector 2 detects radiation such as ⁇ rays, ⁇ rays, ⁇ rays, or X-rays, and is an indirect conversion type radiation detector.
  • the radiation detector 2 includes, for example, a circuit board 40, a scintillator layer 50, and a reflection plate 30.
  • the circuit board 40 corresponds to a specific example of “functional element” of the present technology.
  • the circuit board 40 is disposed on the lower surface 2B side of the radiation detector 2, and the scintillator layer 50 and the reflection plate 30 are disposed on the upper surface 2A side of the radiation detector 2.
  • the circuit board 40 converts an optical signal into an electric signal.
  • the circuit board 40 has a plurality of photoelectric conversion portions 40A formed on the upper surface of a common semiconductor layer (a p-type semiconductor layer 22 described later).
  • the photoelectric conversion unit 40 ⁇ / b> A corresponds to a specific example of “second function unit” of the present technology.
  • the photoelectric conversion unit 40A generates a signal charge (photocurrent) having a charge amount corresponding to the amount of light (incident light) incident on the upper surface of the photoelectric conversion unit 40A from the scintillator layer 50 side and accumulates the signal charge therein. ing.
  • the photoelectric conversion unit 40A is configured by, for example, a PN photodiode or a PIN photodiode.
  • the circuit board 40 has a drive circuit that drives each photoelectric conversion unit 40A.
  • the drive circuit includes, for example, a plurality of transistors that perform on / off control of the photoelectric conversion unit 40A based on a control signal from an external circuit.
  • Each transistor is composed of, for example, a field effect thin film transistor (TFT).
  • TFT field effect thin film transistor
  • a plurality of transistors are provided for each photoelectric conversion unit 40A, and an imaging pixel Px2 is configured by a set of photoelectric conversion units 40A and transistors.
  • the circuit board 40 includes, for example, a conversion circuit that converts the photocurrent output from the photoelectric conversion unit 40A into a voltage signal, an amplifier circuit that amplifies the voltage signal output from the conversion circuit, and an analog signal output from the amplifier. And an A / D conversion circuit for converting into a digital signal.
  • FIG. 27 shows an example of the configuration of the lower surface of the circuit board 40.
  • FIG. 28 illustrates an example of a cross-sectional configuration taken along line AA of the circuit board 40 of FIG. In FIG. 28, the cross section of the circuit board 40 is drawn upside down.
  • the circuit board 40 is, for example, a chip of millimeter size or centimeter size.
  • the circuit board 40 has an end face 40C formed by being cut by dicing or dry etching.
  • the end face 40C corresponds to a specific example of “end face” of the present technology.
  • the circuit board 40 has a rectangular parallelepiped shape, for example.
  • a protective film may be formed on the end surface 40C of the circuit board 40.
  • the circuit board 40 includes a p-type substrate 21, a p-type semiconductor layer 22 and an insulating layer 23 provided on the p-type substrate 21.
  • the p-type semiconductor layer 22 corresponds to a specific example of “semiconductor layer” of the present technology.
  • the p-type semiconductor layer 22 and the insulating layer 23 are stacked on the p-type substrate 21 in this order.
  • the p-type semiconductor layer 22 is exposed at the end face 40C. That is, the p-type semiconductor layer 22 has the end face 40C.
  • the p-type substrate 21 is, for example, a bulk Si crystal substrate containing a high-concentration p-type impurity of about 1 ⁇ 10 17 cm ⁇ 3 .
  • the p-type semiconductor layer 22 is, for example, a low-concentration p-type epitaxial Si layer of about 1 ⁇ 10 15 cm ⁇ 3 .
  • Examples of the p-type impurity include boron (B).
  • the insulating layer 23 is formed, for example, by thermally oxidizing the surface of a bulk Si crystal substrate.
  • the circuit board 40 has, on the upper surface of the p-type semiconductor layer 22, a pixel region 2C and an annular frame region 2D that surrounds the pixel region 2C in the gap between the pixel region 2C and the end surface 40C.
  • the pixel area 2C corresponds to a specific example of “first area” of the present technology.
  • the frame area 2D corresponds to a specific example of “second area” of the present technology.
  • the plurality of photoelectric conversion units 40 ⁇ / b> A are arranged in the pixel region 2 ⁇ / b> C on the upper surface of the p-type semiconductor layer 22.
  • Each photoelectric conversion unit 40A has a p-type well 24A in the pixel region 2C, and a p-type region 24B in a part of the upper surface of the p-type well 24A.
  • the p-type region 24B corresponds to a specific example of “third semiconductor region” of the present technology.
  • the p-type region 24B is for lowering the contact resistance between an anode electrode 25 and a p-type well 24A, which will be described later, and has a p-type impurity concentration higher than the p-type impurity concentration of the p-type semiconductor layer 22 and the p-type well 24A. It has become.
  • the p-type well 24A is provided in an annular shape on the outer edge of the pixel region 2C.
  • the p-type well 24 ⁇ / b> A is formed by diffusing p-type impurities from the upper surface of the p-type semiconductor layer 22 in the p-type semiconductor layer 22.
  • the p-type region 24B is formed by diffusing p-type impurities at a high concentration from the upper surface of the p-type well 24A in the p-type well 24A.
  • Each photoelectric conversion unit 40A has an n-type region 26 having a conductivity type different from that of the p-type semiconductor layer 22 in a region surrounded by the p-type well 24A on the upper surface of the pixel region 2C.
  • the n-type region 26 corresponds to a specific example of “second semiconductor region” of the present technology.
  • the outer edge of the n-type region 26 is in contact with the inner edge of the p-type well 24A.
  • the n-type region 26 is made of, for example, a semiconductor having an n-type impurity concentration of about 1 ⁇ 10 19 cm ⁇ 3 . Examples of the n-type impurity include antimony (Sb) and arsenic (As).
  • the n-type region 26 is formed by diffusing an n-type impurity in a high concentration from the upper surface of the p-type semiconductor layer 22 with respect to the p-type semiconductor layer 22.
  • a pn junction (junction region 40D) is formed at the boundary between the n-type region 26 and the p-type semiconductor layer 22 or at the boundary between the n-type region 26 and the p-type well 24A.
  • the pn junction (junction region 40D) corresponds to a specific example of “pn junction in the second functional unit” of the present technology.
  • Each photoelectric conversion unit 40 ⁇ / b> A has an inner cathode electrode 27 electrically connected to the n-type region 26 through the opening of the insulating layer 23.
  • the inner cathode electrode 27 corresponds to a specific example of “second electrode” of the present technology.
  • the inner cathode electrode 27 is made of a metal material such as AlCu, for example.
  • the circuit board 40 has one or a plurality of anode electrodes 25 electrically connected to the p-type region 24B through another opening of the insulating layer 23 in the pixel region 2C.
  • the anode electrode 25 corresponds to a specific example of “third electrode” in the present technology.
  • one anode electrode 25 is shared by each photoelectric conversion unit 40A.
  • the circuit board 40 includes a plurality of anode electrodes 25, the plurality of anode electrodes 25 are allocated, for example, one for each photoelectric conversion unit 40A.
  • the anode electrode 25 is made of, for example, a metal material such as AlCu.
  • Each photoelectric conversion unit 40A serves as a current path P4 in the pixel region 2C and controls the movement of carriers in the pixel region 2C.
  • the direction of the arrow in the current path P4 represents the direction in which the current flows.
  • the directions of the arrows of the current paths P5 and P6 also indicate the direction of current flow.
  • the circuit board 40 further has an n-type region 28 having a conductivity type different from that of the p-type semiconductor layer 22 in the frame region 2D.
  • the n-type region 28 corresponds to a specific example of “first semiconductor region” of the present technology.
  • the n-type region 28, the p-type region 24B, and the n-type region 26 are arranged in this order from the end face 40C side.
  • the n-type region 28 is not in direct contact with the p-type well 24A, and is formed with a predetermined gap from the p-type well 24A.
  • the n-type region 28 is formed in contact with the end face 40C.
  • the n-type region 28 is made of a semiconductor having an n-type impurity concentration of about 1 ⁇ 10 18 to 1 ⁇ 10 19 cm ⁇ 3 , for example.
  • the n-type region 28 is formed by diffusing n-type impurities in a high concentration from the upper surface of the p-type semiconductor layer 22 with respect to the p-type semiconductor layer 22.
  • a pn junction (junction region 40E) is formed at the boundary between the n-type region 28 and the p-type semiconductor layer 22.
  • the pn junction (junction region 40E) corresponds to a specific example of the “pn junction of the first functional unit” of the present technology.
  • the circuit board 40 has an outer cathode electrode 29 that is electrically connected to the n-type region 28 through the opening of the insulating layer 23.
  • the outer cathode electrode 29 corresponds to a specific example of “first electrode” of the present technology.
  • the outer cathode electrode 29 is made of a metal material such as AlCu, for example.
  • the n-type region 28, a portion of the junction region 40E immediately below the n-type region 28, and the outer cathode electrode 29 constitute a dark current induction unit 40B capable of inducing carriers generated on the end face 40C to the outside.
  • the dark current induction unit 40B corresponds to a specific example of “first function unit” of the present technology.
  • the dark current induction part 40B is a current path P5 in the frame region 2D.
  • the end face 40C is formed by being cut by dicing or dry etching as described above. For this reason, the crystal structure collapses to some extent on the end face 40C, and carriers (that is, dark current) are likely to be generated due to the crystal structure collapse.
  • the dark current inducing portion 40B can draw the carriers generated on the end face 40C and induce them to the outside by applying a predetermined voltage to the outer cathode electrode 29.
  • the “predetermined voltage” refers to a voltage that can promote induction of carriers generated at the end face 40C to the outside. For example, when a ground voltage or a negative voltage is applied to the anode electrode 25, the “predetermined voltage” indicates a positive voltage.
  • the current path P6 can also be formed in the junction region 40E between the n-type region 28 and the p-type well 24A.
  • the influence of the current flowing in the current path P6 on the current path P4 is so small that it can be ignored. Therefore, the influence of the dark current induction unit 40B on the photoelectric conversion unit 40A is so small that it can be ignored.
  • the end of the p-type well 24A may be in direct contact with the end of the n-type region 28.
  • the end portion of the p-type well 24 ⁇ / b> A may be in direct contact with not only the end portion of the n-type region 28 but also a part of the lower surface of the n-type region 28.
  • the n-type region 28 may be formed in a wide range. At this time, from the viewpoint of the S / N ratio, it is preferable to increase the area of the n-type region 28 without changing the area of the n-type region 26.
  • the scintillator layer 50 converts the wavelength of the radiation L incident on the upper surface 2A into the sensitivity range of the photoelectric conversion unit 40A, and specifically converts the radiation L incident on the upper surface 2A into light.
  • the scintillator layer 50 is made of, for example, a phosphor that converts radiation such as ⁇ rays, ⁇ rays, ⁇ rays, or X rays into visible light. Examples of such a phosphor include the materials described in the first embodiment.
  • the scintillator layer 50 is disposed above the photoelectric conversion unit 40A.
  • the scintillator layer 50 is formed, for example, by using the upper surface of the circuit substrate 40 as a crystal growth surface, and is formed, for example, by forming a film using a vacuum evaporation method.
  • FIG. 29 shows an example of the manufacturing procedure of the radiation detector 2.
  • a semiconductor substrate provided with a p-type semiconductor layer 22 on a p-type substrate 21 is prepared.
  • an oxide film is formed (step S201).
  • the insulating layer 23 made of an oxide film is formed by thermally oxidizing the surface of the p-type semiconductor layer 22.
  • the anode region is separated (step S202).
  • a plurality of lattice-type p-type wells 24A are formed by performing p-type ion implantation.
  • a concentration gradient may be provided to the p-type well 24A by performing p-type ion implantation a plurality of times.
  • a cathode region is formed (step S203). Specifically, by performing n-type ion implantation, the n-type region 26 is formed in each region surrounded by the p-type well 24A. Subsequently, a dark current drawing region is formed (step S204). Specifically, a lattice-shaped n-type region 28 surrounding each p-type well 24A is formed by performing n-type ion implantation. At this time, when the n-type impurity concentrations of the n-type regions 26 and 28 are equal to each other, the n-type region 26 and the n-type region 28 can be formed in a lump. Next, an anode region is formed (step S205). Specifically, by performing p-type ion implantation on a part of the upper surface of each p-type well 24A, one or a plurality of p-type regions 24B are formed for each p-type well 24A.
  • metal wiring is formed (step S206). Specifically, a plurality of anode electrodes 25, a plurality of inner cathode electrodes 27, and a plurality of outer cathode electrodes 29 are formed on the insulating layer 23. At this time, a plurality of anode electrodes 25 are assigned to each p-type region 24B, a plurality of inner cathode electrodes 27 are assigned to each n-type region 26, and a plurality of outer cathode electrodes 29 are assigned to each p-type well 24A. One by one.
  • a plurality of photoelectric conversion units 40A and a grid-like dark current induction unit 40B surrounding the plurality of photoelectric conversion units 40A for each common p-type well 24A are formed on the upper surface of the p-type semiconductor layer 22 .
  • a protective film (not shown) made of SiO 2 or SiN is formed on the entire top surface (step S207).
  • step S208 when the circuit board 40 is used as a back-illuminated type, the p-type board 21 is thinned (step S208).
  • element isolation is performed (step S209). Specifically, for example, after a support substrate is bonded to a semiconductor substrate, dicing or dry etching or the like is performed on a portion of the semiconductor substrate where the dark current induction portion 40B is formed. The semiconductor substrate is separated for each of the plurality of photoelectric conversion units 40A sharing the p-type well 24A. At this time, it is preferable to perform element isolation by dry etching from the viewpoint of reducing dark current generated from the end face 40C formed by isolation. In this way, a plurality of circuit boards 40 are formed. Next, if necessary, connection electrodes (not shown) for connecting each circuit board 40 and an external circuit to each other are formed on each circuit board 40 (step S210). In this way, the circuit board 40 is manufactured.
  • the scintillator layer 50 is formed using the upper surface of the circuit board 40 as a crystal growth surface by forming a film using a vacuum deposition method (step S211). Finally, the reflecting plate 30 is formed on the scintillator layer 50 (step S212). In this way, the radiation detector 2 is manufactured.
  • a reverse bias voltage is applied to the dark current induction unit 40B via a drive circuit and wiring in the circuit board 40.
  • a reverse bias voltage may be constantly applied to the dark current induction unit 40B or may be applied intermittently.
  • the carrier generated on the end face 40C is pulled out via the current path P5 by the drive circuit and the wiring in the circuit board 40.
  • a dark current induction unit 40B capable of inducing carriers generated on the end face 40C to the outside is provided in an annular frame area 2D surrounding the pixel area 2C in a gap between the pixel area 2C and the end face 40C. .
  • the dark current induction part 40B should just be a current path for the dark current generated in the end face 40C in the p-type semiconductor layer 22, it is not necessary to provide the dark current induction part 40B in a large area. Further, it is not necessary to provide a coating layer on the end face 40C or provide an impurity layer so as to penetrate the p-type semiconductor layer 22. Therefore, it is possible to reduce the influence of the dark current generated on the end face 40C on the photocurrent while suppressing the deterioration of the S / N ratio of the photocurrent and the increase in the manufacturing cost.
  • the scintillator layers 20 and 50 are formed on the upper surfaces of the circuit boards 10 and 40, but the scintillator layers 20 and 50 may be omitted.
  • the photoelectric conversion units 10E and 40A included in the circuit boards 10 and 40 are of a direct conversion system that directly converts the radiation L into an electrical signal.
  • the photoelectric conversion units 10E and 40A are formed of a semiconductor crystal such as cadmium tellurium (CdTe), for example.
  • the scintillator layers 20 and 50 are omitted, and the photoelectric conversion units 10E and 40A are of a direct conversion system that directly converts the radiation L into an electrical signal, so that the photoelectric conversion units 10E and 40A perform indirect conversion. Higher resolution can be obtained than in the case of the method.
  • FIG. 30 illustrates an example of a schematic configuration of the imaging device 3.
  • the imaging device 3 uses the above-described radiation detectors 1 and 2 for an imaging unit 31 described later, and is suitably used as an imaging device for medical use and other nondestructive inspections such as baggage inspection. It is.
  • the imaging device 3 includes, for example, an imaging unit 31 on a substrate, and a control unit that controls the imaging unit 31 in a peripheral region of the imaging unit 31.
  • the control unit includes, for example, a row scanning unit 32, an A / D conversion unit 33, a column scanning unit 34, and a system control unit 35.
  • the control unit corresponds to a specific example of a “control unit” of the present technology.
  • the imaging unit 31 is an imaging area in the imaging device 3.
  • the imaging unit 31 is configured by the radiation detector 1 or the radiation detector 2.
  • the imaging unit 31 has a plurality of imaging pixels Px1 (or a plurality of imaging pixels Px2) arranged in a matrix.
  • FIG. 31 illustrates an example of a circuit configuration of the imaging unit 31.
  • the imaging unit 31 includes a plurality of imaging pixels Px1 (or a plurality of imaging pixels Px2) arranged in a matrix, and further, for each imaging pixel Px1 (or imaging pixel Px2), the dark current induction unit 10F (or A dark current induction unit 40B).
  • the imaging pixel Px1 (or imaging pixel Px2) outputs an electrical signal used for generating a captured image.
  • the imaging pixel Px1 (or imaging pixel Px2) includes a photoelectric conversion unit 10E (or photoelectric conversion unit 40A) and a transistor Tr electrically connected to a node N of the photoelectric conversion unit 10E (or photoelectric conversion unit 40A). It is out.
  • the transistor Tr is turned on in response to a control signal input to the gate, and outputs a signal charge generated by the photoelectric conversion unit 10E (or the photoelectric conversion unit 40A) to a signal line DTL (described later). is there.
  • the transistor Tr is composed of, for example, a field effect thin film transistor (TFT).
  • the imaging unit 31 further includes a plurality of signal lines DTL and a plurality of gate lines GTL intersecting (for example, orthogonal to) each signal line DTL.
  • the imaging unit 31 further includes a plurality of bias lines BSL extending in a direction substantially parallel to each signal line DTL.
  • the plurality of imaging pixels Px1 (or the plurality of imaging pixels Px2) are arranged, for example, at locations where each signal line DTL and each gate line GTL intersect each other.
  • the signal line DTL is a wiring for reading signal charges from the photoelectric conversion unit 10E (or the photoelectric conversion unit 40A).
  • the gate line GTL is a wiring for inputting a control signal for controlling on / off of the transistor Tr to the gate of the transistor Tr.
  • the bias line BSL is a wiring for determining the anode potential of the photoelectric conversion unit 10E (or the photoelectric conversion unit 40A).
  • the gate of the transistor Tr is connected to the gate line GTL, the source or drain of the transistor Tr is connected to the node N of the photoelectric conversion unit 10E (or photoelectric conversion unit 40A), and is not connected to the node N of the source and drain of the transistor Tr Are connected to the signal line DTL.
  • the node N of the photoelectric conversion unit 10E (or photoelectric conversion unit 40A) is connected to the source or drain of the transistor Tr, and the anode of the photoelectric conversion unit 10E (or photoelectric conversion unit 40A) is connected to the bias line BSL.
  • the cathode of the dark current induction unit 10F (or the dark current induction unit 40B) is connected to the signal line DTL.
  • the dark current induction unit 10F (or dark current induction unit 40B) are preferably connected to a wiring different from the signal line DTL.
  • the row scanning unit 32 includes a shift register, an address decoder, and the like, and drives each imaging pixel Px1 or each imaging pixel Px2, for example, in units of rows.
  • the signal charge output from each pixel in the pixel row selected and scanned by the row scanning unit 32 is supplied to the A / D conversion unit 33 via each signal line DTL.
  • the A / D conversion unit 33 performs A / D conversion based on signal charges input via each signal line DTL. For example, an A / D converter provided for each signal line DTL or a horizontal selection switch or the like It is configured.
  • the A / D conversion unit 33 controls the dark current induction unit 10F (or the dark current induction unit 40B) so as to promote the induction of carriers generated on the end faces 10G and 40C to the outside.
  • the A / D conversion unit 33 applies, for example, a “predetermined voltage” to the cathode of the dark current induction unit 10F (or the dark current induction unit 40B) via each signal line DTL, so that the end faces 10G and 40C It is designed to promote the outside guidance of the generated carrier.
  • the “predetermined voltage” refers to a voltage that can promote induction of carriers generated at the end faces 10G and 40C to the outside. For example, when a ground voltage or a negative voltage is applied to the anode electrodes 15 and 25, the “predetermined voltage” indicates a positive voltage.
  • the column scanning unit 34 includes, for example, a shift register, an address decoder, and the like, and drives the horizontal selection switches of the A / D conversion unit 33 in order while scanning. By the selective scanning by the column scanning unit 34, the imaging signal Dout corresponding to the signal charge output from each pixel of the pixel row selected by the row scanning unit 32 is serially output to the outside.
  • the circuit portion including the row scanning unit 32, the A / D conversion unit 33, and the column scanning unit 34 may be formed directly on the common substrate together with the imaging unit 31, or is provided in the external control IC. May be.
  • the circuit portion may be formed on another substrate connected by a cable or the like.
  • the system control unit 35 receives a clock given from the outside, data for instructing an operation mode, and the like, and outputs data such as internal information of the imaging device 3.
  • the system control unit 35 further includes a timing generator that generates various timing signals, and the row scanning unit 32, the A / D conversion unit 33, and the column scanning unit based on the various timing signals generated by the timing generator. Drive control of peripheral circuits such as 34 is performed.
  • the radiation detectors 1 and 2 described above are used in the pixel unit 31. Therefore, a high-quality image with little noise can be obtained.
  • FIG. 32 illustrates an example of a schematic configuration of the imaging system 4.
  • the imaging system 4 includes an imaging device 3 in which the above-described radiation detectors 1 and 2 are used for the pixel unit 31.
  • the imaging system 4 includes, for example, an imaging device 3, an image processing unit 5, and a display device 6. Note that the display device 6 may be omitted as necessary.
  • the image processing unit 5 performs predetermined image processing on the imaging signal Dout obtained by the imaging device 3. Specifically, the image processing unit 5 performs display by performing predetermined image processing on the imaging signal Dout. A signal D1 is generated.
  • the display device 6 performs image display based on the imaging signal Dout obtained by the imaging device 3, and specifically, based on the imaging signal (display signal D1) after being processed by the image processing unit 5. The video is displayed.
  • the component that has passed through the subject 200 out of the radiation emitted from the radiation source 100 toward the subject 200 is detected by the imaging device 3.
  • the imaging signal Dout obtained by being detected by the imaging device 3 is subjected to a predetermined process by the image processing unit 5.
  • the imaging signal (display signal D1) after the predetermined processing is output to the display device 6, and an image corresponding to the display signal D1 is displayed on the monitor screen of the display device 6.
  • the above-described radiation detectors 1 and 2 are used in the imaging apparatus 3. Therefore, a high-quality image with little noise can be obtained.
  • the imaging system 4 molds a three-dimensional object (not shown) based on an imaging signal (3D CAD (computer-aided design) signal) processed by the image processing unit 5. ) May be further provided.
  • the molding apparatus is, for example, a 3D printer.
  • the image processing unit 5 generates a 3D CAD signal by performing predetermined image processing on the imaging signal Dout.
  • the radiation detectors 1 and 2 described above are used in the imaging device 3. Therefore, a highly accurate three-dimensional object can be formed.
  • the conductivity type of the semiconductor may be a conductivity type opposite to the above-described conductivity type.
  • the conductivity type of the semiconductor is described as p-type
  • the p-type is read as n-type
  • the semiconductor conductivity type is described as n-type
  • the n-type is changed. It may be read as p-type.
  • a pin structure may be applied instead of the pn junction.
  • this technique can take the following composition.
  • (1) Provided on the upper surface of the semiconductor layer having an end surface is a first region and an annular second region surrounding the first region in the gap between the first region and the end surface;
  • the functional element provided with the 1st functional part which can guide the carrier which generate
  • (2) The functional element according to (1), wherein the first functional unit has a pn junction or a pin structure.
  • the first functional unit includes a first electrode that is electrically connected to the first semiconductor region.
  • the first region includes one or a plurality of second functional units that control movement of carriers in the first region.
  • the one or more second functional units have a photoelectric conversion function, a light emitting function, or a memory function.
  • the one or more second functional units have a pn junction or a pin structure.
  • the one or more second functional units include a second semiconductor region having a conductivity type different from that of the semiconductor layer, The functional element according to (7), wherein a pn junction or a pin structure of one or a plurality of the second functional units is formed at a boundary between the second semiconductor region and the semiconductor layer.
  • the functional element according to (8) further including a third electrode electrically connected to the semiconductor region.
  • a functional element A control unit for controlling the functional element,
  • the functional element has a first region on a top surface of a semiconductor layer having an end surface, and an annular second region surrounding the first region in a gap between the first region and the end surface,
  • the electronic device which has a 1st functional part which can guide the carrier which generate

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Abstract

　本技術の一実施の形態の機能性素子は、端面を有する半導体層の上面に、第１領域と、第１領域と端面との間隙において第１領域を囲む環状の第２領域とを備えている。本技術の機能性素子は、第２領域に、端面に発生するキャリアを外部に誘導可能な第１機能部を備えている。

Description

機能性素子および電子機器
　本技術は、半導体層を有する機能性素子およびそれを備えた電子機器に関する。
　半導体では、切断により形成された端面には、多少なりとも結晶構造の崩れが存在する。フォトダイオードでは、この結晶構造の崩れに起因して暗電流が発生することが知られている。フォトダイオードで得られた信号電流にとって暗電流は電気的なノイズとなるので、暗電流そのものを低減するか、または、暗電流が信号電流に与える影響を低減することが必要となる。この問題に対して、従来では、受光領域を端面から遠ざけることで、暗電流が信号電流に与える影響を低減する方策が知られている。また、例えば、特許文献１，２，３では、端面に被覆層を設けたり、スクライブラインにおいて半導体層の表面から半導体基板まで達するように不純物層を設けたりすることにより、暗電流そのものを低減することが提案されている。
特開２０１０－２３９００５号公報 特開２００８－１７７４８５号公報 特開平７－１４２５８６号公報
　しかし、受光領域を端面から遠ざけるために、受光領域のサイズを小さくした場合には、受光領域のサイズを小さくした分だけ、受光量が減少するので、Ｓ／Ｎ比が悪化してしまうという問題があった。また、端面に被覆層を設けたり、半導体層を貫通するように不純物層を設けたりするためには、そのための専用工程を追加することが必要となる。その結果、製造コストが増大してしまうという問題があった。
　なお、端面を有する半導体層を備えた種々の機能性素子においても、端面で発生する暗電流に起因してＳ／Ｎ比の悪化や製造コストの増大といった問題が生じ得る。
　したがって、Ｓ／Ｎ比の悪化や製造コストの増大を抑えつつ、暗電流が信号電流に与える影響を低減することの可能な機能性素子およびそれを備えた電子機器を提供することが望ましい。
　本技術の一実施の形態の機能性素子は、端面を有する半導体層の上面に、第１領域と、第１領域と端面との間隙において第１領域を囲む環状の第２領域とを備えている。本技術の機能性素子は、第２領域に、端面に発生するキャリアを外部に誘導可能な第１機能部を備えている。
　本技術の一実施の形態の電子機器は、上記の機能性素子と、上記の機能性素子を制御する制御部とを備えている。
　本技術の一実施の形態の機能性素子および電子機器では、第１領域と端面との間隙において第１領域を囲む環状の第２領域に、端面に発生するキャリアを外部に誘導可能な第１機能部が設けられている。これにより、端面で発生した暗電流を第１機能部によって外部に引き抜くことが可能となるので、第１領域が端面近傍に設けられている場合であっても、端面で発生した暗電流が第１領域に与える影響を低減することができる。また、第１機能部は、半導体層内において、端面で発生した暗電流にとっての電流経路となっていればよいので、第１機能部を大面積で設ける必要はなく、また、端面に被覆層を設けたり、半導体層を貫通するように不純物層を設けたりする必要もない。
　本技術の一実施の形態の機能性素子および電子機器によれば、第１領域を囲む環状の第２領域に、端面に発生するキャリアを外部に誘導可能な第１機能部を設けるようにしたので、Ｓ／Ｎ比の悪化や製造コストの増大を抑えつつ、端面で発生した暗電流が、第１領域を流れる信号電流に与える影響を低減することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の第１の実施形態に係る放射線検出器の断面構成の一例を表す図である。 図１の放射線検出器の上面構成の一例を表す図である。 図１の受光素子の下面構成の一例を表す図である。 図３の受光素子のＡ－Ａ線における断面構成の一例を表す図である。 図３の受光素子のＡ－Ａ線における断面構成の一例を表す図である。 図３の受光素子のＡ－Ａ線における断面構成の一例を表す図である。 図３の受光素子のＡ－Ａ線における断面構成の一例を表す図である。 図３～図７の受光素子を備えた放射線検出器の製造手順の一例を表す図である。 比較例に係る受光素子の断面構成の一例を表す図である。 比較例に係る受光素子の断面構成の一例を表す図である。 シミュレーションにより導出した、暗電流のアウターカソード電圧依存性の一例を表す図である。 図１０の比較例に係る受光素子におけるシミュレーション結果の一例を表す図である。 図９の受光素子におけるシミュレーション結果の一例を表す図である。 図９の受光素子におけるシミュレーション結果の一例を表す図である。 図４の受光素子におけるシミュレーション結果の一例を表す図である。 図４の受光素子におけるシミュレーション結果の一例を表す図である。 図７の受光素子におけるシミュレーション結果の一例を表す図である。 図７の受光素子におけるシミュレーション結果の一例を表す図である。 シミュレーションにより導出した、光電流のアウターカソード電圧依存性の一例を表す図である。 図３の受光素子の下面構成の一変形例を表す図である。 図３の受光素子の下面構成の一変形例を表す図である。 図３の受光素子の下面構成の一変形例を表す図である。 図３の受光素子の下面構成の一変形例を表す図である。 図３の受光素子の下面構成の一変形例を表す図である。 本技術の第２の実施形態に係る放射線検出器の断面構成の一例を表す図である。 図２５の放射線検出器の上面構成の一例を表す図である。 図２５の放射線検出器（回路基板）の下面構成の一例を表す図である。 図２７の回路基板のＡ－Ａ線における断面構成の一例を表す図である。 図２５の放射線検出器の製造手順の一例を表す図である。 本技術の第３の実施形態に係る撮像装置の概略構成の一例を表す図である。 図３０の撮像部の回路構成の一例を表す図である。 本技術の第４の実施形態に係る撮像表示システムの概略構成の一例を表す図である。
　以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
 
　１．第１の実施の形態（放射線検出器）
　　　　画素ごとの端縁に暗電流誘導部を設けた例
　２．第１の実施の形態の変形例（放射線検出器）
　　　　各不純物領域の面内レイアウトのバリエーション
　３．第２の実施の形態（放射線検出器）
　　　　回路基板の端縁に暗電流誘導部を設けた例
　４．各実施の形態に共通する変形例（放射線検出器）
　　　　シンチレータ層を省略した例
　５．第３の実施の形態（撮像装置）
　　　　上記各実施の形態に係る放射線検出器を撮像装置の撮像部として
　　　　用いた例
　６．第４の実施の形態（撮像システム）
　　　　上記撮像装置を撮像システムに組み込んだ例
　７．第４の実施の形態の変形例（撮像システム）
　　　　成型装置をさらに設けた例
 
＜１．第１の実施の形態＞
[構成]
　まず、本技術の第１の実施の形態に係る放射線検出器１について説明する。図１は、本実施の形態の放射線検出器１の断面構成の一例を表したものである。図２は、図１の放射線検出器１の上面１Ａの構成の一例を表したものである。放射線検出器１は、α線、β線、γ線またはＸ線などの放射線を検出するものであり、間接変換方式の放射線検出器である。間接変換方式とは、放射線を光信号に変換した後に電気信号に変換する方式を指す。放射線検出器１は、例えば、回路基板１０、シンチレータ層２０および反射板３０を備えている。
（回路基板１０）
　回路基板１０は、光信号を電気信号に変換するものである。回路基板１０は、配線基板１０Ａと、複数の受光素子１０Ｂとを備えている。受光素子１０Ｂは、本技術の「機能性素子」の一具体例に相当する。配線基板１０Ａは、放射線検出器１の下面１Ｂ側に配置されており、各受光素子１０Ｂは、シンチレータ層２０側に配置されている。配線基板１０Ａは、例えば、支持基板と、支持基板上に形成された駆動回路と、駆動回路および受光素子１０Ｂと外部回路とを互いに接続するための各種配線とを有している。支持基板は、例えば、半導体基板、または、ガラス基板で構成されている。駆動回路は、例えば、外部回路からの制御信号に基づいて受光素子１０Ｂのオンオフ制御を行う複数のトランジスタを有している。各トランジスタは、例えば、電界効果型の薄膜トランジスタ（ＴＦＴ）で構成されている。複数のトランジスタは、受光素子１０Ｂごとに１つずつ設けられており、一組の受光素子１０Ｂおよびトランジスタによって、撮像画素Ｐｘ１が構成されている。配線基板１０Ａは、例えば、受光素子１０Ｂから出力された光電流を電圧信号に変換する変換回路と、変換回路から出力された電圧信号を増幅するアンプ回路と、アンプから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路とを含んで構成されていてもよい。変換回路、アンプ回路およびＡ／Ｄ変換回路のうち少なくとも１つが駆動回路内に設けられていてもよい。
　受光素子１０Ｂは、シンチレータ層２０側から受光素子１０Ｂの上面に入射する光（入射光）の光量に応じた電荷量の信号電荷（光電流）を生成して内部に蓄積する光電変換部１０Ｅ（後述）を含んで構成されている。光電変換部１０Ｅが、本技術の「第２機能部」の一具体例に相当する。光電変換部１０Ｅは、例えば、ＰＮ(Positive Negative)フォトダイオード、または、ＰＩＮ(Positive Intrinsic Negative)フォトダイオードで構成されている。光電変換部１０Ｅについては、後に詳述する。
　複数の受光素子１０Ｂは、放射線検出器１の上面１Ａのうち端縁（額縁領域１Ｄ）を除いた領域（画素領域１Ｃ）と対向する位置に配置されている。複数の受光素子１０Ｂは、共通の配線基板１０Ａに実装されている。複数の受光素子１０Ｂは、例えば、配線基板１０Ａ上に２次元配置されている。受光素子１０Ｂは、例えば、転写技術を用いて配線基板１０Ａ上に転写されている。複数の受光素子１０Ｂは、面内において互いに離間して配置されている。従って、受光素子１０Ｂの上面は、互いに隣接する２つの受光素子１０Ｂ間に形成された間隙で囲まれている。この間隙の幅は、例えば、受光素子１０Ｂの横幅と同等か、またはそれよりも狭くなっている。
　図３は、受光素子１０Ｂの下面の構成の一例を表したものである。図４は、図３の受光素子１０ＢのＡ－Ａ線における断面構成の一例を表したものである。図４では、受光素子１０Ｂの断面が上下反対に描かれている。以下では、受光素子１０Ｂ内の各構成要素を説明する際に、図４の上側を上と称し、図４の下側を下と称するものとする。受光素子１０Ｂは、例えば、サブミリサイズのチップである。なお、受光素子１０Ｂが、サブミリサイズよりも大きなサイズであってもよい。受光素子１０Ｂは、ダイシングもしくはドライエッチングなどによって切断されることにより形成された端面１０Ｇを有している。端面１０Ｇが、本技術の「端面」の一具体例に相当する。受光素子１０Ｂは、例えば、直方体形状となっている。受光素子１０Ｂを保護する目的などで、受光素子１０Ｂの端面１０Ｇに保護膜が形成されていてもよい。
　受光素子１０Ｂは、ｐ型基板１１と、ｐ型基板１１上に設けられたｐ型半導体層１２および絶縁層１３とを有している。ｐ型半導体層１２が、本技術の「半導体層」の一具体例に相当する。ｐ型半導体層１２および絶縁層１３は、ｐ型基板１１上にこの順に積層して構成されている。ｐ型半導体層１２は、受光素子１０Ｂの端面１０Ｇに露出している。つまり、ｐ型半導体層１２は、端面１０Ｇを有している。ｐ型基板１１は、例えば、１×１０１７ｃｍ－３程度の高濃度のｐ型不純物を含むバルクＳｉ結晶基板である。ｐ型半導体層１２は、例えば、１×１０１５ｃｍ－３程度の低濃度のｐ型エピタキシャルＳｉ層である。ｐ型不純物としては、例えば硼素（Ｂ）などが挙げられる。絶縁層１３は、例えば、バルクＳｉ結晶基板の表面を熱酸化することにより形成されたものである。
　受光素子１０Ｂは、ｐ型半導体層１２の上面に、インナー領域１０Ｃと、インナー領域１０Ｃと端面１０Ｇとの間隙においてインナー領域１０Ｃを囲む環状のアウター領域１０Ｄとを有している。インナー領域１０Ｃが、本技術の「第１領域」の一具体例に相当する。アウター領域１０Ｄが、本技術の「第２領域」の一具体例に相当する。受光素子１０Ｂは、インナー領域１０Ｃにｐ型ウェル１４Ａを有しており、ｐ型ウェル１４Ａの上面の一部にｐ型領域１４Ｂを有している。ｐ型領域１４Ｂは、本技術の「第３半導体領域」の一具体例に相当する。ｐ型領域１４Ｂは、後述のアノード電極１５とｐ型ウェル１４Ａとの接触抵抗を下げるためのものであり、ｐ型半導体層１２およびｐ型ウェル１４Ａのｐ型不純物濃度よりも高いｐ型不純物濃度となっている。ｐ型ウェル１４Ａは、インナー領域１０Ｃの外縁に環状に設けられている。ｐ型ウェル１４Ａは、ｐ型半導体層１２に対して、ｐ型半導体層１２の上面からｐ型不純物を拡散させることにより形成されたものである。ｐ型領域１４Ｂは、ｐ型ウェル１４Ａに対して、ｐ型ウェル１４Ａの上面からｐ型不純物を高濃度に拡散させることにより形成されたものである。
　受光素子１０Ｂは、インナー領域１０Ｃの上面のうちｐ型ウェル１４Ａで囲まれた領域に、ｐ型半導体層１２とは異なる導電型のｎ型領域１６を有している。ｎ型領域１６が、本技術の「第２半導体領域」の一具体例に相当する。ｎ型領域１６の外縁は、例えば、ｐ型ウェル１４Ａの内縁に接している。ｎ型領域１６は、例えば、１×１０１９ｃｍ－３程度のｎ型不純物濃度の半導体で構成されている。ｎ型不純物としては、例えばアンチモン（Ｓｂ）や砒素（Ａｓ）などが挙げられる。ｎ型領域１６は、ｐ型半導体層１２に対して、ｐ型半導体層１２の上面からｎ型不純物を高濃度に拡散させることにより形成されたものである。ｎ型領域１６とｐ型半導体層１２との境界や、ｎ型領域１６とｐ型ウェル１４Ａとの境界に、ｐｎ接合（ジャンクション領域１０Ｈ）が形成されている。ｐｎ接合（ジャンクション領域１０Ｈ）が本技術の「第２機能部のｐｎ接合」の一具体例に相当する。受光素子１０Ｂは、絶縁層１３の開口を介してｐ型領域１４Ｂと電気的に接続されたアノード電極１５を有している。アノード電極１５が、本技術の「第３電極」の一具体例に相当する。受光素子１０Ｂは、さらに、絶縁層１３の別の開口を介してｎ型領域１６と電気的に接続されたインナーカソード電極１７を有している。インナーカソード電極１７が、本技術の「第２電極」の一具体例に相当する。アノード電極１５およびインナーカソード電極１７は、例えば、ＡｌＣｕ等の金属材料で構成されている。ｐ型ウェル１４Ａ、ｐ型領域１４Ｂ、ｎ型領域１６、ジャンクション領域１０Ｈ、アノード電極１５およびインナーカソード電極１７によって、光電変換部１０Ｅが構成されている。光電変換部１０Ｅは、インナー領域１０Ｃにおける電流経路Ｐ１となっており、かつインナー領域１０Ｃ内のキャリアの移動を制御するようになっている。なお、図４において、電流経路Ｐ１の矢印の向きは、電流の流れる向きを表している。図４において、電流経路Ｐ２，Ｐ３の矢印の向きについても、電流の流れる向きを表している。
　受光素子１０Ｂは、さらに、アウター領域１０Ｄにｎ型領域１８を有している。ｎ型領域１８が、本技術の「第１半導体領域」の一具体例に相当する。ｎ型領域１８、ｐ型領域１４Ｂおよびｎ型領域１６は、端面１０Ｇ側からこの順に配置されている。ｎ型領域１８は、ｐ型ウェル１４Ａとは直接、接しておらず、ｐ型ウェル１４Ａと所定の間隙を介して形成されている。ｎ型領域１８は、端面１０Ｇに接して形成されている。ｎ型領域１８は、例えば、１×１０１８～１×１０１９ｃｍ－３程度のｎ型不純物濃度の半導体で構成されている。ｎ型領域１８は、ｐ型半導体層１２に対して、ｐ型半導体層１２の上面からｎ型不純物を高濃度に拡散させることにより形成されたものである。ｎ型領域１８とｐ型半導体層１２との境界に、ｐｎ接合（ジャンクション領域１０Ｊ）が形成されている。ｐｎ接合（ジャンクション領域１０Ｊ）が、本技術の「第１機能部のｐｎ接合」の一具体例に相当する。受光素子１０Ｂは、絶縁層１３の開口を介してｎ型領域１８と電気的に接続されたアウターカソード電極１９を有している。アウターカソード電極１９が、本技術の「第１電極」の一具体例に相当する。アウターカソード電極１９は、例えば、ＡｌＣｕ等の金属材料で構成されている。ｎ型領域１８、ジャンクション領域１０Ｊのうちｎ型領域１８の直下の部分、およびアウターカソード電極１９によって、端面１０Ｇで発生するキャリアを外部に誘導可能な暗電流誘導部１０Ｆが構成されている。暗電流誘導部１０Ｆが、本技術の「第１機能部」の一具体例に相当する。暗電流誘導部１０Ｆがアウター領域１０Ｄにおける電流経路Ｐ２となっている。
　端面１０Ｇは、上述したように、ダイシングもしくはドライエッチングなどによって切断されることにより形成されている。そのため、端面１０Ｇには、多少なりとも結晶構造の崩れが存在し、この結晶構造の崩れに起因してキャリア（つまり、暗電流）が発生しやすくなっている。暗電流誘導部１０Ｆは、アウターカソード電極１９に所定の電圧が印加されることにより、端面１０Ｇで発生したキャリアを引き込んで外部に誘導することが可能となっている。ここで、「所定の電圧」とは、端面１０Ｇで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極１５に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
　なお、ジャンクション領域１０Ｊのうちｎ型領域１８とｐ型ウェル１４Ａとの間の部分にも、電流経路Ｐ３が形成され得る。しかし、後述するように、電流経路Ｐ３に流れる電流の、電流経路Ｐ１への影響は、無視できるほど小さい。従って、暗電流誘導部１０Ｆの、光電変換部１０Ｅへの影響は、無視できるほど小さい。
　なお、図５に示したように、ｐ型ウェル１４Ａの端部が、ｎ型領域１８の端部と直接、接していてもよい。また、図６に示したように、ｐ型ウェル１４Ａの端部が、ｎ型領域１８の端部だけでなく、ｎ型領域１８の下面の一部にも直接、接していてもよい。また、図７に示したように、ｎ型領域１８が、広範囲に形成されていてもよい。このとき、Ｓ／Ｎ比の観点から、ｎ型領域１６の面積を変えずに、ｎ型領域１８の面積を広くすることが好ましい。
（シンチレータ層２０）
　シンチレータ層２０は、上面１Ａに入射した放射線Ｌを光電変換部１０Ｅの感度域に波長変換するものであり、具体的には、上面１Ａに入射した放射線Ｌを光に変換するものである。シンチレータ層２０は、例えば、α線、β線、γ線またはＸ線などの放射線を可視光に変換する蛍光体で構成されている。このような蛍光体としては、例えば、ヨウ化セシウム（ＣｓＩ）にタリウム（Ｔｌ）またはナトリウム（Ｎａ）を添加したもの、ヨウ化ナトリウム（ＮａＩ）にタリウム（Ｔｌ）を添加したものが挙げられる。また、上記蛍光体としては、例えば、臭化セシウム（ＣｓＢｒ）にユウロピウム（Ｅｕ）を添加したもの、弗化臭化セシウム（ＣｓＢｒＦ）にユウロピウム（Ｅｕ）を添加したものが挙げられる。
　シンチレータ層２０は、図１に示したように、受光素子１０Ｂの上方に配置されている。シンチレータ層２０は、例えば、受光素子１０Ｂの上面を結晶成長面として形成されたものであり、例えば、真空蒸着法を用いて成膜することにより形成されたものである。シンチレータ層２０は、互いに隣接する２つの受光素子１０Ｂの間隙と対向する領域に、シンチレータ層２０の厚さ方向に延在する結晶界面を有している。結晶界面は、受光素子１０Ｂの上面からシンチレータ層２０の厚さ方向に延在しており、シンチレータ層２０を受光素子１０Ｂごとに１つずつ区分けしている。つまり、シンチレータ層２０は、結晶界面によって受光素子１０Ｂごとに１つずつ割り当てられた複数のシンチレータ部２０Ａで構成されている。
（反射板３０）
　反射板３０は、シンチレータ層２０から受光素子１０Ｂとは反対方向へ発光した光を受光素子１０Ｂ側に返す役割を持つ。反射板３０は、実質的に水分を透過しない水分不透過材料によって構成されていてもよい。このようにした場合には、反射板３０によって、シンチレータ層２０への水分の介入を防ぐことができる。反射板３０は、例えば、薄板ガラスからなる。反射板３０は省略されていてもよい。シンチレータ層２０上に設ける反射構造は、上記のような反射板３０以外の構成となっていてもよく、例えば、Ａｌの蒸着膜によって構成されていてもよい。
［製造方法］
　次に、放射線検出器１の製造方法の一例について説明する。図８は、図３～図７の回路基板１０を備えた放射線検出器１の製造手順の一例を表したものである。まず、ｐ型基板１１上にｐ型半導体層１２を備えた半導体基板を用意する。次に、酸化膜を形成する（ステップＳ１０１）。具体的には、ｐ型半導体層１２の表面を熱酸化することによって、酸化膜からなる絶縁層１３を形成する。次に、アノード領域の分離を行う（ステップＳ１０２）。具体的には、ｐ型イオンインプランテーションを行うことにより、環状の複数のｐ型ウェル１４Ａを行列状に形成する。このとき、ｐ型イオンインプランテーションを複数回、行うことにより、ｐ型ウェル１４Ａに対して濃度勾配を設けてもよい。
　次に、カソード領域を形成する（ステップＳ１０３）。具体的には、ｎ型イオンインプランテーションを行うことにより、ｐ型ウェル１４Ａに囲まれた各領域にｎ型領域１６を形成する。続いて、暗電流引き込み領域を形成する（ステップＳ１０４）。具体的には、ｎ型イオンインプランテーションを行うことにより、各ｐ型ウェル１４Ａを囲む格子状のｎ型領域１８を形成する。このとき、ｎ型領域１６，１８のｎ型不純物濃度を互いに等しくする場合には、ｎ型領域１６およびｎ型領域１８を一括して形成することができる。次に、アノード領域を形成する（ステップＳ１０５）。具体的には、各ｐ型ウェル１４Ａの上面の一部に対してｐ型イオンインプランテーションを行うことにより、ｐ型領域１４Ｂを形成する。
　次に、メタル配線を形成する（ステップＳ１０６）。具体的には、絶縁層１３上に、複数のアノード電極１５、複数のインナーカソード電極１７および複数のアウターカソード電極１９を形成する。このとき、複数のアノード電極１５をｐ型領域１４Ｂごとに１つずつ割り当て、複数のインナーカソード電極１７をｎ型領域１６ごとに１つずつ割り当て、複数のアウターカソード電極１９をｐ側ウェル１４Ａごとに１つずつ割り当てる。このようにして、ｐ型半導体層１２の上面に、複数の光電変換部１０Ｅと、各光電変換部１０Ｅを囲む格子状の暗電流誘導部１０Ｆが形成される。次に、必要に応じて、上面全体に、ＳｉＯ２またはＳｉＮなどからなる保護膜（図示せず）を形成する（ステップＳ１０７）。
　次に、受光素子１０Ｂを裏面照射型として用いる場合には、ｐ型基板１１を薄肉化する（ステップＳ１０８）。次に、素子分離を行う（ステップＳ１０９）。具体的には、例えば、半導体基板に対して支持基板を貼り合わせた上で、半導体基板のうち、暗電流誘導部１０Ｆの形成されている箇所に対して、ダイシングまたはドライエッチングなどを行うことにより、半導体基板を、光電変換部１０Ｅごとに分離する。このとき、分離により形成される端面１０Ｇから発生する暗電流を低減する観点からは、ドライエッチングにより素子分離を行うことが好ましい。このようにして、端面１０Ｇを有する複数の受光素子１０Ｂが形成される。次に、必要に応じて、各受光素子１０Ｂと、配線基板１０Ａとを互いに接続するための接続電極（図示せず）を各受光素子１０Ｂに形成する（ステップＳ１１０）。次に、例えば、転写技術を用いて、配線基板１０Ａ上に、複数の受光素子１０Ｂを実装する（ステップＳ１１１）。このようにして、図３～図７の回路基板１０が製造される。
　次に、例えば、真空蒸着法を用いて成膜することにより、各受光素子１０Ｂの上面を結晶成長面としてシンチレータ層２０を形成する（ステップＳ１１２）。シンチレータ層２０の形成に際して、互いに隣接する２つの受光素子１０Ｂの間隙と対向する領域に、シンチレータ層２０の厚さ方向に延在する結晶界面を形成するとともに、結晶界面によって受光素子１０Ｂごとに１つずつ割り当てられた複数のシンチレータ部２０Ａを形成する。最後に、シンチレータ層２０上に、反射板３０を形成する（ステップＳ１１３）。このようにして、放射線検出器１が製造される。
［動作］
　次に、放射線検出器１の動作の一例について説明する。放射線検出器１の上面１Ａに放射線Ｌが入射すると、シンチレータ層２０において、放射線Ｌが光に変換される。光電変換部１０Ｅには、回路基板１０内の駆動回路および配線を介して逆バイアス電圧が印加されている。変換された光が、受光素子１０Ｂの上面に入射すると、光電変換部１０Ｅにおいて、入射光の光量に応じた（比例した）電荷量の信号電荷（光電流）が生成される。光電変換部１０Ｅ内で生成された信号電荷（光電流）は、回路基板１０内の駆動回路および配線によって電流経路Ｐ１を介して引き出される。
　一方、受光素子１０Ｂの端面１０Ｇでは、光入射の有無にかかわらず、端面１０Ｇにおける結晶構造の崩れに起因してキャリアが発生する。暗電流誘導部１０Ｆには、回路基板１０内の駆動回路および配線を介して逆バイアス電圧が印加されている。暗電流誘導部１０Ｆには、逆バイアス電圧が常に印加されていてもよいし、間欠的に印加されていてもよい。端面１０Ｇで発生したキャリアは、回路基板１０内の駆動回路および配線によって電流経路Ｐ２を介して引き抜かれる。
［シミュレーション］
　次に、受光素子１０Ｂにおけるシミュレーション結果について説明する。図９は、比較例に係る受光素子１００Ｂの断面構成の一例を表したものである。受光素子１００Ｂでは、ｎ型領域１８がｐ型ウェル１４０Ａによって覆われており、ｐ型半導体層１２と接していない。図１０は、比較例に係る受光素子２００Ｂの断面構成の一例を表したものである。受光素子２００Ｂでは、暗電流誘導部１０Ｆが存在しておらず、ｐ型ウェル１４０Ａが端面１０Ｇまで延在している。図１１は、シミュレーションにより導出した、暗電流のアウターカソード電圧依存性の一例を表したものである。図１１の左側の図は、受光素子２００Ｂで生じた暗電流の大きさの一例を表したものである。図１１の右側の図は、受光素子１００Ｂおよび図４，図７の受光素子１０Ｂで生じた暗電流の大きさの一例を表したものである。図１１の右側の図は、インナーカソード電圧ＶｃａｔｈＩを０．６Ｖとし、アノード電圧をグラウンドとしたときの結果である。
　図１１では、ｎ型領域１８がｐ型ウェル１４０Ａによって覆われている場合（図９）には、暗電流の大きさが、暗電流誘導部１０Ｆが存在していないときの暗電流の大きさと比べて、ほぼ同一となっている。このことから、ｎ型領域１８の少なくとも一部が、ｐ型半導体層１２と接していることにより、暗電流誘導部１０Ｆが機能することがわかる。また、図１１から、ｎ型領域１８の面積が小さくても、暗電流誘導部１０Ｆが機能し、ｎ型領域１８の面積が広くなるにつれて、暗電流誘導部１０Ｆの機能が強化されることがわかる。また、図１１から、インナーカソード電圧ＶｃａｔｈＩを０．６Ｖとし、アノード電圧をグラウンドとしたときに、アウターカソード電圧ＶｃａｔｈＯを０．３Ｖにするだけで、暗電流誘導部１０Ｆが十分に機能することがわかる。
　図１２は、図１０の受光素子２００Ｂにおけるシミュレーション結果の一例を表したものである。図１３，図１４は、図９の受光素子１００Ｂにおけるシミュレーション結果の一例を表したものである。図１３は、インナーカソード電圧ＶｃａｔｈＩおよびアウターカソード電圧ＶｃａｔｈＯを０．６Ｖとし、アノード電圧をグラウンドとしたときの結果である。図１４は、インナーカソード電圧ＶｃａｔｈＩを０．６Ｖとし、アウターカソード電圧ＶｃａｔｈＯを３Ｖとし、アノード電圧をグラウンドとしたときの結果である。図１５，図１６は、図４の受光素子１０Ｂにおけるシミュレーション結果の一例を表したものである。図１５は、インナーカソード電圧ＶｃａｔｈＩおよびアウターカソード電圧ＶｃａｔｈＯを０．６Ｖとし、アノード電圧をグラウンドとしたときの結果である。図１６は、インナーカソード電圧ＶｃａｔｈＩを０．６Ｖとし、アウターカソード電圧ＶｃａｔｈＯを３Ｖとし、アノード電圧をグラウンドとしたときの結果である。図１７，図１８は、図７の受光素子１０Ｂにおけるシミュレーション結果の一例を表したものである。図１７は、インナーカソード電圧ＶｃａｔｈＩおよびアウターカソード電圧ＶｃａｔｈＯを０．６Ｖとし、アノード電圧をグラウンドとしたときの結果である。図１８は、インナーカソード電圧ＶｃａｔｈＩを０．６Ｖとし、アウターカソード電圧ＶｃａｔｈＯを３Ｖとし、アノード電圧をグラウンドとしたときの結果である。
　図１２～図１８において、図中の矢印は、暗電流の向きと大きさを表している。また、図１２～図１８において、図中の等高線は、キャリア（電子）の密度を表している。
　図１２、図１３、図１４から、ｎ型領域１８がｐ型ウェル１４０Ａによって覆われている場合には、暗電流誘導部１０Ｆが存在していないときと同様、端面１０Ｇから発生したキャリア（電子）がアウター領域１０Ｄからインナー領域１０Ｃに流れていることがわかる。図１５から、アウターカソード電圧ＶｃａｔｈＯを０．６Ｖとすることにより、端面１０Ｇから発生したキャリア（電子）が暗電流誘導部１０Ｆに引き込まれている様子がわかる。図１６からは、アウターカソード電圧ＶｃａｔｈＯを３Ｖとすることにより、端面１０Ｇから発生したキャリア（電子）が暗電流誘導部１０Ｆに顕著に引き込まれている様子がわかる。図１７，図１８からは、アウターカソード電圧ＶｃａｔｈＯを０．６Ｖまたは３Ｖとすることにより、端面１０Ｇから発生したキャリア（電子）が暗電流誘導部１０Ｆに顕著に引き込まれている様子がわかる。
　図１９は、シミュレーションにより導出した、光電流のアウターカソード電圧依存性の一例を表したものである。図１９の左側の図は、受光素子２００Ｂで生じた光電流の大きさの一例を表したものである。図１９の右側の図は、図４，図７の受光素子１０Ｂで生じた光電流の大きさの一例を表したものである。図１９から、暗電流誘導部１０Ｆが存在していることによる光電流への影響が無視できるほど小さいことがわかる。
［効果］
　次に、放射線検出器１の効果について説明する。放射線検出器１では、インナー領域１０Ｃと端面１０Ｇとの間隙においてインナー領域１０Ｃを囲む環状のアウター領域１０Ｄに、端面１０Ｇで発生するキャリアを外部に誘導し得る暗電流誘導部１０Ｆが設けられている。これにより、端面１０Ｇで発生した暗電流が暗電流誘導部１０Ｆによって外部に引き抜かれるので、インナー領域１０Ｃが端面１０Ｇ近傍に設けられている場合であっても、端面１０Ｇで発生した暗電流がインナー領域１０Ｃに与える影響を低減することができる。また、暗電流誘導部１０Ｆは、ｐ型半導体層１２内において、端面１０Ｇで発生した暗電流にとっての電流経路となっていればよいので、暗電流誘導部１０Ｆを大面積で設ける必要はなく、また、端面１０Ｇに被覆層を設けたり、ｐ型半導体層１２を貫通するように不純物層を設けたりする必要もない。従って、光電流のＳ／Ｎ比の悪化や製造コストの増大を抑えつつ、端面１０Ｇで発生した暗電流が、光電流に与える影響を低減することができる。
＜２．第１の実施の形態の変形例＞
　上記実施の形態では、ｎ型領域１８が端面１０Ｇに接して形成されていたが、例えば、図２０に示したように、端面１０Ｇと所定の間隙を介して形成されていてもよい。また、上記実施の形態では、ｐ型ウェル１４Ａの幅が場所によって異なっていたが、例えば、図２１に示したように、場所によらず一定となっていてもよい。また、上記実施の形態では、ｎ型領域１６が円形状となっていたが、例えば、図２２に示したように、方形状となっていてもよい。また、本変形例において、図２１に示したようにｐ型ウェル１４Ａの幅が場所によらず一定となっている場合に、例えば、図２３に示したように、ｎ型領域１８の幅も場所によらず一定となっていてもよい。このとき、例えば、図２３に示したように、受光素子１０Ｂが円柱状となっていてもよい。また、本変形例において、図２１に示したようにｐ型ウェル１４Ａの幅が場所によらず一定となっている場合に、例えば、図２４に示したように、ｎ型領域１８の幅が場所によって異なっていてもよい。このとき、例えば、図２４に示したように、受光素子１０Ｂが多角柱状となっていてもよい。
＜３．第２の実施の形態＞
 [構成] 
　次に、本技術の第２の実施の形態に係る放射線検出器２について説明する。図２５は、本実施の形態の放射線検出器２の断面構成の一例を表したものである。図２６は、図２５の放射線検出器２の上面２Ａの構成の一例を表したものである。放射線検出器２は、α線、β線、γ線またはＸ線などの放射線を検出するものであり、間接変換方式の放射線検出器である。放射線検出器２は、例えば、回路基板４０、シンチレータ層５０および反射板３０を備えている。回路基板４０は、本技術の「機能性素子」の一具体例に相当する。回路基板４０は、放射線検出器２の下面２Ｂ側に配置されており、シンチレータ層５０および反射板３０が放射線検出器２の上面２Ａ側に配置されている。
　回路基板４０は、光信号を電気信号に変換するものである。回路基板４０は、複数の光電変換部４０Ａが共通の半導体層（後述のｐ型半導体層２２）の上面に形成されたものである。光電変換部４０Ａは、本技術の「第２機能部」の一具体例に相当する。光電変換部４０Ａは、シンチレータ層５０側から光電変換部４０Ａの上面に入射する光（入射光）の光量に応じた電荷量の信号電荷（光電流）を生成して内部に蓄積するようになっている。光電変換部４０Ａは、例えば、ＰＮフォトダイオード、または、ＰＩＮフォトダイオードで構成されている。
　回路基板４０は、各光電変換部４０Ａを駆動する駆動回路を有している。駆動回路は、例えば、外部回路からの制御信号に基づいて光電変換部４０Ａのオンオフ制御を行う複数のトランジスタを有している。各トランジスタは、例えば、電界効果型の薄膜トランジスタ（ＴＦＴ）で構成されている。複数のトランジスタは、光電変換部４０Ａごとに１つずつ設けられており、一組の光電変換部４０Ａおよびトランジスタによって、撮像画素Ｐｘ２が構成されている。回路基板４０は、例えば、光電変換部４０Ａから出力された光電流を電圧信号に変換する変換回路と、変換回路から出力された電圧信号を増幅するアンプ回路と、アンプから出力されるアナログ信号をデジタル信号に変換するＡ／Ｄ変換回路とを含んでいてもよい。
　図２７は、回路基板４０の下面の構成の一例を表したものである。図２８は、図２７の回路基板４０のＡ－Ａ線における断面構成の一例を表したものである。図２８では、回路基板４０の断面が上下反対に描かれている。以下では、回路基板４０内の各構成要素を説明する際に、図２８の上側を上と称し、図２８の下側を下と称するものとする。回路基板４０は、例えば、ミリメートルサイズもしくはセンチメートルサイズのチップである。回路基板４０は、ダイシングもしくはドライエッチングなどによって切断されることにより形成された端面４０Ｃを有している。端面４０Ｃが、本技術の「端面」の一具体例に相当する。回路基板４０は、例えば、直方体形状となっている。回路基板４０を保護する目的などで、回路基板４０の端面４０Ｃに保護膜が形成されていてもよい。
　回路基板４０は、ｐ型基板２１と、ｐ型基板２１上に設けられたｐ型半導体層２２および絶縁層２３とを有している。ｐ型半導体層２２が、本技術の「半導体層」の一具体例に相当する。ｐ型半導体層２２および絶縁層２３は、ｐ型基板２１上にこの順に積層して構成されている。ｐ型半導体層２２は、端面４０Ｃに露出している。つまり、ｐ型半導体層２２は、端面４０Ｃを有している。ｐ型基板２１は、例えば、１×１０１７ｃｍ－３程度の高濃度のｐ型不純物を含むバルクＳｉ結晶基板である。ｐ型半導体層２２は、例えば、１×１０１５ｃｍ－３程度の低濃度のｐ型エピタキシャルＳｉ層である。ｐ型不純物としては、例えば硼素（Ｂ）などが挙げられる。絶縁層２３は、例えば、バルクＳｉ結晶基板の表面を熱酸化することにより形成されたものである。
　回路基板４０は、ｐ型半導体層２２の上面に、画素領域２Ｃと、画素領域２Ｃと端面４０Ｃとの間隙において画素領域２Ｃを囲む環状の額縁領域２Ｄとを有している。画素領域２Ｃが、本技術の「第１領域」の一具体例に相当する。額縁領域２Ｄが、本技術の「第２領域」の一具体例に相当する。複数の光電変換部４０Ａは、ｐ型半導体層２２の上面のうち画素領域２Ｃに配置されている。
　各光電変換部４０Ａは、画素領域２Ｃにｐ型ウェル２４Ａを有しており、ｐ型ウェル２４Ａの上面の一部にｐ型領域２４Ｂを有している。ｐ型領域２４Ｂは、本技術の「第３半導体領域」の一具体例に相当する。ｐ型領域２４Ｂは、後述のアノード電極２５とｐ型ウェル２４Ａとの接触抵抗を下げるためのものであり、ｐ型半導体層２２およびｐ型ウェル２４Ａのｐ型不純物濃度よりも高いｐ型不純物濃度となっている。ｐ型ウェル２４Ａは、画素領域２Ｃの外縁に環状に設けられている。ｐ型ウェル２４Ａは、ｐ型半導体層２２に対して、ｐ型半導体層２２の上面からｐ型不純物を拡散させることにより形成されたものである。ｐ型領域２４Ｂは、ｐ型ウェル２４Ａに対して、ｐ型ウェル２４Ａの上面からｐ型不純物を高濃度に拡散させることにより形成されたものである。
　各光電変換部４０Ａは、画素領域２Ｃの上面のうちｐ型ウェル２４Ａで囲まれた領域に、ｐ型半導体層２２とは異なる導電型のｎ型領域２６を有している。ｎ型領域２６が、本技術の「第２半導体領域」の一具体例に相当する。ｎ型領域２６の外縁は、例えば、ｐ型ウェル２４Ａの内縁に接している。ｎ型領域２６は、例えば、１×１０１９ｃｍ－３程度のｎ型不純物濃度の半導体で構成されている。ｎ型不純物としては、例えばアンチモン（Ｓｂ）や砒素（Ａｓ）などが挙げられる。ｎ型領域２６は、ｐ型半導体層２２に対して、ｐ型半導体層２２の上面からｎ型不純物を高濃度に拡散させることにより形成されたものである。ｎ型領域２６とｐ型半導体層２２との境界や、ｎ型領域２６とｐ型ウェル２４Ａとの境界に、ｐｎ接合（ジャンクション領域４０Ｄ）が形成されている。ｐｎ接合（ジャンクション領域４０Ｄ）が本技術の「第２機能部におけるｐｎ接合」の一具体例に相当する。各光電変換部４０Ａは、絶縁層２３の開口を介してｎ型領域２６と電気的に接続されたインナーカソード電極２７を有している。インナーカソード電極２７が、本技術の「第２電極」の一具体例に相当する。インナーカソード電極２７は、例えば、ＡｌＣｕ等の金属材料で構成されている。
　回路基板４０は、画素領域２Ｃに、絶縁層２３の別の開口を介してｐ型領域２４Ｂと電気的に接続された１または複数のアノード電極２５を有している。アノード電極２５が、本技術の「第３電極」の一具体例に相当する。回路基板４０が、１つのアノード電極２５を有している場合、１つのアノード電極２５が各光電変換部４０Ａによって共有されている。回路基板４０が、複数のアノード電極２５を有している場合、複数のアノード電極２５が、例えば、光電変換部４０Ａごとに１つずつ割り当てられている。アノード電極２５は、例えば、ＡｌＣｕ等の金属材料で構成されている。各光電変換部４０Ａは、画素領域２Ｃにおける電流経路Ｐ４となっており、かつ画素領域２Ｃ内のキャリアの移動を制御するようになっている。なお、図２８において、電流経路Ｐ４の矢印の向きは、電流の流れる向きを表している。図２８において、電流経路Ｐ５，Ｐ６の矢印の向きについても、電流の流れる向きを表している。
　回路基板４０は、さらに、額縁領域２Ｄに、ｐ型半導体層２２とは異なる導電型のｎ型領域２８を有している。ｎ型領域２８が、本技術の「第１半導体領域」の一具体例に相当する。ｎ型領域２８、ｐ型領域２４Ｂおよびｎ型領域２６は、端面４０Ｃ側からこの順に配置されている。ｎ型領域２８は、ｐ型ウェル２４Ａとは直接、接しておらず、ｐ型ウェル２４Ａと所定の間隙を介して形成されている。ｎ型領域２８は、端面４０Ｃに接して形成されている。ｎ型領域２８は、例えば、１×１０１８～１×１０１９ｃｍ－３程度のｎ型不純物濃度の半導体で構成されている。ｎ型領域２８は、ｐ型半導体層２２に対して、ｐ型半導体層２２の上面からｎ型不純物を高濃度に拡散させることにより形成されたものである。ｎ型領域２８とｐ型半導体層２２との境界に、ｐｎ接合（ジャンクション領域４０Ｅ）が形成されている。ｐｎ接合（ジャンクション領域４０Ｅ）が、本技術の「第１機能部のｐｎ接合」の一具体例に相当する。回路基板４０は、絶縁層２３の開口を介してｎ型領域２８と電気的に接続されたアウターカソード電極２９を有している。アウターカソード電極２９が、本技術の「第１電極」の一具体例に相当する。アウターカソード電極２９は、例えば、ＡｌＣｕ等の金属材料で構成されている。ｎ型領域２８、ジャンクション領域４０Ｅのうちｎ型領域２８の直下の部分、およびアウターカソード電極２９によって、端面４０Ｃで発生するキャリアを外部に誘導可能な暗電流誘導部４０Ｂが構成されている。暗電流誘導部４０Ｂが、本技術の「第１機能部」の一具体例に相当する。暗電流誘導部４０Ｂが額縁領域２Ｄにおける電流経路Ｐ５となっている。
　端面４０Ｃは、上述したように、ダイシングもしくはドライエッチングなどによって切断されることにより形成されている。そのため、端面４０Ｃには、多少なりとも結晶構造の崩れが存在し、この結晶構造の崩れに起因してキャリア（つまり、暗電流）が発生しやすくなっている。暗電流誘導部４０Ｂは、アウターカソード電極２９に所定の電圧が印加されることにより、端面４０Ｃで発生したキャリアを引き込んで外部に誘導することが可能となっている。ここで、「所定の電圧」とは、端面４０Ｃで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極２５に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
　なお、ジャンクション領域４０Ｅのうちｎ型領域２８とｐ型ウェル２４Ａとの間の部分にも、電流経路Ｐ６が形成され得る。しかし、第１の実施の形態のときと同様に、電流経路Ｐ６に流れる電流の、電流経路Ｐ４への影響は、無視できるほど小さい。従って、暗電流誘導部４０Ｂの、光電変換部４０Ａへの影響は、無視できるほど小さい。
　なお、ｐ型ウェル２４Ａの端部が、ｎ型領域２８の端部と直接、接していてもよい。また、ｐ型ウェル２４Ａの端部が、ｎ型領域２８の端部だけでなく、ｎ型領域２８の下面の一部にも直接、接していてもよい。また、ｎ型領域２８が、広範囲に形成されていてもよい。このとき、Ｓ／Ｎ比の観点から、ｎ型領域２６の面積を変えずに、ｎ型領域２８の面積を広くすることが好ましい。
（シンチレータ層５０）
　シンチレータ層５０は、上面２Ａに入射した放射線Ｌを光電変換部４０Ａの感度域に波長変換するものであり、具体的には、上面２Ａに入射した放射線Ｌを光に変換するものである。シンチレータ層５０は、例えば、α線、β線、γ線またはＸ線などの放射線を可視光に変換する蛍光体で構成されている。このような蛍光体としては、例えば、上記第１の実施の形態で記載した材料が挙げられる。シンチレータ層５０は、図２５に示したように、光電変換部４０Ａの上方に配置されている。シンチレータ層５０は、例えば、回路基板４０の上面を結晶成長面として形成されたものであり、例えば、真空蒸着法を用いて成膜することにより形成されたものである。
［製造方法］
　次に、放射線検出器２の製造方法の一例について説明する。図２９は、放射線検出器２の製造手順の一例を表したものである。まず、ｐ型基板２１上にｐ型半導体層２２を備えた半導体基板を用意する。次に、酸化膜を形成する（ステップＳ２０１）。具体的には、ｐ型半導体層２２の表面を熱酸化することによって、酸化膜からなる絶縁層２３を形成する。次に、アノード領域の分離を行う（ステップＳ２０２）。具体的には、ｐ型イオンインプランテーションを行うことにより、格子状の複数のｐ型ウェル２４Ａを形成する。このとき、ｐ型イオンインプランテーションを複数回、行うことにより、ｐ型ウェル２４Ａに対して濃度勾配を設けてもよい。
　次に、カソード領域を形成する（ステップＳ２０３）。具体的には、ｎ型イオンインプランテーションを行うことにより、ｐ型ウェル２４Ａに囲まれた各領域にｎ型領域２６を形成する。続いて、暗電流引き込み領域を形成する（ステップＳ２０４）。具体的には、ｎ型イオンインプランテーションを行うことにより、各ｐ型ウェル２４Ａを囲む格子状のｎ型領域２８を形成する。このとき、ｎ型領域２６，２８のｎ型不純物濃度を互いに等しくする場合には、ｎ型領域２６およびｎ型領域２８を一括して形成することができる。次に、アノード領域を形成する（ステップＳ２０５）。具体的には、各ｐ型ウェル２４Ａの上面の一部に対してｐ型イオンインプランテーションを行うことにより、ｐ型ウェル２４Ａごとに１または複数のｐ型領域２４Ｂを形成する。
　次に、メタル配線を形成する（ステップＳ２０６）。具体的には、絶縁層２３上に、複数のアノード電極２５、複数のインナーカソード電極２７および複数のアウターカソード電極２９を形成する。このとき、複数のアノード電極２５をｐ型領域２４Ｂごとに１つずつ割り当て、複数のインナーカソード電極２７をｎ型領域２６ごとに１つずつ割り当て、複数のアウターカソード電極２９をｐ型ウェル２４Ａごとに１つずつ割り当てる。このようにして、ｐ型半導体層２２の上面に、複数の光電変換部４０Ａと、複数の光電変換部４０Ａを共通するｐ型ウェル２４Ａごとに囲む格子状の暗電流誘導部４０Ｂが形成される。次に、必要に応じて、上面全体に、ＳｉＯ２またはＳｉＮなどからなる保護膜（図示せず）を形成する（ステップＳ２０７）。
　次に、回路基板４０を裏面照射型として用いる場合には、ｐ型基板２１を薄肉化する（ステップＳ２０８）。次に、素子分離を行う（ステップＳ２０９）。具体的には、例えば、半導体基板に対して支持基板を貼り合わせた上で、半導体基板のうち、暗電流誘導部４０Ｂの形成されている箇所に対して、ダイシングまたはドライエッチングなどを行うことにより、半導体基板を、ｐ型ウェル２４Ａを共有する複数の光電変換部４０Ａごとに分離する。このとき、分離により形成される端面４０Ｃから発生する暗電流を低減する観点からは、ドライエッチングにより素子分離を行うことが好ましい。このようにして、複数の回路基板４０が形成される。次に、必要に応じて、各回路基板４０と、外部回路とを互いに接続するための接続電極（図示せず）を各回路基板４０に形成する（ステップＳ２１０）。このようにして、回路基板４０が製造される。
　次に、例えば、真空蒸着法を用いて成膜することにより、回路基板４０の上面を結晶成長面としてシンチレータ層５０を形成する（ステップＳ２１１）。最後に、シンチレータ層５０上に、反射板３０を形成する（ステップＳ２１２）。このようにして、放射線検出器２が製造される。
［動作］
　次に、放射線検出器２の動作の一例について説明する。放射線検出器２の上面２Ａに放射線Ｌが入射すると、シンチレータ層５０において、放射線Ｌが光に変換される。光電変換部４０Ａには、回路基板４０内の駆動回路および配線を介して逆バイアス電圧が印加されている。変換された光が、光電変換部４０Ａの上面に入射すると、光電変換部４０Ａにおいて、入射光の光量に応じた（比例した）電荷量の信号電荷（光電流）が生成される。光電変換部４０Ａ内で生成された信号電荷（光電流）は、回路基板４０内の駆動回路および配線によって電流経路Ｐ４を介して引き出される。
　一方、回路基板４０の端面４０Ｃでは、光入射の有無にかかわらず、端面４０Ｃにおける結晶構造の崩れに起因してキャリアが発生する。暗電流誘導部４０Ｂには、回路基板４０内の駆動回路および配線を介して逆バイアス電圧が印加されている。暗電流誘導部４０Ｂには、逆バイアス電圧が常に印加されていてもよいし、間欠的に印加されていてもよい。端面４０Ｃで発生したキャリアは、回路基板４０内の駆動回路および配線によって電流経路Ｐ５を介して引き抜かれる。
［効果］
　次に、放射線検出器２の効果について説明する。放射線検出器２では、画素領域２Ｃと端面４０Ｃとの間隙において画素領域２Ｃを囲む環状の額縁領域２Ｄに、端面４０Ｃで発生するキャリアを外部に誘導し得る暗電流誘導部４０Ｂが設けられている。これにより、端面４０Ｃで発生した暗電流が暗電流誘導部４０Ｂによって外部に引き抜かれるので、画素領域２Ｃが端面４０Ｃ近傍に設けられている場合であっても、端面４０Ｃで発生した暗電流が画素領域２Ｃに与える影響を低減することができる。また、暗電流誘導部４０Ｂは、ｐ型半導体層２２内において、端面４０Ｃで発生した暗電流にとっての電流経路となっていればよいので、暗電流誘導部４０Ｂを大面積で設ける必要はなく、また、端面４０Ｃに被覆層を設けたり、ｐ型半導体層２２を貫通するように不純物層を設けたりする必要もない。従って、光電流のＳ／Ｎ比の悪化や製造コストの増大を抑えつつ、端面４０Ｃで発生した暗電流が、光電流に与える影響を低減することができる。
＜４．各実施の形態に共通する変形例＞
　上記各実施の形態では、回路基板１０，４０の上面にシンチレータ層２０、５０が形成されていたが、シンチレータ層２０、５０が省略されていてもよい。ただし、この場合には、回路基板１０，４０に含まれる光電変換部１０Ｅ，４０Ａが、放射線Ｌを直接、電気信号に変換する直接変換方式となっている。本変形例において、光電変換部１０Ｅ，４０Ａは、例えば、カドミウムテルル（ＣｄＴｅ）などの半導体結晶で形成されている。
　本変形例では、シンチレータ層２０、５０が省略され、光電変換部１０Ｅ，４０Ａが、放射線Ｌを直接、電気信号に変換する直接変換方式となっているので、光電変換部１０Ｅ，４０Ａが間接変換方式となっている場合と比べて、高い解像度が得られる。
＜５．第３の実施の形態＞
　次に、第３の実施の形態に係る撮像装置３について説明する。図３０は、撮像装置３の概略構成の一例を表したものである。撮像装置３は、上述の放射線検出器１，２を後述の撮像部３１に用いたものであり、医療用をはじめ、手荷物検査等のその他の非破壊検査用の撮像装置として好適に用いられるものである。撮像装置３は、例えば、基板上に、撮像部３１を備え、この撮像部３１の周辺領域に、撮像部３１を制御する制御部を備えている。制御部は、例えば、行走査部３２、Ａ／Ｄ変換部３３、列走査部３４およびシステム制御部３５を有している。制御部が、本技術の「制御部」の一具体例に相当する。
　撮像部３１は、撮像装置３における撮像エリアとなるものである。撮像部３１は、放射線検出器１または放射線検出器２によって構成されている。撮像部３１は、行列状に配置された複数の撮像画素Ｐｘ１（または複数の撮像画素Ｐｘ２）を有している。
　図３１は、撮像部３１の回路構成の一例を表したものである。撮像部３１は、行列状に配置された複数の撮像画素Ｐｘ１（または複数の撮像画素Ｐｘ２）を備えており、さらに、撮像画素Ｐｘ１（または撮像画素Ｐｘ２）ごとに、暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）を備えている。
　撮像画素Ｐｘ１（または撮像画素Ｐｘ２）は、撮像画像の生成に用いられる電気信号を出力するものである。撮像画素Ｐｘ１（または撮像画素Ｐｘ２）は、光電変換部１０Ｅ（または光電変換部４０Ａ）と、光電変換部１０Ｅ（または光電変換部４０Ａ）のノードＮに電気的に接続されたトランジスタＴｒとを含んでいる。トランジスタＴｒは、ゲートに入力される制御信号に応じてオン状態となることにより、光電変換部１０Ｅ（または光電変換部４０Ａ）で生成された信号電荷を信号線ＤＴＬ（後述）に出力するものである。トランジスタＴｒは、例えば、電界効果型の薄膜トランジスタ（ＴＦＴ）で構成されている。
　撮像部３１は、さらに、複数の信号線ＤＴＬと、各信号線ＤＴＬと交差（例えば直交）する複数のゲート線ＧＴＬとを有している。撮像部３１は、さらに、各信号線ＤＴＬと略平行な方向に延在する複数のバイアス線ＢＳＬを有している。複数の撮像画素Ｐｘ１（または複数の撮像画素Ｐｘ２）は、例えば、各信号線ＤＴＬと、各ゲート線ＧＴＬとが互いに交差する箇所に配置されている。
　信号線ＤＴＬは、光電変換部１０Ｅ（または光電変換部４０Ａ）から信号電荷を読み出すための配線である。ゲート線ＧＴＬは、トランジスタＴｒをオンオフ制御する制御信号をトランジスタＴｒのゲートに入力するための配線である。バイアス線ＢＳＬは、光電変換部１０Ｅ（または光電変換部４０Ａ）のアノード電位を決めるための配線である。トランジスタＴｒのゲートがゲート線ＧＴＬに接続され、トランジスタＴｒのソースまたはドレインが光電変換部１０Ｅ（または光電変換部４０Ａ）のノードＮに接続され、トランジスタＴｒのソースおよびドレインのうちノードＮに未接続の電極が信号線ＤＴＬに接続されている。光電変換部１０Ｅ（または光電変換部４０Ａ）のノードＮがトランジスタＴｒのソースまたはドレインに接続され、光電変換部１０Ｅ（または光電変換部４０Ａ）のアノードがバイアス線ＢＳＬに接続されている。暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）のカソードが信号線ＤＴＬに接続されている。なお、信号線ＤＴＬに印加される電圧とは異なる電圧を暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）のカソードに印加する場合には、暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）のカソードが信号線ＤＴＬとは別の配線に接続されていることが好ましい。
　行走査部３２は、シフトレジスタやアドレスデコーダ等によって構成され、各撮像画素Ｐｘ１もしくは各撮像画素Ｐｘ２を、例えば行単位で駆動するようになっている。行走査部３２によって選択走査された画素行の各画素から出力された信号電荷は、各信号線ＤＴＬを介してＡ／Ｄ変換部３３に供給される。
　Ａ／Ｄ変換部３３は、各信号線ＤＴＬを介して入力された信号電荷に基づいてＡ／Ｄ変換を行うものであり、例えば、信号線ＤＴＬごとに設けられたアンプや水平選択スイッチ等によって構成されている。Ａ／Ｄ変換部３３は、端面１０Ｇ，４０Ｃで発生するキャリアの外部への誘導を促進するように、暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）を制御するようになっている。Ａ／Ｄ変換部３３は、例えば、各信号線ＤＴＬを介して、暗電流誘導部１０Ｆ（または暗電流誘導部４０Ｂ）のカソードに「所定の電圧」を印加することにより、端面１０Ｇ，４０Ｃで発生するキャリアの外部への誘導を促進するようになっている。ここで、「所定の電圧」とは、端面１０Ｇ，４０Ｃで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極１５，２５に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
　列走査部３４は、例えば、シフトレジスタやアドレスデコーダ等によって構成され、Ａ／Ｄ変換部３３の各水平選択スイッチを走査しつつ順番に駆動するものである。列走査部３４による選択走査により、行走査部３２で選択された画素行の各画素から出力された信号電荷に対応する撮像信号Ｄｏｕｔがシリアルで外部へ出力される。
　行走査部３２、Ａ／Ｄ変換部３３および列走査部３４からなる回路部分は、撮像部３１と共に共通の基板上に直に形成されていてもよいし、あるいは外部制御ＩＣに配設されていてもよい。また、当該回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
　システム制御部３５は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、撮像装置３の内部情報などのデータを出力するものである。システム制御部３５は、さらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部３２、Ａ／Ｄ変換部３３および列走査部３４などの周辺回路の駆動制御を行うようになっている。
　本実施の形態では、上述の放射線検出器１，２が画素部３１に用いられている。従って、ノイズの少ない高画質な画像を得ることができる。
＜６．第４の実施の形態＞
　次に、第４の実施の形態に係る撮像システム４について説明する。図３２は、撮像システム４の概略構成の一例を表したものである。撮像システム４は、上述の放射線検出器１，２が画素部３１に用いられた撮像装置３を備えている。撮像システム４は、例えば、撮像装置３と、画像処理部５と、表示装置６とを備えている。なお、必要に応じて表示装置６が省略されてもよい。
　画像処理部５は、撮像装置３により得られた撮像信号Ｄｏｕｔに対して所定の画像処理を施すものであり、具体的には、撮像信号Ｄｏｕｔに対して所定の画像処理を施すことにより、表示信号Ｄ１を生成する。表示装置６は、撮像装置３により得られた撮像信号Ｄｏｕｔに基づく画像表示を行うものであり、具体的には、画像処理部５で処理された後の撮像信号（表示信号Ｄ１）に基づいて、映像を表示するものである。
　本実施の形態では、放射線源１００から被写体２００に向けて照射された放射線のうち、被写体２００を透過した成分が撮像装置３によって検出される。撮像装置３で検出されることにより得られた撮像信号Ｄｏｕｔには、画像処理部５によって所定の処理がなされる。所定の処理がなされた後の撮像信号（表示信号Ｄ１）は、表示装置６に出力され、表示信号Ｄ１に応じた映像が、表示装置６のモニタ画面に表示される。
　このように、本実施の形態では、撮像装置３において上述の放射線検出器１，２が用いられている。従って、ノイズの少ない高画質な画像を得ることができる。
＜７．第４の実施の形態の変形例＞
　上記第４の実施の形態において、撮像システム４が、画像処理部５で処理された後の撮像信号（３ＤＣＡＤ（computer-aided design）信号）に基づいて立体物を成型する成型装置（図示せず）をさらに備えていてもよい。成型装置は、例えば、３Ｄプリンタである。画像処理部５は、撮像信号Ｄｏｕｔに対して所定の画像処理を施すことにより、３ＤＣＡＤ信号を生成するものである。
　本変形例では、撮像装置３において上述の放射線検出器１，２が用いられている。従って、高精度な立体物を形成することができる。
　以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
　例えば、上記各実施の形態およびそれらの変形例において、半導体の導電型が上記の導電型とは反対の導電型となっていてもよい。例えば、半導体の導電型がｐ型であると記載されている場合には、ｐ型をｎ型に読み替えるとともに、半導体の導電型がｎ型であると記載されている場合には、ｎ型をｐ型に読み替えてもよい。
　また、例えば、上記各実施の形態およびそれらの変形例において、ｐｎ接合の代わりにｐｉｎ構造が適用されていてもよい。
　また、例えば、上記各実施の形態およびそれらの変形例において、光電変換部１０Ｅおよび光電変換部４０Ａの代わりに、発光機能、またはメモリ機能を有するものが用いられていてもよい。
　なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
　また、例えば、本技術は以下のような構成を取ることができる。
（１）
　端面を有する半導体層の上面に、第１領域と、前記第１領域と前記端面との間隙において前記第１領域を囲む環状の第２領域とを備え、
　前記第２領域に、前記端面で発生するキャリアを外部に誘導可能な第１機能部を備えた
　機能性素子。
（２）
　前記第１機能部は、ｐｎ接合、もしくは、ｐｉｎ構造を有する
　（１）に記載の機能性素子。
（３）
　前記第１機能部のｐｎ接合もしくはｐｉｎ構造は、前記半導体層とは異なる導電型の第１半導体領域と、前記半導体層との境界に形成される
　（２）に記載の機能性素子。
（４）
　前記第１機能部は、前記第１半導体領域と電気的に接続された第１電極を有する
　（３）に記載の機能性素子。
（５）
　前記第１領域に、当該第１領域内のキャリアの移動を制御する１または複数の第２機能部を備えた
　（１）ないし（４）のいずれか一項に記載の機能性素子。
（６）
　１または複数の前記第２機能部は、光電変換機能、発光機能、またはメモリ機能を有する
　（５）に記載の機能性素子。
（７）
　１または複数の前記第２機能部は、ｐｎ接合、もしくは、ｐｉｎ構造を有する
　（５）または（６）に記載の機能性素子。
（８）
　１または複数の前記第２機能部は、前記半導体層とは異なる導電型の第２半導体領域を有し、
　１または複数の前記第２機能部のｐｎ接合もしくはｐｉｎ構造は、前記第２半導体領域と前記半導体層との境界に形成される
　（７）に記載の機能性素子。
（９）
　前記第１領域に、前記第２半導体領域と電気的に接続された第２電極と、前記半導体層と同一の導電型の不純物濃度が前記半導体層よりも高い第３半導体領域と、前記第３半導体領域と電気的に接続された第３電極とを備えた
　（８）に記載の機能性素子。
（１０）
　前記第１半導体領域、前記第３半導体領域および前記第２半導体領域は、前記端面側からこの順に配置されている
　（９）に記載の機能性素子。
（１１）
　機能性素子と、
　前記機能性素子を制御する制御部と
　を備え、
　前記機能性素子は、端面を有する半導体層の上面に、第１領域と、前記第１領域と前記端面との間隙において前記第１領域を囲む環状の第２領域とを有し、
　前記第２領域に、前記端面で発生するキャリアを外部に誘導可能な第１機能部を有する
　電子機器。
（１２）
　前記制御部は、前記端面で発生するキャリアの外部への誘導を促進するように、前記第１機能部を制御する
　（１１）に記載の電子機器。
　本出願は、日本国特許庁において２０１４年８月６日に出願された日本特許出願番号第２０１４－１６０２１６号を基礎として優先権を主張するものであり、この出願のすべての内容を参照によって本出願に援用する。
　当業者であれば、設計上の要件や他の要因に応じて、種々の修正、コンビネーション、サブコンビネーション、および変更を想到し得るが、それらは添付の請求の範囲やその均等物の範囲に含まれるものであることが理解される。

Claims (12)

  1. 　端面を有する半導体層の上面に、第１領域と、前記第１領域と前記端面との間隙において前記第１領域を囲む環状の第２領域とを備え、
    　前記第２領域に、前記端面で発生するキャリアを外部に誘導可能な第１機能部を備えた
    　機能性素子。
  2. 　前記第１機能部は、ｐｎ接合、もしくは、ｐｉｎ構造を有する
    　請求項１に記載の機能性素子。
  3. 　前記第１機能部のｐｎ接合もしくはｐｉｎ構造は、前記半導体層とは異なる導電型の第１半導体領域と、前記半導体層との境界に形成される
    　請求項２に記載の機能性素子。
  4. 　前記第１機能部は、前記第１半導体領域と電気的に接続された第１電極を有する
    　請求項３に記載の機能性素子。
  5. 　前記第１領域に、当該第１領域内のキャリアの移動を制御する１または複数の第２機能部を備えた
    　請求項４に記載の機能性素子。
  6. 　１または複数の前記第２機能部は、光電変換機能、発光機能、またはメモリ機能を有する
    　請求項５に記載の機能性素子。
  7. 　１または複数の前記第２機能部は、ｐｎ接合、もしくは、ｐｉｎ構造を有する
    　請求項５に記載の機能性素子。
  8. 　１または複数の前記第２機能部は、前記半導体層とは異なる導電型の第２半導体領域を有し、
    　１または複数の前記第２機能部のｐｎ接合もしくはｐｉｎ構造は、前記第２半導体領域と前記半導体層との境界に形成される
    　請求項７に記載の機能性素子。
  9. 　前記第１領域に、前記第２半導体領域と電気的に接続された第２電極と、前記半導体層と同一の導電型の不純物濃度が前記半導体層よりも高い第３半導体領域と、前記第３半導体領域と電気的に接続された第３電極とを備えた
    　請求項８に記載の機能性素子。
  10. 　前記第１半導体領域、前記第３半導体領域および前記第２半導体領域は、前記端面側からこの順に配置されている
    　請求項９に記載の機能性素子。
  11. 　機能性素子と、
    　前記機能性素子を制御する制御部と
    　を備え、
    　前記機能性素子は、端面を有する半導体層の上面に、第１領域と、前記第１領域と前記端面との間隙において前記第１領域を囲む環状の第２領域とを有し、
    　前記第２領域に、前記端面で発生するキャリアを外部に誘導可能な第１機能部を有する
    　電子機器。
  12. 　前記制御部は、前記端面で発生するキャリアの外部への誘導を促進するように、前記第１機能部を制御する
    　請求項１１に記載の電子機器。
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