JP2016039203A - 機能性素子および電子機器 - Google Patents

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Abstract

【課題】S/N比の悪化や製造コストの増大を抑えつつ、暗電流が信号電流に与える影響を低減することの可能な機能性素子およびそれを備えた電子機器を提供する。【解決手段】本技術の機能性素子は、端面を有する半導体層の上面に、第1領域と、第1領域と端面との間隙において第1領域を囲む環状の第2領域とを備えている。本技術の機能性素子は、第2領域に、端面に発生するキャリアを外部に誘導可能な第1機能部を備えている。【選択図】図4

Description

本技術は、半導体層を有する機能性素子およびそれを備えた電子機器に関する。
半導体では、切断により形成された端面には、多少なりとも結晶構造の崩れが存在する。フォトダイオードでは、この結晶構造の崩れに起因して暗電流が発生することが知られている。フォトダイオードで得られた信号電流にとって暗電流は電気的なノイズとなるので、暗電流そのものを低減するか、または、暗電流が信号電流に与える影響を低減することが必要となる。この問題に対して、従来では、受光領域を端面から遠ざけることで、暗電流が信号電流に与える影響を低減する方策が知られている。また、例えば、特許文献1,2,3では、端面に被覆層を設けたり、スクライブラインにおいて半導体層の表面から半導体基板まで達するように不純物層を設けたりすることにより、暗電流そのものを低減することが提案されている。
特開2010−239005号公報 特開2008−177485号公報 特開平7−142586号公報
しかし、受光領域を端面から遠ざけるために、受光領域のサイズを小さくした場合には、受光領域のサイズを小さくした分だけ、受光量が減少するので、S/N比が悪化してしまうという問題があった。また、端面に被覆層を設けたり、半導体層を貫通するように不純物層を設けたりするためには、そのための専用工程を追加することが必要となる。その結果、製造コストが増大してしまうという問題があった。
なお、端面を有する半導体層を備えた種々の機能性素子においても、端面で発生する暗電流に起因してS/N比の悪化や製造コストの増大といった問題が生じ得る。
本技術はかかる問題点に鑑みてなされたもので、その目的は、S/N比の悪化や製造コストの増大を抑えつつ、暗電流が信号電流に与える影響を低減することの可能な機能性素子およびそれを備えた電子機器を提供することにある。
本技術の機能性素子は、端面を有する半導体層の上面に、第1領域と、第1領域と端面との間隙において第1領域を囲む環状の第2領域とを備えている。本技術の機能性素子は、第2領域に、端面に発生するキャリアを外部に誘導可能な第1機能部を備えている。
本技術の電子機器は、上記の機能性素子と、上記の機能性素子を制御する制御部とを備えている。
本技術の機能性素子および電子機器では、第1領域と端面との間隙において第1領域を囲む環状の第2領域に、端面に発生するキャリアを外部に誘導可能な第1機能部が設けられている。これにより、端面で発生した暗電流を第1機能部によって外部に引き抜くことが可能となるので、第1領域が端面近傍に設けられている場合であっても、端面で発生した暗電流が第1領域に与える影響を低減することができる。また、第1機能部は、半導体層内において、端面で発生した暗電流にとっての電流経路となっていればよいので、第1機能部を大面積で設ける必要はなく、また、端面に被覆層を設けたり、半導体層を貫通するように不純物層を設けたりする必要もない。
本技術の機能性素子および電子機器によれば、第1領域を囲む環状の第2領域に、端面に発生するキャリアを外部に誘導可能な第1機能部を設けるようにしたので、S/N比の悪化や製造コストの増大を抑えつつ、端面で発生した暗電流が、第1領域を流れる信号電流に与える影響を低減することができる。なお、本技術の効果は、ここに記載された効果に必ずしも限定されず、本明細書中に記載されたいずれの効果であってもよい。
本技術の第1の実施形態に係る放射線検出器の断面構成の一例を表す図である。 図1の放射線検出器の上面構成の一例を表す図である。 図1の受光素子の下面構成の一例を表す図である。 図3の受光素子のA−A線における断面構成の一例を表す図である。 図3の受光素子のA−A線における断面構成の一例を表す図である。 図3の受光素子のA−A線における断面構成の一例を表す図である。 図3の受光素子のA−A線における断面構成の一例を表す図である。 図3〜図7の受光素子を備えた放射線検出器の製造手順の一例を表す図である。 比較例に係る受光素子の断面構成の一例を表す図である。 比較例に係る受光素子の断面構成の一例を表す図である。 シミュレーションにより導出した、暗電流のアウターカソード電圧依存性の一例を表す図である。 図10の比較例に係る受光素子におけるシミュレーション結果の一例を表す図である。 図9の受光素子におけるシミュレーション結果の一例を表す図である。 図9の受光素子におけるシミュレーション結果の一例を表す図である。 図4の受光素子におけるシミュレーション結果の一例を表す図である。 図4の受光素子におけるシミュレーション結果の一例を表す図である。 図7の受光素子におけるシミュレーション結果の一例を表す図である。 図7の受光素子におけるシミュレーション結果の一例を表す図である。 シミュレーションにより導出した、光電流のアウターカソード電圧依存性の一例を表す図である。 図3の受光素子の下面構成の一変形例を表す図である。 図3の受光素子の下面構成の一変形例を表す図である。 図3の受光素子の下面構成の一変形例を表す図である。 図3の受光素子の下面構成の一変形例を表す図である。 図3の受光素子の下面構成の一変形例を表す図である。 本技術の第2の実施形態に係る放射線検出器の断面構成の一例を表す図である。 図25の放射線検出器の上面構成の一例を表す図である。 図25の放射線検出器(回路基板)の下面構成の一例を表す図である。 図27の回路基板のA−A線における断面構成の一例を表す図である。 図25の放射線検出器の製造手順の一例を表す図である。 本技術の第3の実施形態に係る撮像装置の概略構成の一例を表す図である。 図30の撮像部の回路構成の一例を表す図である。 本技術の第4の実施形態に係る撮像表示システムの概略構成の一例を表す図である。
以下、発明を実施するための形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。

1.第1の実施の形態(放射線検出器)
画素ごとの端縁に暗電流誘導部を設けた例
2.第1の実施の形態の変形例(放射線検出器)
各不純物領域の面内レイアウトのバリエーション
3.第2の実施の形態(放射線検出器)
回路基板の端縁に暗電流誘導部を設けた例
4.各実施の形態に共通する変形例(放射線検出器)
シンチレータ層を省略した例
5.第3の実施の形態(撮像装置)
上記各実施の形態に係る放射線検出器を撮像装置の撮像部として用いた例
6.第4の実施の形態(撮像システム)
上記撮像装置を撮像システムに組み込んだ例
7.第4の実施の形態の変形例(撮像システム)
成型装置をさらに設けた例
<1.第1の実施の形態>
[構成]
まず、本技術の第1の実施の形態に係る放射線検出器1について説明する。図1は、本実施の形態の放射線検出器1の断面構成の一例を表したものである。図2は、図1の放射線検出器1の上面1Aの構成の一例を表したものである。放射線検出器1は、α線、β線、γ線またはX線などの放射線を検出するものであり、間接変換方式の放射線検出器である。間接変換方式とは、放射線を光信号に変換した後に電気信号に変換する方式を指す。放射線検出器1は、例えば、回路基板10、シンチレータ層20および反射板30を備えている。
(回路基板10)
回路基板10は、光信号を電気信号に変換するものである。回路基板10は、配線基板10Aと、複数の受光素子10Bとを備えている。受光素子10Bは、本技術の「機能性素子」の一具体例に相当する。配線基板10Aは、放射線検出器1の下面1B側に配置されており、各受光素子10Bは、シンチレータ層20側に配置されている。配線基板10Aは、例えば、支持基板と、支持基板上に形成された駆動回路と、駆動回路および受光素子10Bと外部回路とを互いに接続するための各種配線とを有している。支持基板は、例えば、半導体基板、または、ガラス基板で構成されている。駆動回路は、例えば、外部回路からの制御信号に基づいて受光素子10Bのオンオフ制御を行う複数のトランジスタを有している。各トランジスタは、例えば、電界効果型の薄膜トランジスタ(TFT)で構成されている。複数のトランジスタは、受光素子10Bごとに1つずつ設けられており、一組の受光素子10Bおよびトランジスタによって、撮像画素Px1が構成されている。配線基板10Aは、例えば、受光素子10Bから出力された光電流を電圧信号に変換する変換回路と、変換回路から出力された電圧信号を増幅するアンプ回路と、アンプから出力されるアナログ信号をデジタル信号に変換するA/D変換回路とを含んで構成されていてもよい。変換回路、アンプ回路およびA/D変換回路のうち少なくとも1つが駆動回路内に設けられていてもよい。
受光素子10Bは、シンチレータ層20側から受光素子10Bの上面に入射する光(入射光)の光量に応じた電荷量の信号電荷(光電流)を生成して内部に蓄積する光電変換部10E(後述)を含んで構成されている。光電変換部10Eが、本技術の「第2機能部」の一具体例に相当する。光電変換部10Eは、例えば、PN(Positive Negative)フォトダイオード、または、PIN(Positive Intrinsic Negative)フォトダイオードで構成されている。光電変換部10Eについては、後に詳述する。
複数の受光素子10Bは、放射線検出器1の上面1Aのうち端縁(額縁領域1D)を除いた領域(画素領域1C)と対向する位置に配置されている。複数の受光素子10Bは、共通の配線基板10Aに実装されている。複数の受光素子10Bは、例えば、配線基板10A上に2次元配置されている。受光素子10Bは、例えば、転写技術を用いて配線基板10A上に転写されている。複数の受光素子10Bは、面内において互いに離間して配置されている。従って、受光素子10Bの上面は、互いに隣接する2つの受光素子10B間に形成された間隙で囲まれている。この間隙の幅は、例えば、受光素子10Bの横幅と同等か、またはそれよりも狭くなっている。
図3は、受光素子10Bの下面の構成の一例を表したものである。図4は、図3の受光素子10BのA−A線における断面構成の一例を表したものである。図4では、受光素子10Bの断面が上下反対に描かれている。以下では、受光素子10B内の各構成要素を説明する際に、図4の上側を上と称し、図4の下側を下と称するものとする。受光素子10Bは、例えば、サブミリサイズのチップである。なお、受光素子10Bが、サブミリサイズよりも大きなサイズであってもよい。受光素子10Bは、ダイシングもしくはドライエッチングなどによって切断されることにより形成された端面10Gを有している。端面10Gが、本技術の「端面」の一具体例に相当する。受光素子10Bは、例えば、直方体形状となっている。受光素子10Bを保護する目的などで、受光素子10Bの端面10Gに保護膜が形成されていてもよい。
受光素子10Bは、p型基板11と、p型基板11上に設けられたp型半導体層12および絶縁層13とを有している。p型半導体層12が、本技術の「半導体層」の一具体例に相当する。p型半導体層12および絶縁層13は、p型基板11上にこの順に積層して構成されている。p型半導体層12は、受光素子10Bの端面10Gに露出している。つまり、p型半導体層12は、端面10Gを有している。p型基板11は、例えば、1×1017cm-3程度の高濃度のp型不純物を含むバルクSi結晶基板である。p型半導体層12は、例えば、1×1015cm-3程度の低濃度のp型エピタキシャルSi層である。p型不純物としては、例えば硼素(B)などが挙げられる。絶縁層13は、例えば、バルクSi結晶基板の表面を熱酸化することにより形成されたものである。
受光素子10Bは、p型半導体層12の上面に、インナー領域10Cと、インナー領域10Cと端面10Gとの間隙においてインナー領域10Cを囲む環状のアウター領域10Dとを有している。インナー領域10Cが、本技術の「第1領域」の一具体例に相当する。アウター領域10Dが、本技術の「第2領域」の一具体例に相当する。受光素子10Bは、インナー領域10Cにp型ウェル14Aを有しており、p型ウェル14Aの上面の一部にp型領域14Bを有している。p型領域14Bは、本技術の「第3半導体領域」の一具体例に相当する。p型領域14Bは、後述のアノード電極15とp型ウェル14Aとの接触抵抗を下げるためのものであり、p型半導体層12およびp型ウェル14Aのp型不純物濃度よりも高いp型不純物濃度となっている。p型ウェル14Aは、インナー領域10Cの外縁に環状に設けられている。p型ウェル14Aは、p型半導体層12に対して、p型半導体層12の上面からp型不純物を拡散させることにより形成されたものである。p型領域14Bは、p型ウェル14Aに対して、p型ウェル14Aの上面からp型不純物を高濃度に拡散させることにより形成されたものである。
受光素子10Bは、インナー領域10Cの上面のうちp型ウェル14Aで囲まれた領域に、p型半導体層12とは異なる導電型のn型領域16を有している。n型領域16が、本技術の「第2半導体領域」の一具体例に相当する。n型領域16の外縁は、例えば、p型ウェル14Aの内縁に接している。n型領域16は、例えば、1×1019cm-3程度のn型不純物濃度の半導体で構成されている。n型不純物としては、例えばアンチモン(Sb)や砒素(As)などが挙げられる。n型領域16は、p型半導体層12に対して、p型半導体層12の上面からn型不純物を高濃度に拡散させることにより形成されたものである。n型領域16とp型半導体層12との境界や、n型領域16とp型ウェル14Aとの境界に、pn接合(ジャンクション領域10H)が形成されている。pn接合(ジャンクション領域10H)が本技術の「第2機能部のpn接合」の一具体例に相当する。受光素子10Bは、絶縁層13の開口を介してp型領域14Bと電気的に接続されたアノード電極15を有している。アノード電極15が、本技術の「第3電極」の一具体例に相当する。受光素子10Bは、さらに、絶縁層13の別の開口を介してn型領域16と電気的に接続されたインナーカソード電極17を有している。インナーカソード電極17が、本技術の「第2電極」の一具体例に相当する。アノード電極15およびインナーカソード電極17は、例えば、AlCu等の金属材料で構成されている。p型ウェル14A、p型領域14B、n型領域16、ジャンクション領域10H、アノード電極15およびインナーカソード電極17によって、光電変換部10Eが構成されている。光電変換部10Eは、インナー領域10Cにおける電流経路P1となっており、かつインナー領域10C内のキャリアの移動を制御するようになっている。なお、図4において、電流経路P1の矢印の向きは、電流の流れる向きを表している。図4において、電流経路P2,P3の矢印の向きについても、電流の流れる向きを表している。
受光素子10Bは、さらに、アウター領域10Dにn型領域18を有している。n型領域18が、本技術の「第1半導体領域」の一具体例に相当する。n型領域18、p型領域14Bおよびn型領域16は、端面10G側からこの順に配置されている。n型領域18は、p型ウェル14Aとは直接、接しておらず、p型ウェル14Aと所定の間隙を介して形成されている。n型領域18は、端面10Gに接して形成されている。n型領域18は、例えば、1×1018〜1×1019cm-3程度のn型不純物濃度の半導体で構成されている。n型領域18は、p型半導体層12に対して、p型半導体層12の上面からn型不純物を高濃度に拡散させることにより形成されたものである。n型領域18とp型半導体層12との境界に、pn接合(ジャンクション領域10J)が形成されている。pn接合(ジャンクション領域10J)が、本技術の「第1機能部のpn接合」の一具体例に相当する。受光素子10Bは、絶縁層13の開口を介してn型領域18と電気的に接続されたアウターカソード電極19を有している。アウターカソード電極19が、本技術の「第1電極」の一具体例に相当する。アウターカソード電極19は、例えば、AlCu等の金属材料で構成されている。n型領域18、ジャンクション領域10Jのうちn型領域18の直下の部分、およびアウターカソード電極19によって、端面10Gで発生するキャリアを外部に誘導可能な暗電流誘導部10Fが構成されている。暗電流誘導部10Fが、本技術の「第1機能部」の一具体例に相当する。暗電流誘導部10Fがアウター領域10Dにおける電流経路P2となっている。
端面10Gは、上述したように、ダイシングもしくはドライエッチングなどによって切断されることにより形成されている。そのため、端面10Gには、多少なりとも結晶構造の崩れが存在し、この結晶構造の崩れに起因してキャリア(つまり、暗電流)が発生しやすくなっている。暗電流誘導部10Fは、アウターカソード電極19に所定の電圧が印加されることにより、端面10Gで発生したキャリアを引き込んで外部に誘導することが可能となっている。ここで、「所定の電圧」とは、端面10Gで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極15に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
なお、ジャンクション領域10Jのうちn型領域18とp型ウェル14Aとの間の部分にも、電流経路P3が形成され得る。しかし、後述するように、電流経路P3に流れる電流の、電流経路P1への影響は、無視できるほど小さい。従って、暗電流誘導部10Fの、光電変換部10Eへの影響は、無視できるほど小さい。
なお、図5に示したように、p型ウェル14Aの端部が、n型領域18の端部と直接、接していてもよい。また、図6に示したように、p型ウェル14Aの端部が、n型領域18の端部だけでなく、n型領域18の下面の一部にも直接、接していてもよい。また、図7に示したように、n型領域18が、広範囲に形成されていてもよい。このとき、S/N比の観点から、n型領域16の面積を変えずに、n型領域18の面積を広くすることが好ましい。
(シンチレータ層20)
シンチレータ層20は、上面1Aに入射した放射線Lを光電変換部10Eの感度域に波長変換するものであり、具体的には、上面1Aに入射した放射線Lを光に変換するものである。シンチレータ層20は、例えば、α線、β線、γ線またはX線などの放射線を可視光に変換する蛍光体で構成されている。このような蛍光体としては、例えば、ヨウ化セシウム(CsI)にタリウム(Tl)またはナトリウム(Na)を添加したもの、ヨウ化ナトリウム(NaI)にタリウム(Tl)を添加したものが挙げられる。また、上記蛍光体としては、例えば、臭化セシウム(CsBr)にユウロピウム(Eu)を添加したもの、弗化臭化セシウム(CsBrF)にユウロピウム(Eu)を添加したものが挙げられる。
シンチレータ層20は、図1に示したように、受光素子10Bの上方に配置されている。シンチレータ層20は、例えば、受光素子10Bの上面を結晶成長面として形成されたものであり、例えば、真空蒸着法を用いて成膜することにより形成されたものである。シンチレータ層20は、互いに隣接する2つの受光素子10Bの間隙と対向する領域に、シンチレータ層20の厚さ方向に延在する結晶界面を有している。結晶界面は、受光素子10Bの上面からシンチレータ層20の厚さ方向に延在しており、シンチレータ層20を受光素子10Bごとに1つずつ区分けしている。つまり、シンチレータ層20は、結晶界面によって受光素子10Bごとに1つずつ割り当てられた複数のシンチレータ部20Aで構成されている。
(反射板30)
反射板30は、シンチレータ層20から受光素子10Bとは反対方向へ発光した光を受光素子10B側に返す役割を持つ。反射板30は、実質的に水分を透過しない水分不透過材料によって構成されていてもよい。このようにした場合には、反射板30によって、シンチレータ層20への水分の介入を防ぐことができる。反射板30は、例えば、薄板ガラスからなる。反射板30は省略されていてもよい。シンチレータ層20上に設ける反射構造は、上記のような反射板30以外の構成となっていてもよく、例えば、Alの蒸着膜によって構成されていてもよい。
[製造方法]
次に、放射線検出器1の製造方法の一例について説明する。図8は、図3〜図7の回路基板10を備えた放射線検出器1の製造手順の一例を表したものである。まず、p型基板11上にp型半導体層12を備えた半導体基板を用意する。次に、酸化膜を形成する(ステップS101)。具体的には、p型半導体層12の表面を熱酸化することによって、酸化膜からなる絶縁層13を形成する。次に、アノード領域の分離を行う(ステップS102)。具体的には、p型イオンインプランテーションを行うことにより、環状の複数のp型ウェル14Aを行列状に形成する。このとき、p型イオンインプランテーションを複数回、行うことにより、p型ウェル14Aに対して濃度勾配を設けてもよい。
次に、カソード領域を形成する(ステップS103)。具体的には、n型イオンインプランテーションを行うことにより、p型ウェル14Aに囲まれた各領域にn型領域16を形成する。続いて、暗電流引き込み領域を形成する(ステップS104)。具体的には、n型イオンインプランテーションを行うことにより、各p型ウェル14Aを囲む格子状のn型領域18を形成する。このとき、n型領域16,18のn型不純物濃度を互いに等しくする場合には、n型領域16およびn型領域18を一括して形成することができる。次に、アノード領域を形成する(ステップS105)。具体的には、各p型ウェル14Aの上面の一部に対してp型イオンインプランテーションを行うことにより、p型領域14Bを形成する。
次に、メタル配線を形成する(ステップS106)。具体的には、絶縁層13上に、複数のアノード電極15、複数のインナーカソード電極17および複数のアウターカソード電極19を形成する。このとき、複数のアノード電極15をp型領域14Bごとに1つずつ割り当て、複数のインナーカソード電極17をn型領域16ごとに1つずつ割り当て、複数のアウターカソード電極19をp側ウェル14Aごとに1つずつ割り当てる。このようにして、p型半導体層12の上面に、複数の光電変換部10Eと、各光電変換部10Eを囲む格子状の暗電流誘導部10Fが形成される。次に、必要に応じて、上面全体に、SiO2またはSiNなどからなる保護膜(図示せず)を形成する(ステップS107)。
次に、受光素子10Bを裏面照射型として用いる場合には、p型基板11を薄肉化する(ステップS108)。次に、素子分離を行う(ステップS109)。具体的には、例えば、半導体基板に対して支持基板を貼り合わせた上で、半導体基板のうち、暗電流誘導部10Fの形成されている箇所に対して、ダイシングまたはドライエッチングなどを行うことにより、半導体基板を、光電変換部10Eごとに分離する。このとき、分離により形成される端面10Gから発生する暗電流を低減する観点からは、ドライエッチングにより素子分離を行うことが好ましい。このようにして、端面10Gを有する複数の受光素子10Bが形成される。次に、必要に応じて、各受光素子10Bと、配線基板10Aとを互いに接続するための接続電極(図示せず)を各受光素子10Bに形成する(ステップS110)。次に、例えば、転写技術を用いて、配線基板10A上に、複数の受光素子10Bを実装する(ステップS111)。このようにして、図3〜図7の回路基板10が製造される。
次に、例えば、真空蒸着法を用いて成膜することにより、各受光素子10Bの上面を結晶成長面としてシンチレータ層20を形成する(ステップS112)。シンチレータ層20の形成に際して、互いに隣接する2つの受光素子10Bの間隙と対向する領域に、シンチレータ層20の厚さ方向に延在する結晶界面を形成するとともに、結晶界面によって受光素子10Bごとに1つずつ割り当てられた複数のシンチレータ部20Aを形成する。最後に、シンチレータ層20上に、反射板30を形成する(ステップS113)。このようにして、放射線検出器1が製造される。
[動作]
次に、放射線検出器1の動作の一例について説明する。放射線検出器1の上面1Aに放射線Lが入射すると、シンチレータ層20において、放射線Lが光に変換される。光電変換部10Eには、回路基板10内の駆動回路および配線を介して逆バイアス電圧が印加されている。変換された光が、受光素子10Bの上面に入射すると、光電変換部10Eにおいて、入射光の光量に応じた(比例した)電荷量の信号電荷(光電流)が生成される。光電変換部10E内で生成された信号電荷(光電流)は、回路基板10内の駆動回路および配線によって電流経路P1を介して引き出される。
一方、受光素子10Bの端面10Gでは、光入射の有無にかかわらず、端面10Gにおける結晶構造の崩れに起因してキャリアが発生する。暗電流誘導部10Fには、回路基板10内の駆動回路および配線を介して逆バイアス電圧が印加されている。暗電流誘導部10Fには、逆バイアス電圧が常に印加されていてもよいし、間欠的に印加されていてもよい。端面10Gで発生したキャリアは、回路基板10内の駆動回路および配線によって電流経路P2を介して引き抜かれる。
[シミュレーション]
次に、受光素子10Bにおけるシミュレーション結果について説明する。図9は、比較例に係る受光素子100Bの断面構成の一例を表したものである。受光素子100Bでは、n型領域18がp型ウェル140Aによって覆われており、p型半導体層12と接していない。図10は、比較例に係る受光素子200Bの断面構成の一例を表したものである。受光素子200Bでは、暗電流誘導部10Fが存在しておらず、p型ウェル140Aが端面10Gまで延在している。図11は、シミュレーションにより導出した、暗電流のアウターカソード電圧依存性の一例を表したものである。図11の左側の図は、受光素子200Bで生じた暗電流の大きさの一例を表したものである。図11の右側の図は、受光素子100Bおよび図4,図7の受光素子10Bで生じた暗電流の大きさの一例を表したものである。図11の右側の図は、インナーカソード電圧VcathIを0.6Vとし、アノード電圧をグラウンドとしたときの結果である。
図11では、n型領域18がp型ウェル140Aによって覆われている場合(図9)には、暗電流の大きさが、暗電流誘導部10Fが存在していないときの暗電流の大きさと比べて、ほぼ同一となっている。このことから、n型領域18の少なくとも一部が、p型半導体層12と接していることにより、暗電流誘導部10Fが機能することがわかる。また、図11から、n型領域18の面積が小さくても、暗電流誘導部10Fが機能し、n型領域18の面積が広くなるにつれて、暗電流誘導部10Fの機能が強化されることがわかる。また、図11から、インナーカソード電圧VcathIを0.6Vとし、アノード電圧をグラウンドとしたときに、アウターカソード電圧VcathOを0.3Vにするだけで、暗電流誘導部10Fが十分に機能することがわかる。
図12は、図10の受光素子200Bにおけるシミュレーション結果の一例を表したものである。図13,図14は、図9の受光素子100Bにおけるシミュレーション結果の一例を表したものである。図13は、インナーカソード電圧VcathIおよびアウターカソード電圧VcathOを0.6Vとし、アノード電圧をグラウンドとしたときの結果である。図14は、インナーカソード電圧VcathIを0.6Vとし、アウターカソード電圧VcathOを3Vとし、アノード電圧をグラウンドとしたときの結果である。図15,図16は、図4の受光素子10Bにおけるシミュレーション結果の一例を表したものである。図15は、インナーカソード電圧VcathIおよびアウターカソード電圧VcathOを0.6Vとし、アノード電圧をグラウンドとしたときの結果である。図16は、インナーカソード電圧VcathIを0.6Vとし、アウターカソード電圧VcathOを3Vとし、アノード電圧をグラウンドとしたときの結果である。図17,図18は、図7の受光素子10Bにおけるシミュレーション結果の一例を表したものである。図17は、インナーカソード電圧VcathIおよびアウターカソード電圧VcathOを0.6Vとし、アノード電圧をグラウンドとしたときの結果である。図18は、インナーカソード電圧VcathIを0.6Vとし、アウターカソード電圧VcathOを3Vとし、アノード電圧をグラウンドとしたときの結果である。
図12〜図18において、図中の矢印は、暗電流の向きと大きさを表している。また、図12〜図18において、図中の等高線は、キャリア(電子)の密度を表している。
図12、図13、図14から、n型領域18がp型ウェル140Aによって覆われている場合には、暗電流誘導部10Fが存在していないときと同様、端面10Gから発生したキャリア(電子)がアウター領域10Dからインナー領域10Cに流れていることがわかる。図15から、アウターカソード電圧VcathOを0.6Vとすることにより、端面10Gから発生したキャリア(電子)が暗電流誘導部10Fに引き込まれている様子がわかる。図16からは、アウターカソード電圧VcathOを3Vとすることにより、端面10Gから発生したキャリア(電子)が暗電流誘導部10Fに顕著に引き込まれている様子がわかる。図17,図18からは、アウターカソード電圧VcathOを0.6Vまたは3Vとすることにより、端面10Gから発生したキャリア(電子)が暗電流誘導部10Fに顕著に引き込まれている様子がわかる。
図19は、シミュレーションにより導出した、光電流のアウターカソード電圧依存性の一例を表したものである。図19の左側の図は、受光素子200Bで生じた光電流の大きさの一例を表したものである。図19の右側の図は、図4,図7の受光素子10Bで生じた光電流の大きさの一例を表したものである。図19から、暗電流誘導部10Fが存在していることによる光電流への影響が無視できるほど小さいことがわかる。
[効果]
次に、放射線検出器1の効果について説明する。放射線検出器1では、インナー領域10Cと端面10Gとの間隙においてインナー領域10Cを囲む環状のアウター領域10Dに、端面10Gで発生するキャリアを外部に誘導し得る暗電流誘導部10Fが設けられている。これにより、端面10Gで発生した暗電流が暗電流誘導部10Fによって外部に引き抜かれるので、インナー領域10Cが端面10G近傍に設けられている場合であっても、端面10Gで発生した暗電流がインナー領域10Cに与える影響を低減することができる。また、暗電流誘導部10Fは、p型半導体層12内において、端面10Gで発生した暗電流にとっての電流経路となっていればよいので、暗電流誘導部10Fを大面積で設ける必要はなく、また、端面10Gに被覆層を設けたり、p型半導体層12を貫通するように不純物層を設けたりする必要もない。従って、光電流のS/N比の悪化や製造コストの増大を抑えつつ、端面10Gで発生した暗電流が、光電流に与える影響を低減することができる。
<2.第1の実施の形態の変形例>
上記実施の形態では、n型領域18が端面10Gに接して形成されていたが、例えば、図20に示したように、端面10Gと所定の間隙を介して形成されていてもよい。また、上記実施の形態では、p型ウェル14Aの幅が場所によって異なっていたが、例えば、図21に示したように、場所によらず一定となっていてもよい。また、上記実施の形態では、n型領域16が円形状となっていたが、例えば、図22に示したように、方形状となっていてもよい。また、本変形例において、図21に示したようにp型ウェル14Aの幅が場所によらず一定となっている場合に、例えば、図23に示したように、n型領域18の幅も場所によらず一定となっていてもよい。このとき、例えば、図23に示したように、受光素子10Bが円柱状となっていてもよい。また、本変形例において、図21に示したようにp型ウェル14Aの幅が場所によらず一定となっている場合に、例えば、図24に示したように、n型領域18の幅が場所によって異なっていてもよい。このとき、例えば、図24に示したように、受光素子10Bが多角柱状となっていてもよい。
<3.第2の実施の形態>
[構成]
次に、本技術の第2の実施の形態に係る放射線検出器2について説明する。図25は、本実施の形態の放射線検出器2の断面構成の一例を表したものである。図26は、図25の放射線検出器2の上面2Aの構成の一例を表したものである。放射線検出器2は、α線、β線、γ線またはX線などの放射線を検出するものであり、間接変換方式の放射線検出器である。放射線検出器2は、例えば、回路基板40、シンチレータ層50および反射板30を備えている。回路基板40は、本技術の「機能性素子」の一具体例に相当する。回路基板40は、放射線検出器2の下面2B側に配置されており、シンチレータ層50および反射板30が放射線検出器2の上面2A側に配置されている。
回路基板40は、光信号を電気信号に変換するものである。回路基板40は、複数の光電変換部40Aが共通の半導体層(後述のp型半導体層22)の上面に形成されたものである。光電変換部40Aは、本技術の「第2機能部」の一具体例に相当する。光電変換部40Aは、シンチレータ層50側から光電変換部40Aの上面に入射する光(入射光)の光量に応じた電荷量の信号電荷(光電流)を生成して内部に蓄積するようになっている。光電変換部40Aは、例えば、PNフォトダイオード、または、PINフォトダイオードで構成されている。
回路基板40は、各光電変換部40Aを駆動する駆動回路を有している。駆動回路は、例えば、外部回路からの制御信号に基づいて光電変換部40Aのオンオフ制御を行う複数のトランジスタを有している。各トランジスタは、例えば、電界効果型の薄膜トランジスタ(TFT)で構成されている。複数のトランジスタは、光電変換部40Aごとに1つずつ設けられており、一組の光電変換部40Aおよびトランジスタによって、撮像画素Px2が構成されている。回路基板40は、例えば、光電変換部40Aから出力された光電流を電圧信号に変換する変換回路と、変換回路から出力された電圧信号を増幅するアンプ回路と、アンプから出力されるアナログ信号をデジタル信号に変換するA/D変換回路とを含んでいてもよい。
図27は、回路基板40の下面の構成の一例を表したものである。図28は、図27の回路基板40のA−A線における断面構成の一例を表したものである。図28では、回路基板40の断面が上下反対に描かれている。以下では、回路基板40内の各構成要素を説明する際に、図28の上側を上と称し、図28の下側を下と称するものとする。回路基板40は、例えば、ミリメートルサイズもしくはセンチメートルサイズのチップである。回路基板40は、ダイシングもしくはドライエッチングなどによって切断されることにより形成された端面40Cを有している。端面40Cが、本技術の「端面」の一具体例に相当する。回路基板40は、例えば、直方体形状となっている。回路基板40を保護する目的などで、回路基板40の端面40Cに保護膜が形成されていてもよい。
回路基板40は、p型基板21と、p型基板21上に設けられたp型半導体層22および絶縁層23とを有している。p型半導体層22が、本技術の「半導体層」の一具体例に相当する。p型半導体層22および絶縁層23は、p型基板21上にこの順に積層して構成されている。p型半導体層22は、端面40Cに露出している。つまり、p型半導体層22は、端面40Cを有している。p型基板21は、例えば、1×1017cm-3程度の高濃度のp型不純物を含むバルクSi結晶基板である。p型半導体層22は、例えば、1×1015cm-3程度の低濃度のp型エピタキシャルSi層である。p型不純物としては、例えば硼素(B)などが挙げられる。絶縁層23は、例えば、バルクSi結晶基板の表面を熱酸化することにより形成されたものである。
回路基板40は、p型半導体層22の上面に、画素領域2Cと、画素領域2Cと端面40Cとの間隙において画素領域2Cを囲む環状の額縁領域2Dとを有している。画素領域2Cが、本技術の「第1領域」の一具体例に相当する。額縁領域2Dが、本技術の「第2領域」の一具体例に相当する。複数の光電変換部40Aは、p型半導体層22の上面のうち画素領域2Cに配置されている。
各光電変換部40Aは、画素領域2Cにp型ウェル24Aを有しており、p型ウェル24Aの上面の一部にp型領域24Bを有している。p型領域24Bは、本技術の「第3半導体領域」の一具体例に相当する。p型領域24Bは、後述のアノード電極25とp型ウェル24Aとの接触抵抗を下げるためのものであり、p型半導体層22およびp型ウェル24Aのp型不純物濃度よりも高いp型不純物濃度となっている。p型ウェル24Aは、画素領域2Cの外縁に環状に設けられている。p型ウェル24Aは、p型半導体層22に対して、p型半導体層22の上面からp型不純物を拡散させることにより形成されたものである。p型領域24Bは、p型ウェル24Aに対して、p型ウェル24Aの上面からp型不純物を高濃度に拡散させることにより形成されたものである。
各光電変換部40Aは、画素領域2Cの上面のうちp型ウェル24Aで囲まれた領域に、p型半導体層22とは異なる導電型のn型領域26を有している。n型領域26が、本技術の「第2半導体領域」の一具体例に相当する。n型領域26の外縁は、例えば、p型ウェル24Aの内縁に接している。n型領域26は、例えば、1×1019cm-3程度のn型不純物濃度の半導体で構成されている。n型不純物としては、例えばアンチモン(Sb)や砒素(As)などが挙げられる。n型領域26は、p型半導体層22に対して、p型半導体層22の上面からn型不純物を高濃度に拡散させることにより形成されたものである。n型領域26とp型半導体層22との境界や、n型領域26とp型ウェル24Aとの境界に、pn接合(ジャンクション領域40D)が形成されている。pn接合(ジャンクション領域40D)が本技術の「第2機能部におけるpn接合」の一具体例に相当する。各光電変換部40Aは、絶縁層23の開口を介してn型領域26と電気的に接続されたインナーカソード電極27を有している。インナーカソード電極27が、本技術の「第2電極」の一具体例に相当する。インナーカソード電極27は、例えば、AlCu等の金属材料で構成されている。
回路基板40は、画素領域2Cに、絶縁層23の別の開口を介してp型領域24Bと電気的に接続された1または複数のアノード電極25を有している。アノード電極25が、本技術の「第3電極」の一具体例に相当する。回路基板40が、1つのアノード電極25を有している場合、1つのアノード電極25が各光電変換部40Aによって共有されている。回路基板40が、複数のアノード電極25を有している場合、複数のアノード電極25が、例えば、光電変換部40Aごとに1つずつ割り当てられている。アノード電極25は、例えば、AlCu等の金属材料で構成されている。各光電変換部40Aは、画素領域2Cにおける電流経路P4となっており、かつ画素領域2C内のキャリアの移動を制御するようになっている。なお、図28において、電流経路P4の矢印の向きは、電流の流れる向きを表している。図28において、電流経路P5,P6の矢印の向きについても、電流の流れる向きを表している。
回路基板40は、さらに、額縁領域2Dに、p型半導体層22とは異なる導電型のn型領域28を有している。n型領域28が、本技術の「第1半導体領域」の一具体例に相当する。n型領域28、p型領域24Bおよびn型領域26は、端面40C側からこの順に配置されている。n型領域28は、p型ウェル24Aとは直接、接しておらず、p型ウェル24Aと所定の間隙を介して形成されている。n型領域28は、端面40Cに接して形成されている。n型領域28は、例えば、1×1018〜1×1019cm-3程度のn型不純物濃度の半導体で構成されている。n型領域28は、p型半導体層22に対して、p型半導体層22の上面からn型不純物を高濃度に拡散させることにより形成されたものである。n型領域28とp型半導体層22との境界に、pn接合(ジャンクション領域40E)が形成されている。pn接合(ジャンクション領域40E)が、本技術の「第1機能部のpn接合」の一具体例に相当する。回路基板40は、絶縁層23の開口を介してn型領域28と電気的に接続されたアウターカソード電極29を有している。アウターカソード電極29が、本技術の「第1電極」の一具体例に相当する。アウターカソード電極29は、例えば、AlCu等の金属材料で構成されている。n型領域28、ジャンクション領域40Eのうちn型領域28の直下の部分、およびアウターカソード電極29によって、端面40Cで発生するキャリアを外部に誘導可能な暗電流誘導部40Bが構成されている。暗電流誘導部40Bが、本技術の「第1機能部」の一具体例に相当する。暗電流誘導部40Bが額縁領域2Dにおける電流経路P5となっている。
端面40Cは、上述したように、ダイシングもしくはドライエッチングなどによって切断されることにより形成されている。そのため、端面40Cには、多少なりとも結晶構造の崩れが存在し、この結晶構造の崩れに起因してキャリア(つまり、暗電流)が発生しやすくなっている。暗電流誘導部40Bは、アウターカソード電極29に所定の電圧が印加されることにより、端面40Cで発生したキャリアを引き込んで外部に誘導することが可能となっている。ここで、「所定の電圧」とは、端面40Cで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極25に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
なお、ジャンクション領域40Eのうちn型領域28とp型ウェル24Aとの間の部分にも、電流経路P6が形成され得る。しかし、第1の実施の形態のときと同様に、電流経路P6に流れる電流の、電流経路P4への影響は、無視できるほど小さい。従って、暗電流誘導部40Bの、光電変換部40Aへの影響は、無視できるほど小さい。
なお、p型ウェル24Aの端部が、n型領域28の端部と直接、接していてもよい。また、p型ウェル24Aの端部が、n型領域28の端部だけでなく、n型領域28の下面の一部にも直接、接していてもよい。また、n型領域28が、広範囲に形成されていてもよい。このとき、S/N比の観点から、n型領域26の面積を変えずに、n型領域28の面積を広くすることが好ましい。
(シンチレータ層50)
シンチレータ層50は、上面2Aに入射した放射線Lを光電変換部40Aの感度域に波長変換するものであり、具体的には、上面2Aに入射した放射線Lを光に変換するものである。シンチレータ層50は、例えば、α線、β線、γ線またはX線などの放射線を可視光に変換する蛍光体で構成されている。このような蛍光体としては、例えば、上記第1の実施の形態で記載した材料が挙げられる。シンチレータ層50は、図25に示したように、光電変換部40Aの上方に配置されている。シンチレータ層50は、例えば、回路基板40の上面を結晶成長面として形成されたものであり、例えば、真空蒸着法を用いて成膜することにより形成されたものである。
[製造方法]
次に、放射線検出器2の製造方法の一例について説明する。図29は、放射線検出器2の製造手順の一例を表したものである。まず、p型基板21上にp型半導体層22を備えた半導体基板を用意する。次に、酸化膜を形成する(ステップS201)。具体的には、p型半導体層22の表面を熱酸化することによって、酸化膜からなる絶縁層23を形成する。次に、アノード領域の分離を行う(ステップS202)。具体的には、p型イオンインプランテーションを行うことにより、格子状の複数のp型ウェル24Aを形成する。このとき、p型イオンインプランテーションを複数回、行うことにより、p型ウェル24Aに対して濃度勾配を設けてもよい。
次に、カソード領域を形成する(ステップS203)。具体的には、n型イオンインプランテーションを行うことにより、p型ウェル24Aに囲まれた各領域にn型領域26を形成する。続いて、暗電流引き込み領域を形成する(ステップS204)。具体的には、n型イオンインプランテーションを行うことにより、各p型ウェル24Aを囲む格子状のn型領域28を形成する。このとき、n型領域26,28のn型不純物濃度を互いに等しくする場合には、n型領域26およびn型領域28を一括して形成することができる。次に、アノード領域を形成する(ステップS205)。具体的には、各p型ウェル24Aの上面の一部に対してp型イオンインプランテーションを行うことにより、p型ウェル24Aごとに1または複数のp型領域24Bを形成する。
次に、メタル配線を形成する(ステップS206)。具体的には、絶縁層23上に、複数のアノード電極25、複数のインナーカソード電極27および複数のアウターカソード電極29を形成する。このとき、複数のアノード電極25をp型領域24Bごとに1つずつ割り当て、複数のインナーカソード電極27をn型領域26ごとに1つずつ割り当て、複数のアウターカソード電極29をp型ウェル24Aごとに1つずつ割り当てる。このようにして、p型半導体層22の上面に、複数の光電変換部40Aと、複数の光電変換部40Aを共通するp型ウェル24Aごとに囲む格子状の暗電流誘導部40Bが形成される。次に、必要に応じて、上面全体に、SiO2またはSiNなどからなる保護膜(図示せず)を形成する(ステップS207)。
次に、回路基板40を裏面照射型として用いる場合には、p型基板21を薄肉化する(ステップS208)。次に、素子分離を行う(ステップS209)。具体的には、例えば、半導体基板に対して支持基板を貼り合わせた上で、半導体基板のうち、暗電流誘導部40Bの形成されている箇所に対して、ダイシングまたはドライエッチングなどを行うことにより、半導体基板を、p型ウェル24Aを共有する複数の光電変換部40Aごとに分離する。このとき、分離により形成される端面40Cから発生する暗電流を低減する観点からは、ドライエッチングにより素子分離を行うことが好ましい。このようにして、複数の回路基板40が形成される。次に、必要に応じて、各回路基板40と、外部回路とを互いに接続するための接続電極(図示せず)を各回路基板40に形成する(ステップS210)。このようにして、回路基板40が製造される。
次に、例えば、真空蒸着法を用いて成膜することにより、回路基板40の上面を結晶成長面としてシンチレータ層50を形成する(ステップS211)。最後に、シンチレータ層50上に、反射板30を形成する(ステップS212)。このようにして、放射線検出器2が製造される。
[動作]
次に、放射線検出器2の動作の一例について説明する。放射線検出器2の上面2Aに放射線Lが入射すると、シンチレータ層50において、放射線Lが光に変換される。光電変換部40Aには、回路基板40内の駆動回路および配線を介して逆バイアス電圧が印加されている。変換された光が、光電変換部40Aの上面に入射すると、光電変換部40Aにおいて、入射光の光量に応じた(比例した)電荷量の信号電荷(光電流)が生成される。光電変換部40A内で生成された信号電荷(光電流)は、回路基板40内の駆動回路および配線によって電流経路P4を介して引き出される。
一方、回路基板40の端面40Cでは、光入射の有無にかかわらず、端面40Cにおける結晶構造の崩れに起因してキャリアが発生する。暗電流誘導部40Bには、回路基板40内の駆動回路および配線を介して逆バイアス電圧が印加されている。暗電流誘導部40Bには、逆バイアス電圧が常に印加されていてもよいし、間欠的に印加されていてもよい。端面40Cで発生したキャリアは、回路基板40内の駆動回路および配線によって電流経路P5を介して引き抜かれる。
[効果]
次に、放射線検出器2の効果について説明する。放射線検出器2では、画素領域2Cと端面40Cとの間隙において画素領域2Cを囲む環状の額縁領域2Dに、端面40Cで発生するキャリアを外部に誘導し得る暗電流誘導部40Bが設けられている。これにより、端面40Cで発生した暗電流が暗電流誘導部40Bによって外部に引き抜かれるので、画素領域2Cが端面40C近傍に設けられている場合であっても、端面40Cで発生した暗電流が画素領域2Cに与える影響を低減することができる。また、暗電流誘導部40Bは、p型半導体層22内において、端面40Cで発生した暗電流にとっての電流経路となっていればよいので、暗電流誘導部40Bを大面積で設ける必要はなく、また、端面40Cに被覆層を設けたり、p型半導体層22を貫通するように不純物層を設けたりする必要もない。従って、光電流のS/N比の悪化や製造コストの増大を抑えつつ、端面40Cで発生した暗電流が、光電流に与える影響を低減することができる。
<4.各実施の形態に共通する変形例>
上記各実施の形態では、回路基板10,40の上面にシンチレータ層20、50が形成されていたが、シンチレータ層20、50が省略されていてもよい。ただし、この場合には、回路基板10,40に含まれる光電変換部10E,40Aが、放射線Lを直接、電気信号に変換する直接変換方式となっている。本変形例において、光電変換部10E,40Aは、例えば、カドミウムテルル(CdTe)などの半導体結晶で形成されている。
本変形例では、シンチレータ層20、50が省略され、光電変換部10E,40Aが、放射線Lを直接、電気信号に変換する直接変換方式となっているので、光電変換部10E,40Aが間接変換方式となっている場合と比べて、高い解像度が得られる。
<5.第3の実施の形態>
次に、第3の実施の形態に係る撮像装置3について説明する。図30は、撮像装置3の概略構成の一例を表したものである。撮像装置3は、上述の放射線検出器1,2を後述の撮像部31に用いたものであり、医療用をはじめ、手荷物検査等のその他の非破壊検査用の撮像装置として好適に用いられるものである。撮像装置3は、例えば、基板上に、撮像部31を備え、この撮像部31の周辺領域に、撮像部31を制御する制御部を備えている。制御部は、例えば、行走査部32、A/D変換部33、列走査部34およびシステム制御部35を有している。制御部が、本技術の「制御部」の一具体例に相当する。
撮像部31は、撮像装置3における撮像エリアとなるものである。撮像部31は、放射線検出器1または放射線検出器2によって構成されている。撮像部31は、行列状に配置された複数の撮像画素Px1(または複数の撮像画素Px2)を有している。
図31は、撮像部31の回路構成の一例を表したものである。撮像部31は、行列状に配置された複数の撮像画素Px1(または複数の撮像画素Px2)を備えており、さらに、撮像画素Px1(または撮像画素Px2)ごとに、暗電流誘導部10F(または暗電流誘導部40B)を備えている。
撮像画素Px1(または撮像画素Px2)は、撮像画像の生成に用いられる電気信号を出力するものである。撮像画素Px1(または撮像画素Px2)は、光電変換部10E(または光電変換部40A)と、光電変換部10E(または光電変換部40A)のノードNに電気的に接続されたトランジスタTrとを含んでいる。トランジスタTrは、ゲートに入力される制御信号に応じてオン状態となることにより、光電変換部10E(または光電変換部40A)で生成された信号電荷を信号線DTL(後述)に出力するものである。トランジスタTrは、例えば、電界効果型の薄膜トランジスタ(TFT)で構成されている。
撮像部31は、さらに、複数の信号線DTLと、各信号線DTLと交差(例えば直交)する複数のゲート線GTLとを有している。撮像部31は、さらに、各信号線DTLと略平行な方向に延在する複数のバイアス線BSLを有している。複数の撮像画素Px1(または複数の撮像画素Px2)は、例えば、各信号線DTLと、各ゲート線GTLとが互いに交差する箇所に配置されている。
信号線DTLは、光電変換部10E(または光電変換部40A)から信号電荷を読み出すための配線である。ゲート線GTLは、トランジスタTrをオンオフ制御する制御信号をトランジスタTrのゲートに入力するための配線である。バイアス線BSLは、光電変換部10E(または光電変換部40A)のアノード電位を決めるための配線である。トランジスタTrのゲートがゲート線GTLに接続され、トランジスタTrのソースまたはドレインが光電変換部10E(または光電変換部40A)のノードNに接続され、トランジスタTrのソースおよびドレインのうちノードNに未接続の電極が信号線DTLに接続されている。光電変換部10E(または光電変換部40A)のノードNがトランジスタTrのソースまたはドレインに接続され、光電変換部10E(または光電変換部40A)のアノードがバイアス線BSLに接続されている。暗電流誘導部10F(または暗電流誘導部40B)のカソードが信号線DTLに接続されている。なお、信号線DTLに印加される電圧とは異なる電圧を暗電流誘導部10F(または暗電流誘導部40B)のカソードに印加する場合には、暗電流誘導部10F(または暗電流誘導部40B)のカソードが信号線DTLとは別の配線に接続されていることが好ましい。
行走査部32は、シフトレジスタやアドレスデコーダ等によって構成され、各撮像画素Px1もしくは各撮像画素Px2を、例えば行単位で駆動するようになっている。行走査部32によって選択走査された画素行の各画素から出力された信号電荷は、各信号線DTLを介してA/D変換部33に供給される。
A/D変換部33は、各信号線DTLを介して入力された信号電荷に基づいてA/D変換を行うものであり、例えば、信号線DTLごとに設けられたアンプや水平選択スイッチ等によって構成されている。A/D変換部33は、端面10G,40Cで発生するキャリアの外部への誘導を促進するように、暗電流誘導部10F(または暗電流誘導部40B)を制御するようになっている。A/D変換部33は、例えば、各信号線DTLを介して、暗電流誘導部10F(または暗電流誘導部40B)のカソードに「所定の電圧」を印加することにより、端面10G,40Cで発生するキャリアの外部への誘導を促進するようになっている。ここで、「所定の電圧」とは、端面10G,40Cで発生するキャリアの外部への誘導を促進することの可能な電圧を指している。例えば、アノード電極15,25に対してグラウンド電圧もしくは負電圧が印加される場合、「所定の電圧」とは、正電圧を指している。
列走査部34は、例えば、シフトレジスタやアドレスデコーダ等によって構成され、A/D変換部33の各水平選択スイッチを走査しつつ順番に駆動するものである。列走査部34による選択走査により、行走査部32で選択された画素行の各画素から出力された信号電荷に対応する撮像信号Doutがシリアルで外部へ出力される。
行走査部32、A/D変換部33および列走査部34からなる回路部分は、撮像部31と共に共通の基板上に直に形成されていてもよいし、あるいは外部制御ICに配設されていてもよい。また、当該回路部分は、ケーブル等により接続された他の基板に形成されていてもよい。
システム制御部35は、外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、撮像装置3の内部情報などのデータを出力するものである。システム制御部35は、さらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部32、A/D変換部33および列走査部34などの周辺回路の駆動制御を行うようになっている。
本実施の形態では、上述の放射線検出器1,2が画素部31に用いられている。従って、ノイズの少ない高画質な画像を得ることができる。
<6.第4の実施の形態>
次に、第4の実施の形態に係る撮像システム4について説明する。図32は、撮像システム4の概略構成の一例を表したものである。撮像システム4は、上述の放射線検出器1,2が画素部31に用いられた撮像装置3を備えている。撮像システム4は、例えば、撮像装置3と、画像処理部5と、表示装置6とを備えている。なお、必要に応じて表示装置6が省略されてもよい。
画像処理部5は、撮像装置3により得られた撮像信号Doutに対して所定の画像処理を施すものであり、具体的には、撮像信号Doutに対して所定の画像処理を施すことにより、表示信号D1を生成する。表示装置6は、撮像装置3により得られた撮像信号Doutに基づく画像表示を行うものであり、具体的には、画像処理部5で処理された後の撮像信号(表示信号D1)に基づいて、映像を表示するものである。
本実施の形態では、放射線源100から被写体200に向けて照射された放射線のうち、被写体200を透過した成分が撮像装置3によって検出される。撮像装置3で検出されることにより得られた撮像信号Doutには、画像処理部5によって所定の処理がなされる。所定の処理がなされた後の撮像信号(表示信号D1)は、表示装置6に出力され、表示信号D1に応じた映像が、表示装置6のモニタ画面に表示される。
このように、本実施の形態では、撮像装置3において上述の放射線検出器1,2が用いられている。従って、ノイズの少ない高画質な画像を得ることができる。
<7.第4の実施の形態の変形例>
上記第4の実施の形態において、撮像システム4が、画像処理部5で処理された後の撮像信号(3DCAD(computer-aided design)信号)に基づいて立体物を成型する成型装置(図示せず)をさらに備えていてもよい。成型装置は、例えば、3Dプリンタである。画像処理部5は、撮像信号Doutに対して所定の画像処理を施すことにより、3DCAD信号を生成するものである。
本変形例では、撮像装置3において上述の放射線検出器1,2が用いられている。従って、高精度な立体物を形成することができる。
以上、実施の形態およびその変形例を挙げて本技術を説明したが、本技術は上記実施の形態等に限定されるものではなく、種々変形が可能である。
例えば、上記各実施の形態およびそれらの変形例において、半導体の導電型が上記の導電型とは反対の導電型となっていてもよい。例えば、半導体の導電型がp型であると記載されている場合には、p型をn型に読み替えるとともに、半導体の導電型がn型であると記載されている場合には、n型をp型に読み替えてもよい。
また、例えば、上記各実施の形態およびそれらの変形例において、pn接合の代わりにpin構造が適用されていてもよい。
また、例えば、上記各実施の形態およびそれらの変形例において、光電変換部10Eおよび光電変換部40Aの代わりに、発光機能、またはメモリ機能を有するものが用いられていてもよい。
なお、本明細書中に記載された効果は、あくまで例示である。本技術の効果は、本明細書中に記載された効果に限定されるものではない。本技術が、本明細書中に記載された効果以外の効果を持っていてもよい。
また、例えば、本技術は以下のような構成を取ることができる。
(1)
端面を有する半導体層の上面に、第1領域と、前記第1領域と前記端面との間隙において前記第1領域を囲む環状の第2領域とを備え、
前記第2領域に、前記端面で発生するキャリアを外部に誘導可能な第1機能部を備えた
機能性素子。
(2)
前記第1機能部は、pn接合、もしくは、pin構造を有する
(1)に記載の機能性素子。
(3)
前記第1機能部のpn接合もしくはpin構造は、前記半導体層とは異なる導電型の第1半導体領域と、前記半導体層との境界に形成される
(2)に記載の機能性素子。
(4)
前記第1機能部は、前記第1半導体領域と電気的に接続された第1電極を有する
(3)に記載の機能性素子。
(5)
前記第1領域に、当該第1領域内のキャリアの移動を制御する1または複数の第2機能部を備えた
(1)ないし(4)のいずれか一項に記載の機能性素子。
(6)
1または複数の前記第2機能部は、光電変換機能、発光機能、またはメモリ機能を有する
(5)に記載の機能性素子。
(7)
1または複数の前記第2機能部は、pn接合、もしくは、pin構造を有する
(5)または(6)に記載の機能性素子。
(8)
1または複数の前記第2機能部は、前記半導体層とは異なる導電型の第2半導体領域を有し、
1または複数の前記第2機能部のpn接合もしくはpin構造は、前記第2半導体領域と前記半導体層との境界に形成される
(7)に記載の機能性素子。
(9)
前記第1領域に、前記第2半導体領域と電気的に接続された第2電極と、前記半導体層と同一の導電型の不純物濃度が前記半導体層よりも高い第3半導体領域と、前記第3半導体領域と電気的に接続された第3電極とを備えた
(8)に記載の機能性素子。
(10)
前記第1半導体領域、前記第3半導体領域および前記第2半導体領域は、前記端面側からこの順に配置されている
(9)に記載の機能性素子。
(11)
機能性素子と、
前記機能性素子を制御する制御部と
を備え、
前記機能性素子は、端面を有する半導体層の上面に、第1領域と、前記第1領域と前記端面との間隙において前記第1領域を囲む環状の第2領域とを有し、
前記第2領域に、前記端面で発生するキャリアを外部に誘導可能な第1機能部を有する
電子機器。
(12)
前記制御部は、前記端面で発生するキャリアの外部への誘導を促進するように、前記第1機能部を制御する
(11)に記載の電子機器。
1,2…放射線検出器、1A,2A…上面、1B,2B…下面、1C,2C…画素領域、1D,2D…額縁領域、3…撮像装置、4…撮像システム、5…画像処理装置、6…表示装置、10,40…回路基板、10A…配線基板、10B…受光素子、10C…インナー領域、10D…アウター領域、10E,40A,100E…光電変換部、10F,40B…暗電流誘導部、10G,40C…端面、10H,10J,40D,40E…ジャンクション領域、11,21…p型基板、12,22…P型半導体層、13,23…絶縁層、14A,24A,140A…p型ウェル層、14B,24B…p型領域、15,25…アノード電極、16,26…n型領域、17,27…インナーカソード電極、18,28…n型領域、19,29…アウターカソード電極、20,50…シンチレータ層、20A…シンチレータ部、30…反射板、31…撮像部、32…行走査部、33…A/D変換部、34…列変換部、35…システム制御部、100…放射線源、200…被写体、BSL…バイアス線、D1…表示信号、Dout…撮像信号、DTL…信号線、GTL…ゲート線、L…放射線、P1,P2,P3,P4,P5,P6…電流経路、Px1,Px2,Px100,Px200…撮像画素。Tr…トランジスタ,VcathI…インナーカソード電圧、VcathO…アウターカソード電圧。

Claims (12)

  1. 端面を有する半導体層の上面に、第1領域と、前記第1領域と前記端面との間隙において前記第1領域を囲む環状の第2領域とを備え、
    前記第2領域に、前記端面で発生するキャリアを外部に誘導可能な第1機能部を備えた
    機能性素子。
  2. 前記第1機能部は、pn接合、もしくは、pin構造を有する
    請求項1に記載の機能性素子。
  3. 前記第1機能部のpn接合もしくはpin構造は、前記半導体層とは異なる導電型の第1半導体領域と、前記半導体層との境界に形成される
    請求項2に記載の機能性素子。
  4. 前記第1機能部は、前記第1半導体領域と電気的に接続された第1電極を有する
    請求項3に記載の機能性素子。
  5. 前記第1領域に、当該第1領域内のキャリアの移動を制御する1または複数の第2機能部を備えた
    請求項4に記載の機能性素子。
  6. 1または複数の前記第2機能部は、光電変換機能、発光機能、またはメモリ機能を有する
    請求項5に記載の機能性素子。
  7. 1または複数の前記第2機能部は、pn接合、もしくは、pin構造を有する
    請求項5に記載の機能性素子。
  8. 1または複数の前記第2機能部は、前記半導体層とは異なる導電型の第2半導体領域を有し、
    1または複数の前記第2機能部のpn接合もしくはpin構造は、前記第2半導体領域と前記半導体層との境界に形成される
    請求項7に記載の機能性素子。
  9. 前記第1領域に、前記第2半導体領域と電気的に接続された第2電極と、前記半導体層と同一の導電型の不純物濃度が前記半導体層よりも高い第3半導体領域と、前記第3半導体領域と電気的に接続された第3電極とを備えた
    請求項8に記載の機能性素子。
  10. 前記第1半導体領域、前記第3半導体領域および前記第2半導体領域は、前記端面側からこの順に配置されている
    請求項9に記載の機能性素子。
  11. 機能性素子と、
    前記機能性素子を制御する制御部と
    を備え、
    前記機能性素子は、端面を有する半導体層の上面に、第1領域と、前記第1領域と前記端面との間隙において前記第1領域を囲む環状の第2領域とを有し、
    前記第2領域に、前記端面で発生するキャリアを外部に誘導可能な第1機能部を有する
    電子機器。
  12. 前記制御部は、前記端面で発生するキャリアの外部への誘導を促進するように、前記第1機能部を制御する
    請求項11に記載の電子機器。
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