JP7190226B1 - マルチレベル出力ゲート駆動装置及びゲート電圧制御方法 - Google Patents
マルチレベル出力ゲート駆動装置及びゲート電圧制御方法 Download PDFInfo
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Abstract
【課題】ＩＧＢＴをゲートターンオンする時に、ゲート電圧を早く上昇させ、コレクタ電圧がテールを引くのを抑制して、損失の発生を低減させる。【解決手段】マルチレベル出力ゲート駆動装置において、高電圧Ｄ／Ａ変換回路は、正側出力用端子（Ｐ１～Ｐｎ）にゲート、レベルシフト回路（ＬＳ１～ＬＳｎ）の一端側にドレイン、負バイアス電源（Ｅｎ）にソースが接続される正側ｎチャネルＭＯＳＦＥＴ（Ｑ１～Ｑｎ）と、ＬＳ１～ＬＳｎの他端側にゲート、正側抵抗（Ｒｐ１～Ｒｐｎ）の一端側にドレイン、正バイアス電源（Ｅｐ）にソースが接続されるｐチャネルＭＯＳＦＥＴ（Ｑｐ１～Ｑｐｎ）と、負側出力用端子（Ｎ１～Ｎｍ）にゲート、負側抵抗（Ｒｎ１～Ｒｎｍ）の一端側にドレイン、Ｅｎにソースが接続される負側ｎチャネルＭＯＳＦＥＴ（Ｑｎ１～Ｑｎｍ）を有する。正側抵抗及び負側抵抗の他端側は、バッファー回路のベースに接続されている。【選択図】図１
Description
本発明は、予め設定した複数レベルのゲート電圧を出力することが可能なマルチレベル出力ゲート駆動装置及び同駆動装置を利用したゲート電圧制御方法に関するものである。
従来のデジタル制御ゲート駆動回路においては、パワーデバイスのスイッチング動作に対し、スイッチ素子のオンする数を変更することで、その出力部の抵抗合成値として決定されるゲート抵抗値を変化させてゲート電圧を制御していたが、最終的に到達するゲート電圧は電源電圧とほぼ同等値となり、任意の電圧に一定時間保持することが難しかった。
また、種類の違うパワーデバイスであって、標準ゲートバイアス電圧が異なるものや負バイアス定格電圧の制約が異なるものに対してゲート電圧を印加する場合、電源電圧をパワーデバイスの種類毎に設計し直す必要があった。さらに、Ｄ／Ａ変換部や電圧増幅部にはＩＣを使用していたため高コストになってしまうという問題もあった。
また、種類の違うパワーデバイスであって、標準ゲートバイアス電圧が異なるものや負バイアス定格電圧の制約が異なるものに対してゲート電圧を印加する場合、電源電圧をパワーデバイスの種類毎に設計し直す必要があった。さらに、Ｄ／Ａ変換部や電圧増幅部にはＩＣを使用していたため高コストになってしまうという問題もあった。
例えば、特許文献１（特開平１１－１５０４６２号公報）には、Ｄ／Ａコンバータ(1)、ＣＲフィルタ(2)、ディジタルシーケンス回路(3)及び水晶発振器(4)で構成されるゲート電圧パターン発生器並びに電圧ホロワー(4A)、非反転増幅器(4B)及びトランジスタ増幅回路(4C)で構成されるゲート電圧駆動アンプの例が記載されており（特に、段落００３３～００３５、００４５～００４６及び図６、１０を参照）、そのゲート電圧パターン発生器及びゲート電圧駆動アンプを利用すると、図８に示すようなゲート駆動回路が得られる。
しかし、このゲート駆動回路では、Ｄ／Ａコンバータ(1)の出力が５Ｖ程度であり、素子のゲート駆動電圧としては不足するので、電圧増幅のためのオペアンプ回路が必要である。また、このオペアンプには実用上３０Ｖ以上の耐圧が求められ、ＩＧＢＴやＭＯＳＦＥＴといった高速スイッチング素子へ対応するに足りる高速応答性が必要となるため、使用する素子の選択肢が狭く高額品になってしまいコスト高となる。
しかし、このゲート駆動回路では、Ｄ／Ａコンバータ(1)の出力が５Ｖ程度であり、素子のゲート駆動電圧としては不足するので、電圧増幅のためのオペアンプ回路が必要である。また、このオペアンプには実用上３０Ｖ以上の耐圧が求められ、ＩＧＢＴやＭＯＳＦＥＴといった高速スイッチング素子へ対応するに足りる高速応答性が必要となるため、使用する素子の選択肢が狭く高額品になってしまいコスト高となる。
また、特許文献２（特開２０１９－１５４１３４号公報）には、第１のＩＧＢＴ(3a)のゲート(G)にゲートドライバ(11)が接続され、ゲートドライバ(11)が有する６３対の駆動回路(12)に６３対のプレドライバ(18)や、デコーダ(17)、レベルシフタ(16)等を介して、ドライバ制御回路(21)が接続され、ドライバ制御回路(21)に入力コネクタ(22)及び信号入力器(23)が接続されて構成されたゲート駆動装置(2)が記載されている（特に、段落００２１～００２６及び図３を参照）。そして、このゲート駆動装置(2)は、ドライバ制御回路(21)において、入力信号(23a)に応じパルスパターンの記憶手段(32)に記憶されたデータに基づき、６３対の駆動回路(12)に対して、ゲートドライバの制御信号生成手段(35)から１２ｂｉｔの信号(35a)が出力される。すると、ゲートドライバ(11)は、受信した信号(35a)に応じて、各スイッチング素子(12a)，(12b)がオンオフされ、ＩＧＢＴ(3a)，(3b)のデバイス特性に応じた制御を行うことができる（特に、段落００３５及び図２、３を参照）。
しかし、このゲート駆動装置(2)は、ＩＧＢＴ(3a)，(3b)をオンする時はスイッチング素子(12a)のオン数でゲート充電電流値を変化させ、オフする時はスイッチング素子(12b)のオン数で放電電流値を変化させる方式であり、ＩＧＢＴ(3a)，(3b)のゲート電圧をＶ１とＶ２の間の中間電位で一定時間保持するには、その設定電圧に到達した後ゲートドライバ(11)の出力を高インピーダンス状態にする必要があるため、高インピーダンス状態である間はゲート電圧が安定しにくいという問題がある。また、違う種類のデバイスでゲート正バイアス標準値が変われば電源電圧(V1)を設計変更する必要がある。
しかし、このゲート駆動装置(2)は、ＩＧＢＴ(3a)，(3b)をオンする時はスイッチング素子(12a)のオン数でゲート充電電流値を変化させ、オフする時はスイッチング素子(12b)のオン数で放電電流値を変化させる方式であり、ＩＧＢＴ(3a)，(3b)のゲート電圧をＶ１とＶ２の間の中間電位で一定時間保持するには、その設定電圧に到達した後ゲートドライバ(11)の出力を高インピーダンス状態にする必要があるため、高インピーダンス状態である間はゲート電圧が安定しにくいという問題がある。また、違う種類のデバイスでゲート正バイアス標準値が変われば電源電圧(V1)を設計変更する必要がある。
さらに、ゲート駆動回路を用いてＩＧＢＴをゲートターンオンする時における従来のゲート電圧波形、コレクタ電圧波形及びコレクタ電流波形は、図９に示すように変化するが、ＩＧＢＴのミラー効果のためにゲート電圧が上がりにくく、コレクタ電圧は下がりにくくテールを引くため、損失が発生してしまうという問題がある。
本発明は、このような問題を解決し、安価な素子を利用可能であるにもかかわらず、小型化、高速応答化がし易く、予め設定した複数のゲート電圧レベルの出力が可能であり、ゲート電圧の最大定格、標準正バイアス電圧及び負バイアス定格電圧が違うパワーデバイスに対して、プログラミング変更のみでゲート電圧レベルを調整することができるマルチレベル出力ゲート駆動装置の提供を第１の課題としている。
また、ＩＧＢＴをゲートターンオンする時に、ゲート電圧を早く上昇させコレクタ電圧がテールを引くのを抑制して、損失の発生を低減させることを第２の課題としている。
また、ＩＧＢＴをゲートターンオンする時に、ゲート電圧を早く上昇させコレクタ電圧がテールを引くのを抑制して、損失の発生を低減させることを第２の課題としている。
請求項１に係る発明は、入力信号(IN1)を受けて電圧駆動型パワーデバイスを駆動するためのゲート電圧(Vg)を制御可能なマルチレベル出力ゲート駆動装置であって、
入力信号用端子(IN)、複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)を有するデジタル信号出力回路と、高電圧Ｄ／Ａ変換回路と、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士を接続したバッファー回路とを備え、
前記高電圧Ｄ／Ａ変換回路は、
前記複数の正側出力用端子(P1～Pn)にゲートが接続され、複数のレベルシフト回路(LS1～LSn)の一端側にドレインが接続される複数の正側ｎチャネルMOSFET(Q1～Qn)と、
前記複数のレベルシフト回路(LS1～LSn)の他端側にゲートが接続され、複数の正側抵抗(Rp1～Rpn)の一端側にドレインが接続される複数のｐチャネルMOSFET(Qp1～Qpn)と、
前記複数の負側出力用端子(N1～Nm)にゲートが接続され、複数の負側抵抗(Rn1～Rnm)の一端側にドレインが接続される複数の負側ｎチャネルMOSFET(Qn1～Qnm)と、を有し、
前記複数の正側ｎチャネルMOSFET(Q1～Qn)のソース、前記複数の負側ｎチャネルMOSFET(Qn1～Qnm)のソース及び前記ＰＮＰトランジスタ(Qb2)のコレクタが負バイアス電源(En)に接続若しくは接地され、
前記複数のｐチャネルMOSFET(Qp1～Qpn)のソース及び前記ＮＰＮトランジスタ(Qb1)のコレクタが正バイアス電源(Ep)に接続され、
前記複数の正側抵抗(Rp1～Rpn)の他端側及び前記複数の負側抵抗(Rn1～Rnm)の他端側は共通接続されるとともに、前記バッファー回路のベースに接続され、
前記バッファー回路のエミッタから出力される出力電圧(Vo)を、前記デジタル信号出力回路の前記複数の正側出力用端子(P1～Pn)及び前記複数の負側出力用端子(N1～Nm)から出力されるデジタル信号の組合せに応じた電圧値に制御することを特徴とする。
入力信号用端子(IN)、複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)を有するデジタル信号出力回路と、高電圧Ｄ／Ａ変換回路と、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士を接続したバッファー回路とを備え、
前記高電圧Ｄ／Ａ変換回路は、
前記複数の正側出力用端子(P1～Pn)にゲートが接続され、複数のレベルシフト回路(LS1～LSn)の一端側にドレインが接続される複数の正側ｎチャネルMOSFET(Q1～Qn)と、
前記複数のレベルシフト回路(LS1～LSn)の他端側にゲートが接続され、複数の正側抵抗(Rp1～Rpn)の一端側にドレインが接続される複数のｐチャネルMOSFET(Qp1～Qpn)と、
前記複数の負側出力用端子(N1～Nm)にゲートが接続され、複数の負側抵抗(Rn1～Rnm)の一端側にドレインが接続される複数の負側ｎチャネルMOSFET(Qn1～Qnm)と、を有し、
前記複数の正側ｎチャネルMOSFET(Q1～Qn)のソース、前記複数の負側ｎチャネルMOSFET(Qn1～Qnm)のソース及び前記ＰＮＰトランジスタ(Qb2)のコレクタが負バイアス電源(En)に接続若しくは接地され、
前記複数のｐチャネルMOSFET(Qp1～Qpn)のソース及び前記ＮＰＮトランジスタ(Qb1)のコレクタが正バイアス電源(Ep)に接続され、
前記複数の正側抵抗(Rp1～Rpn)の他端側及び前記複数の負側抵抗(Rn1～Rnm)の他端側は共通接続されるとともに、前記バッファー回路のベースに接続され、
前記バッファー回路のエミッタから出力される出力電圧(Vo)を、前記デジタル信号出力回路の前記複数の正側出力用端子(P1～Pn)及び前記複数の負側出力用端子(N1～Nm)から出力されるデジタル信号の組合せに応じた電圧値に制御することを特徴とする。
請求項２に係る発明は、請求項１に記載のマルチレベル出力ゲート駆動装置を用いて、前記電圧駆動型パワーデバイスをターンオンする時における前記出力電圧(Vo)を制御するゲート電圧制御方法であって、
前記入力信号(IN1)がローレベルからハイレベルに変化したタイミングで、前記出力電圧(Vo)を前記正バイアス電源(Ep)の正電源電圧(VCC)の９５％以下である前記電圧駆動型パワーデバイスの標準正バイアス電圧に制御し、
前記出力電圧(Vo)を前記標準正バイアス電圧に制御してから一定時間が経過した後、所定期間に亘って前記標準正バイアス電圧の１０５～１３０％であるブースト電圧に制御し、
前記所定期間の経過後に前記出力電圧(Vo)を前記標準正バイアス電圧に制御することを特徴とする。
前記入力信号(IN1)がローレベルからハイレベルに変化したタイミングで、前記出力電圧(Vo)を前記正バイアス電源(Ep)の正電源電圧(VCC)の９５％以下である前記電圧駆動型パワーデバイスの標準正バイアス電圧に制御し、
前記出力電圧(Vo)を前記標準正バイアス電圧に制御してから一定時間が経過した後、所定期間に亘って前記標準正バイアス電圧の１０５～１３０％であるブースト電圧に制御し、
前記所定期間の経過後に前記出力電圧(Vo)を前記標準正バイアス電圧に制御することを特徴とする。
請求項１に係る発明のマルチレベル出力ゲート駆動装置は、デジタル信号出力回路と、高電圧Ｄ／Ａ変換回路と、バッファー回路とを備え、高電圧Ｄ／Ａ変換回路が請求項１に記載した構成（図１に示す構成）となっていることにより、出力電圧(Vo)を、デジタル信号出力回路の複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)から出力されるデジタル信号の組合せに応じた電圧値に制御してバッファー回路のエミッタから出力することができる。そのため、（１）安価な素子を利用可能であるにもかかわらず、小型化、高速応答化がし易い、（２）予め設定した複数のゲート電圧レベルの出力が可能、（３）ゲート電圧の最大定格、標準正バイアス電圧及び負バイアス定格電圧が違うパワーデバイスに対して、デジタル信号出力回路におけるプログラミング変更のみでゲート電圧レベルを調整可能、といった効果を奏する。
請求項２に係る発明によれば、請求項１に記載のマルチレベル出力ゲート駆動装置を用いて、入力信号(IN1)がローレベルからハイレベルに変化したタイミングで、出力電圧(Vo)を正電源電圧(VCC)の９５％以下である電圧駆動型パワーデバイスの標準正バイアス電圧に制御し、出力電圧(Vo)を標準正バイアス電圧に制御してから一定時間が経過した後、所定期間に亘って標準正バイアス電圧の１０５～１３０％であるブースト電圧に制御し、所定期間の経過後に出力電圧(Vo)を標準正バイアス電圧に制御するので、電圧駆動型パワーデバイスをゲートターンオンする時におけるゲート電圧(Vg)を早く上昇させ、コレクタ電圧がテールを引くのを抑制して、損失の発生を低減させることができる。
以下、実施例によって本発明の実施形態を説明する。
図１は、実施例１におけるマルチレベル出力ゲート駆動装置の構成を示す図であり、以下、図１を用いて同装置の各構成について説明する。
（１）プログラマブルロジックデバイス(PLD)
プログラマブルロジックデバイス(PLD)は、マイコン、Complex Programmable Logic Device(CPLD)、Field Programmable Gate Array(FPGA)等を含むデバイスの総称である。
入力信号(IN1)を入力するための入力信号用端子(IN)、正側出力用端子(P1～Pn)、負側出力用端子(N1～Nm)、電源端子(E1)及びグランド端子(GND)を有し、グランド端子(GND)は負バイアス電源(En)に接続されており、電源端子(E1)の電位は負バイアス電源(En)の電圧値である負電源電圧(VEE)より３．３～５Ｖ高いＶdspに維持されている。
そして、予め設定可能なプログラムによって、正側出力用端子(P1～Pn)及び負側出力用端子(N1～Nm)から出力され、後述する出力インピーダンス可変高電圧デジタル／アナログ変換回路（以下「高電圧Ｄ／Ａ変換回路」という。）の正側ｎチャネルMOSFET(Q1～Qn)のゲートにそれぞれ入力されるＰ入力1～n及び高電圧Ｄ／Ａ変換回路の負側ｎチャネルMOSFET(Qn1～Qnm)のゲートにそれぞれ入力されるＮ入力1～mをローレベル(Ｌ)とするかハイレベル(Ｈ)とするか、予め定めた区間ごとに決定し制御することができる。
なお、区間数は必要に応じて予め設定できるが、実施例１では区間数８の例について説明する。また、入力信号(IN1)の立ち上がり及び立ち下がりを契機として、Ｐ入力1～n又はＮ入力1～mを変化させるタイミングを設定することができるが、Ｐ入力1～nにおけるＬとＨの異なる組合せの数は２nであり、Ｎ入力1～mにおけるＬとＨの異なる組合せの数は２mであるから、各区間に設定可能なＬとＨの異なる全組合せは２n×２mとなる。
（１）プログラマブルロジックデバイス(PLD)
プログラマブルロジックデバイス(PLD)は、マイコン、Complex Programmable Logic Device(CPLD)、Field Programmable Gate Array(FPGA)等を含むデバイスの総称である。
入力信号(IN1)を入力するための入力信号用端子(IN)、正側出力用端子(P1～Pn)、負側出力用端子(N1～Nm)、電源端子(E1)及びグランド端子(GND)を有し、グランド端子(GND)は負バイアス電源(En)に接続されており、電源端子(E1)の電位は負バイアス電源(En)の電圧値である負電源電圧(VEE)より３．３～５Ｖ高いＶdspに維持されている。
そして、予め設定可能なプログラムによって、正側出力用端子(P1～Pn)及び負側出力用端子(N1～Nm)から出力され、後述する出力インピーダンス可変高電圧デジタル／アナログ変換回路（以下「高電圧Ｄ／Ａ変換回路」という。）の正側ｎチャネルMOSFET(Q1～Qn)のゲートにそれぞれ入力されるＰ入力1～n及び高電圧Ｄ／Ａ変換回路の負側ｎチャネルMOSFET(Qn1～Qnm)のゲートにそれぞれ入力されるＮ入力1～mをローレベル(Ｌ)とするかハイレベル(Ｈ)とするか、予め定めた区間ごとに決定し制御することができる。
なお、区間数は必要に応じて予め設定できるが、実施例１では区間数８の例について説明する。また、入力信号(IN1)の立ち上がり及び立ち下がりを契機として、Ｐ入力1～n又はＮ入力1～mを変化させるタイミングを設定することができるが、Ｐ入力1～nにおけるＬとＨの異なる組合せの数は２nであり、Ｎ入力1～mにおけるＬとＨの異なる組合せの数は２mであるから、各区間に設定可能なＬとＨの異なる全組合せは２n×２mとなる。
（２）高電圧Ｄ／Ａ変換回路（図１の点線で囲った部分）
プログラマブルロジックデバイス(PLD)の正側出力用端子(P1～Pn)にゲートが接続され、レベルシフト回路(LS1～LSn)の一端側にドレインが接続される正側ｎチャネルMOSFET(Q1～Qn)と、レベルシフト回路(LS1～LSn)の他端側にゲートが接続され、正側抵抗(Rp1～Rpn)の一端側にドレインが接続されるｐチャネルMOSFET(Qp1～Qpn)と、プログラマブルロジックデバイス(PLD)の負側出力用端子(N1～Nm)にゲートが接続され、負側抵抗(Rn1～Rnm)の一端側にドレインが接続される負側ｎチャネルMOSFET(Qn1～Qnm)と、を有し、
正側ｎチャネルMOSFET(Q1～Qn)のソース及び負側ｎチャネルMOSFET(Qn1～Qnm)のソースは、いずれも負バイアス電源(En)に接続され、ｐチャネルMOSFET(Qp1～Qpn)のソースは、いずれも正バイアス電源(Ep)に接続され、正側抵抗(Rp1～Rpn)及び負側抵抗(Rn1～Rnm)の他端側は共通接続されている。
そうすると、正側抵抗(Rp1～Rpn)及び負側抵抗(Rn1～Rnm)の共通接続点から出力されるＤ／Ａ出力は、ｐチャネルMOSFET(Qp1～Qpn)と負側ｎチャネルMOSFET(Qn1～Qnm)のオンオフの組合せ及び正側抵抗(Rp1～Rpn)と負側抵抗(Rn1～Rnm)の抵抗値によって決まる合成抵抗値の抵抗分割比に対応する電圧となる。
プログラマブルロジックデバイス(PLD)の正側出力用端子(P1～Pn)にゲートが接続され、レベルシフト回路(LS1～LSn)の一端側にドレインが接続される正側ｎチャネルMOSFET(Q1～Qn)と、レベルシフト回路(LS1～LSn)の他端側にゲートが接続され、正側抵抗(Rp1～Rpn)の一端側にドレインが接続されるｐチャネルMOSFET(Qp1～Qpn)と、プログラマブルロジックデバイス(PLD)の負側出力用端子(N1～Nm)にゲートが接続され、負側抵抗(Rn1～Rnm)の一端側にドレインが接続される負側ｎチャネルMOSFET(Qn1～Qnm)と、を有し、
正側ｎチャネルMOSFET(Q1～Qn)のソース及び負側ｎチャネルMOSFET(Qn1～Qnm)のソースは、いずれも負バイアス電源(En)に接続され、ｐチャネルMOSFET(Qp1～Qpn)のソースは、いずれも正バイアス電源(Ep)に接続され、正側抵抗(Rp1～Rpn)及び負側抵抗(Rn1～Rnm)の他端側は共通接続されている。
そうすると、正側抵抗(Rp1～Rpn)及び負側抵抗(Rn1～Rnm)の共通接続点から出力されるＤ／Ａ出力は、ｐチャネルMOSFET(Qp1～Qpn)と負側ｎチャネルMOSFET(Qn1～Qnm)のオンオフの組合せ及び正側抵抗(Rp1～Rpn)と負側抵抗(Rn1～Rnm)の抵抗値によって決まる合成抵抗値の抵抗分割比に対応する電圧となる。
（３）バッファー回路（図１の一点鎖線で囲った部分）
ベース同士及びエミッタ同士が接続されているＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)を有し、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベースは、正側抵抗(Rp1～Rpn)の他端側及び負側抵抗(Rn1～Rnm)の他端側に接続され、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のエミッタは、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型パワーデバイスのゲートにゲート抵抗(Rg)を介して接続され、ＮＰＮトランジスタ(Qb1)のコレクタは、正バイアス電源(Ep)に接続され、ＰＮＰトランジスタ(Qb2)のコレクタは、負バイアス電源(En)に接続されている。
そして、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のエミッタ同士の接続点から出力される出力電圧(Vo)は、高電圧Ｄ／Ａ変換回路のＤ／Ａ出力に応じて、負電源電圧(VEE)以上、正電源電圧(VCC)以下に制御される。
また、Ｄ／Ａ出力がバッファー回路によって電流増幅されるので、出力電圧(Vo)は低インピーダンス状態となり、電圧駆動型パワーデバイスのゲートに印加すると、同デバイスを駆動するゲート電圧(Vg)を様々なレベルで安定的に制御することができる。
そのため、実施例１のマルチレベル出力ゲート駆動装置は、ゲート電圧の最大定格、標準正バイアス電圧及び負バイアス定格電圧が異なる様々な種類の電圧駆動型パワーデバイスに対応可能である。さらに、同ゲート駆動装置はプログラマブルロジックデバイス(PLD)を除きディスクリート部品で構成されているので、低コストで提供することができる。
ベース同士及びエミッタ同士が接続されているＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)を有し、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベースは、正側抵抗(Rp1～Rpn)の他端側及び負側抵抗(Rn1～Rnm)の他端側に接続され、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のエミッタは、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型パワーデバイスのゲートにゲート抵抗(Rg)を介して接続され、ＮＰＮトランジスタ(Qb1)のコレクタは、正バイアス電源(Ep)に接続され、ＰＮＰトランジスタ(Qb2)のコレクタは、負バイアス電源(En)に接続されている。
そして、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のエミッタ同士の接続点から出力される出力電圧(Vo)は、高電圧Ｄ／Ａ変換回路のＤ／Ａ出力に応じて、負電源電圧(VEE)以上、正電源電圧(VCC)以下に制御される。
また、Ｄ／Ａ出力がバッファー回路によって電流増幅されるので、出力電圧(Vo)は低インピーダンス状態となり、電圧駆動型パワーデバイスのゲートに印加すると、同デバイスを駆動するゲート電圧(Vg)を様々なレベルで安定的に制御することができる。
そのため、実施例１のマルチレベル出力ゲート駆動装置は、ゲート電圧の最大定格、標準正バイアス電圧及び負バイアス定格電圧が異なる様々な種類の電圧駆動型パワーデバイスに対応可能である。さらに、同ゲート駆動装置はプログラマブルロジックデバイス(PLD)を除きディスクリート部品で構成されているので、低コストで提供することができる。
図２は、プログラマブルロジックデバイス(PLD)における正側出力用端子及び負側出力用端子の数、すなわちＰ入力の数ｎ及びＮ入力の数ｍを４とし、区間数を８（Ａ区間～Ｈ区間）とした場合におけるＤ／Ａ出力及び出力電圧(Vo)のイメージ波形を示す図である。
図２に示す出力電圧(Vo)のイメージ波形は、入力信号(IN1)が立ち上がるまでのＡ区間では負電源電圧(VEE)に制御され、入力信号(IN1)の立ち上がりから第１所定タイミングまでのＢ区間では中間電位３に制御され、第１所定タイミングから第２所定タイミングまでのＣ区間では中間電位１に制御され、第２所定タイミングから入力信号(IN1)が立ち下がるまでのＤ区間では正電源電圧(VCC)に制御される。
また、入力信号(IN1)の立ち下がりから第３所定タイミングまでのＥ区間では中間電位１に制御され、第３所定タイミングから第４所定タイミングまでのＦ区間では中間電位２に制御され、第４所定タイミングから第５所定タイミングまでのＧ区間では中間電位３に制御され、第５所定タイミング以降のＨ区間では負電源電圧(VEE)に制御される。
図２に示す出力電圧(Vo)のイメージ波形は、入力信号(IN1)が立ち上がるまでのＡ区間では負電源電圧(VEE)に制御され、入力信号(IN1)の立ち上がりから第１所定タイミングまでのＢ区間では中間電位３に制御され、第１所定タイミングから第２所定タイミングまでのＣ区間では中間電位１に制御され、第２所定タイミングから入力信号(IN1)が立ち下がるまでのＤ区間では正電源電圧(VCC)に制御される。
また、入力信号(IN1)の立ち下がりから第３所定タイミングまでのＥ区間では中間電位１に制御され、第３所定タイミングから第４所定タイミングまでのＦ区間では中間電位２に制御され、第４所定タイミングから第５所定タイミングまでのＧ区間では中間電位３に制御され、第５所定タイミング以降のＨ区間では負電源電圧(VEE)に制御される。
図３は、図２のイメージ波形を形成するための真理値表である。
図３から分かるように、Ａ区間では入力信号(IN1)及びＰ入力1～4がＬでＮ入力1～4がＨであり、Ｂ区間では入力信号(IN1)、Ｐ入力4及びＮ入力1～4がＨでＰ入力1～3がＬであり、Ｃ区間では入力信号(IN1)、Ｐ入力1～4及びＮ入力4がＨでＮ入力1～3がＬであり、Ｄ区間では入力信号(IN1)及びＰ入力1～4がＨでＮ入力1～4がＬである。
また、Ｅ区間では入力信号(IN1)及びＮ入力1～3がＬでＰ入力1～4及びＮ入力4がＨであり、Ｆ区間では入力信号(IN1)、Ｐ入力1及びＮ入力1がＬでＰ入力2～4及びＮ入力2～4がＨであり、Ｇ区間では入力信号(IN1)、Ｐ入力1～3がＬでＰ入力4及びＮ入力1～4がＨであり、Ｈ区間では入力信号(IN1)及びＰ入力1～4がＬでＮ入力1～4がＨである。
そのため、Ａ区間とＨ区間ではｐチャネルMOSFET(Qp1～Qp4)がオフとなり、負側ｎチャネルMOSFET(Qn1～Qn4)がオンとなるので、正側の合成抵抗値は非常に高くなり、負側の合成抵抗値は負側抵抗(Rn1～Rn4)の並列抵抗なので非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)に制御され、Ｂ区間とＧ区間ではｐチャネルMOSFET(Qp1～Qp3)がオフとなり、ｐチャネルMOSFET(Qp4)及び負側ｎチャネルMOSFET(Qn1～Qn4)がオンとなるので、正側の合成抵抗値は正側抵抗(Rp4)のみの抵抗値となり、負側の合成抵抗値は非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)よりやや高い中間電位３に制御される。
さらに、Ｃ区間とＥ区間ではｐチャネルMOSFET(Qp1～Qp4)及び負側ｎチャネルMOSFET(Qn4)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオフとなるので、正側の合成抵抗値は正側抵抗(Rp1～Rp4)の並列抵抗なので非常に低くなり、負側の合成抵抗値は負側抵抗(Rn4)のみの抵抗値となって、出力電圧(Vo)は正電源電圧(VCC)よりやや低い中間電位１に制御され、Ｄ区間ではｐチャネルMOSFET(Qp1～Qp4)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn4)がオフとなるので、正側の合成抵抗値は非常に低くなり、負側の合成抵抗値は非常に高くなって、出力電圧(Vo)は正電源電圧(VCC)に制御され、Ｆ区間ではｐチャネルMOSFET(Qp1)及び負側ｎチャネルMOSFET(Qn1)がオフとなり、ｐチャネルMOSFET(Qp2～Qp4)及び負側ｎチャネルMOSFET(Qn2～Qn4)がオンとなるので、正側の合成抵抗値は正側抵抗(Rp2～Rp4)の並列抵抗なので低くなり、負側の合成抵抗値は負側抵抗(Rn2～Rn4)の並列抵抗なので低くなって、出力電圧(Vo)は正電源電圧(VCC)と負電源電圧(VEE)との平均電圧に近い中間電位２に制御される。
図３から分かるように、Ａ区間では入力信号(IN1)及びＰ入力1～4がＬでＮ入力1～4がＨであり、Ｂ区間では入力信号(IN1)、Ｐ入力4及びＮ入力1～4がＨでＰ入力1～3がＬであり、Ｃ区間では入力信号(IN1)、Ｐ入力1～4及びＮ入力4がＨでＮ入力1～3がＬであり、Ｄ区間では入力信号(IN1)及びＰ入力1～4がＨでＮ入力1～4がＬである。
また、Ｅ区間では入力信号(IN1)及びＮ入力1～3がＬでＰ入力1～4及びＮ入力4がＨであり、Ｆ区間では入力信号(IN1)、Ｐ入力1及びＮ入力1がＬでＰ入力2～4及びＮ入力2～4がＨであり、Ｇ区間では入力信号(IN1)、Ｐ入力1～3がＬでＰ入力4及びＮ入力1～4がＨであり、Ｈ区間では入力信号(IN1)及びＰ入力1～4がＬでＮ入力1～4がＨである。
そのため、Ａ区間とＨ区間ではｐチャネルMOSFET(Qp1～Qp4)がオフとなり、負側ｎチャネルMOSFET(Qn1～Qn4)がオンとなるので、正側の合成抵抗値は非常に高くなり、負側の合成抵抗値は負側抵抗(Rn1～Rn4)の並列抵抗なので非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)に制御され、Ｂ区間とＧ区間ではｐチャネルMOSFET(Qp1～Qp3)がオフとなり、ｐチャネルMOSFET(Qp4)及び負側ｎチャネルMOSFET(Qn1～Qn4)がオンとなるので、正側の合成抵抗値は正側抵抗(Rp4)のみの抵抗値となり、負側の合成抵抗値は非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)よりやや高い中間電位３に制御される。
さらに、Ｃ区間とＥ区間ではｐチャネルMOSFET(Qp1～Qp4)及び負側ｎチャネルMOSFET(Qn4)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオフとなるので、正側の合成抵抗値は正側抵抗(Rp1～Rp4)の並列抵抗なので非常に低くなり、負側の合成抵抗値は負側抵抗(Rn4)のみの抵抗値となって、出力電圧(Vo)は正電源電圧(VCC)よりやや低い中間電位１に制御され、Ｄ区間ではｐチャネルMOSFET(Qp1～Qp4)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn4)がオフとなるので、正側の合成抵抗値は非常に低くなり、負側の合成抵抗値は非常に高くなって、出力電圧(Vo)は正電源電圧(VCC)に制御され、Ｆ区間ではｐチャネルMOSFET(Qp1)及び負側ｎチャネルMOSFET(Qn1)がオフとなり、ｐチャネルMOSFET(Qp2～Qp4)及び負側ｎチャネルMOSFET(Qn2～Qn4)がオンとなるので、正側の合成抵抗値は正側抵抗(Rp2～Rp4)の並列抵抗なので低くなり、負側の合成抵抗値は負側抵抗(Rn2～Rn4)の並列抵抗なので低くなって、出力電圧(Vo)は正電源電圧(VCC)と負電源電圧(VEE)との平均電圧に近い中間電位２に制御される。
このような階段状の波形の出力電圧(Vo)を、電圧駆動型パワーデバイスのゲートにゲート抵抗を介して印加すると、各出力電圧レベルの調整と、各出力電圧レベルを維持する区間の時間を調整することにより、ゲート電圧の上昇速度、及び降下速度をパワーデバイスの特性に応じて区間ごとに調整をすることができ、スイッチングノイズの低減、電力損失の低減などがやり易く、従来のゲート駆動装置で単にハードウエア面でのゲート抵抗値だけを変更するより、きめ細かな調整が可能となる。
また、例えば上記Ｄ区間で出力電圧を中点電位１に留めておくこともプログラミングにより真理値表を変更するだけで対応可能であり、Ａ区間及びＨ区間で中点電位３に維持することも同様に可能である。すなわち、電圧駆動型パワーデバイスの種類が変わり、標準正バイアス電圧が正電源電圧(VCC)より低いものや負バイアス定格電圧が負電源電圧(VEE)より高い電圧駆動型パワーデバイスに対しても、正電源電圧(VCC)や負電源電圧(VEE)をデバイスの種類毎に設計し直すことなく、実施例１のマルチレベル出力ゲート駆動装置をそのまま利用し、複数種類の電圧駆動型パワーデバイスに対して共用することが可能である。
さらに、高電圧Ｄ／Ａ変換回路のスイッチ回路である正側ｎチャネルMOSFET(Q1～Qn)、ｐチャネルMOSFET(Qp1～Qpn)及び負側ｎチャネルMOSFET(Qn1～Qnm)の数を多めに設置しておけば、これらのスイッチ回路のオンオフの組合せを変更することにより、同じ出力電圧レベルであっても出力インピーダンスを変化させることができるので、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)の電流増幅率や駆動対象の電圧駆動型パワーデバイスのゲート容量に応じた柔軟な対応が可能となる。
また、例えば上記Ｄ区間で出力電圧を中点電位１に留めておくこともプログラミングにより真理値表を変更するだけで対応可能であり、Ａ区間及びＨ区間で中点電位３に維持することも同様に可能である。すなわち、電圧駆動型パワーデバイスの種類が変わり、標準正バイアス電圧が正電源電圧(VCC)より低いものや負バイアス定格電圧が負電源電圧(VEE)より高い電圧駆動型パワーデバイスに対しても、正電源電圧(VCC)や負電源電圧(VEE)をデバイスの種類毎に設計し直すことなく、実施例１のマルチレベル出力ゲート駆動装置をそのまま利用し、複数種類の電圧駆動型パワーデバイスに対して共用することが可能である。
さらに、高電圧Ｄ／Ａ変換回路のスイッチ回路である正側ｎチャネルMOSFET(Q1～Qn)、ｐチャネルMOSFET(Qp1～Qpn)及び負側ｎチャネルMOSFET(Qn1～Qnm)の数を多めに設置しておけば、これらのスイッチ回路のオンオフの組合せを変更することにより、同じ出力電圧レベルであっても出力インピーダンスを変化させることができるので、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)の電流増幅率や駆動対象の電圧駆動型パワーデバイスのゲート容量に応じた柔軟な対応が可能となる。
図４は、実施例２のゲート電圧制御方法における出力電圧(Vo)の波形並びにＩＧＢＴのゲート電圧波形、コレクタ電圧波形及びコレクタ電流波形を示す図である。
一般にＩＧＢＴはゲートターンオン直後、図９に示すようにコレクタ電圧が降下しコレクタ電流が増加するが、ターンオン初期の段階におけるコレクタ電圧は、定常オン状態のコレクタ電圧より高めの値となり時間の経過とともに降下していく（「テールを引く」ともいわれる）ことが知られている。この現象はＩＧＢＴの損失増加につながるため、テールを引く期間は極力短くしたいという課題がある。そして、この期間はゲート抵抗(Rg)を下げることで短くなるが、ゲート抵抗(Rg)を下げすぎるとＩＧＢＴのハーフブリッジ構成におけるリカバリーサージ電圧による素子破壊のリスクが高まるという問題があった。
図４に示す出力電圧(Vo)の波形は、マルチレベル出力ゲート駆動装置を利用して、ゲート抵抗(Rg)を下げることなくテールを引く期間を極力短くするためのものであり、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型パワーデバイスをターンオンする時におけるスイッチングロスを、素子破壊のリスクを回避しつつ減らすことができる。
一般にＩＧＢＴはゲートターンオン直後、図９に示すようにコレクタ電圧が降下しコレクタ電流が増加するが、ターンオン初期の段階におけるコレクタ電圧は、定常オン状態のコレクタ電圧より高めの値となり時間の経過とともに降下していく（「テールを引く」ともいわれる）ことが知られている。この現象はＩＧＢＴの損失増加につながるため、テールを引く期間は極力短くしたいという課題がある。そして、この期間はゲート抵抗(Rg)を下げることで短くなるが、ゲート抵抗(Rg)を下げすぎるとＩＧＢＴのハーフブリッジ構成におけるリカバリーサージ電圧による素子破壊のリスクが高まるという問題があった。
図４に示す出力電圧(Vo)の波形は、マルチレベル出力ゲート駆動装置を利用して、ゲート抵抗(Rg)を下げることなくテールを引く期間を極力短くするためのものであり、ＩＧＢＴやＭＯＳＦＥＴ等の電圧駆動型パワーデバイスをターンオンする時におけるスイッチングロスを、素子破壊のリスクを回避しつつ減らすことができる。
実施例２のゲート電圧制御方法における出力電圧(Vo)の波形は、図４に示すように電圧駆動型パワーデバイスのターンオン時において、入力信号(IN1)の立ち上がりを契機に出力電圧(Vo)を標準正バイアス電圧（ＩＧＢＴでは一般的に１５Ｖ）に制御してからコレクタ電圧の降下開始直後までの一定時間が経過した後、コレクタ電圧の降下終了までの所定期間に亘って標準正バイアス電圧の１０５～１３０％であるブースト電圧に制御し、所定期間の経過後に出力電圧(Vo)を標準正バイアス電圧に制御することによって得られる。
ターンオン時における出力電圧(Vo)の波形をこのように制御することによって、図９に示した従来のＩＧＢＴのゲート電圧波形、コレクタ電圧波形及びコレクタ電流波形と比較して、ＩＧＢＴのゲート電圧はブースト電圧のおかげで早く上昇し、ＩＧＢＴのコレクタ電圧はテールを引くのが抑制されるので、ＩＧＢＴの損失を低減することができる。
ターンオン時における出力電圧(Vo)の波形をこのように制御することによって、図９に示した従来のＩＧＢＴのゲート電圧波形、コレクタ電圧波形及びコレクタ電流波形と比較して、ＩＧＢＴのゲート電圧はブースト電圧のおかげで早く上昇し、ＩＧＢＴのコレクタ電圧はテールを引くのが抑制されるので、ＩＧＢＴの損失を低減することができる。
図５は、実施例２で利用する高電圧Ｄ／Ａ変換回路に入力される入力信号(IN1)の波形並びにＤ／Ａ出力及び出力電圧(Vo)のイメージ波形を示す図である。
図５に示す出力電圧(Vo)のイメージ波形は、入力信号(IN1)が立ち上がるまでのＡ区間では負電源電圧(VEE)に制御され、入力信号(IN1)の立ち上がりから第１所定タイミングまでのＢ区間ではＩＧＢＴの標準正バイアス電圧である１５Ｖに制御され、第１所定タイミングから第２所定タイミングまでのＣ区間では正電源電圧(VCC)の１９Ｖに制御される。
また、第２所定タイミングから入力信号(IN1)が立ち下がるまでのＤ区間では再度標準正バイアス電圧である１５Ｖに制御され、入力信号(IN1)の立ち下がり以降のＥ区間では負電源電圧(VEE)に制御される。
なお、Ｃ区間における電圧はゲート電圧を早く上昇させるためのブースト電圧であり、図５では標準正バイアス電圧の約１２７％である１９Ｖに制御しているが、ターンオンする電圧駆動型パワーデバイスの種類に応じて標準正バイアス電圧の１０５～１３０％とすれば良い。そのため、標準正バイアス電圧は、少なくとも正電源電圧(VCC)の９５％以下とする必要があり、ブースト電圧を高めに制御する場合には、標準正バイアス電圧を正電源電圧(VCC)の７７％程度とする必要がある。
図５に示す出力電圧(Vo)のイメージ波形は、入力信号(IN1)が立ち上がるまでのＡ区間では負電源電圧(VEE)に制御され、入力信号(IN1)の立ち上がりから第１所定タイミングまでのＢ区間ではＩＧＢＴの標準正バイアス電圧である１５Ｖに制御され、第１所定タイミングから第２所定タイミングまでのＣ区間では正電源電圧(VCC)の１９Ｖに制御される。
また、第２所定タイミングから入力信号(IN1)が立ち下がるまでのＤ区間では再度標準正バイアス電圧である１５Ｖに制御され、入力信号(IN1)の立ち下がり以降のＥ区間では負電源電圧(VEE)に制御される。
なお、Ｃ区間における電圧はゲート電圧を早く上昇させるためのブースト電圧であり、図５では標準正バイアス電圧の約１２７％である１９Ｖに制御しているが、ターンオンする電圧駆動型パワーデバイスの種類に応じて標準正バイアス電圧の１０５～１３０％とすれば良い。そのため、標準正バイアス電圧は、少なくとも正電源電圧(VCC)の９５％以下とする必要があり、ブースト電圧を高めに制御する場合には、標準正バイアス電圧を正電源電圧(VCC)の７７％程度とする必要がある。
図６は、図５のイメージ波形を形成するための真理値表である。なお、図５のイメージ波形は５区間で構成され、設定する電圧のレベル数もそれほど多くないので、利用する高電圧Ｄ／Ａ変換回路に入力されるＰ入力の数ｎ及びＮ入力の数ｍは３としてあり、また、３つの正側抵抗(Rp1～Rp3)及び３つの負側抵抗(Rn1～Rn3)で幅広い合成抵抗値が得られるように、それぞれの抵抗値の大小関係はRp1＝Rn1＜Rp2＝Rn2＜Rp3＝Rn3となっている。
図６から分かるように、Ａ区間では入力信号(IN1)及びＰ入力1～3がＬでＮ入力1～3がＨであり、Ｂ区間では入力信号(IN1)、Ｐ入力1及びＮ入力3がＨでＰ入力2,3及びＮ入力1,2がＬであり、Ｃ区間では入力信号(IN1)及びＰ入力1～3がＨでＮ入力1～3がＬであり、Ｄ区間では入力信号(IN1)、Ｐ入力1及びＮ入力3がＨでＰ入力2,3及びＮ入力1,2がＬであり、Ｅ区間では入力信号(IN1)及びＰ入力1～3がＬでＮ入力1～3がＨである。
そのため、Ａ区間とＥ区間ではｐチャネルMOSFET(Qp1～Qp3)がオフとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオンとなるので、正側の合成抵抗値は非常に高くなり、負側の合成抵抗値は負側抵抗(Rn1～Rn3)の並列抵抗なので非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)に制御され、Ｂ区間とＤ区間ではｐチャネルMOSFET(Qp1)及び負側ｎチャネルMOSFET(Qn3)がオンとなり、ｐチャネルMOSFET(Qp2,Qp3)及び負側ｎチャネルMOSFET(Qn1,Qn2)がオフとなるので、正側の合成抵抗値は比較的低い正側抵抗(Rp1)のみの抵抗値となり、負側の合成抵抗値は比較的高い負側抵抗(Rn3)のみの抵抗値となって、出力電圧(Vo)は正電源電圧(VCC)よりやや低い標準正バイアス電圧に制御され、Ｃ区間ではｐチャネルMOSFET(Qp1～Qp3)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオフとなるので、正側の合成抵抗値は非常に低くなり、負側の合成抵抗値は非常に高くなって、出力電圧(Vo)は正電源電圧(VCC)に制御される。
図６から分かるように、Ａ区間では入力信号(IN1)及びＰ入力1～3がＬでＮ入力1～3がＨであり、Ｂ区間では入力信号(IN1)、Ｐ入力1及びＮ入力3がＨでＰ入力2,3及びＮ入力1,2がＬであり、Ｃ区間では入力信号(IN1)及びＰ入力1～3がＨでＮ入力1～3がＬであり、Ｄ区間では入力信号(IN1)、Ｐ入力1及びＮ入力3がＨでＰ入力2,3及びＮ入力1,2がＬであり、Ｅ区間では入力信号(IN1)及びＰ入力1～3がＬでＮ入力1～3がＨである。
そのため、Ａ区間とＥ区間ではｐチャネルMOSFET(Qp1～Qp3)がオフとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオンとなるので、正側の合成抵抗値は非常に高くなり、負側の合成抵抗値は負側抵抗(Rn1～Rn3)の並列抵抗なので非常に低くなって、出力電圧(Vo)は負電源電圧(VEE)に制御され、Ｂ区間とＤ区間ではｐチャネルMOSFET(Qp1)及び負側ｎチャネルMOSFET(Qn3)がオンとなり、ｐチャネルMOSFET(Qp2,Qp3)及び負側ｎチャネルMOSFET(Qn1,Qn2)がオフとなるので、正側の合成抵抗値は比較的低い正側抵抗(Rp1)のみの抵抗値となり、負側の合成抵抗値は比較的高い負側抵抗(Rn3)のみの抵抗値となって、出力電圧(Vo)は正電源電圧(VCC)よりやや低い標準正バイアス電圧に制御され、Ｃ区間ではｐチャネルMOSFET(Qp1～Qp3)がオンとなり、負側ｎチャネルMOSFET(Qn1～Qn3)がオフとなるので、正側の合成抵抗値は非常に低くなり、負側の合成抵抗値は非常に高くなって、出力電圧(Vo)は正電源電圧(VCC)に制御される。
実施例の変形例を列記する。
（１）実施例１ではプログラマブルロジックデバイス(PLD)を用いたが、PLDに限らず入力信号用端子(IN)、複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)を有し、入力信号用端子(IN)に入力される入力信号(IN1)に応じて正側出力用端子(P1～Pn)及び負側出力用端子(N1～Nm)からＬとＨの異なる組合せのデジタル信号が出力されるデジタル信号出力回路であれば、どんなデバイスでの構成であっても良い。
（２）実施例１では複数の正側ｎチャネルMOSFET(Q1～Qn)のソース、複数の負側ｎチャネルMOSFET(Qn1～Qnm)のソース及びＰＮＰトランジスタ(Qb2)のコレクタが負バイアス電源(En)に接続されていたが、これらは接地されていても良い。
そうした場合、グランド端子(GND)も接地するとともに、電源端子(E1)の電位であるＶdspは接地電位より３．３～５Ｖ高い電位とする。
（３）実施例１では高電圧Ｄ／Ａ変換回路に入力されるＰ入力の数ｎ及びＮ入力の数ｍを４として、図２のイメージ波形を形成するための真理値表（図３）を作成したが、設定する電圧のレベル数は５なので、ｎ及びｍを３として真理値表を作成することもできる。
また、実施例２では高電圧Ｄ／Ａ変換回路に入力されるＰ入力の数ｎ及びＮ入力の数ｍを３として、図５のイメージ波形を形成するための真理値表（図６）を作成したが、設定する電圧のレベル数は３なので、ｎ及びｍを２として真理値表を作成することもできる。
ただし、正側及び負側の合成抵抗値の選択肢が小さくなるので、ｎ及びｍは若干大きめに設定した方が、汎用性の高いマルチレベル出力ゲート駆動装置を提供できる。
（４）実施例１のバッファー回路は、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士が直接接続されていたが、ベース同士又はエミッタ同士が抵抗を介して接続されていても良く、図７に示すように、複数組のＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)をダーリントン接続したものとしても良い。
そして、特許請求の範囲では、これらをまとめて「ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士を接続したバッファー回路」と表現する。
（１）実施例１ではプログラマブルロジックデバイス(PLD)を用いたが、PLDに限らず入力信号用端子(IN)、複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)を有し、入力信号用端子(IN)に入力される入力信号(IN1)に応じて正側出力用端子(P1～Pn)及び負側出力用端子(N1～Nm)からＬとＨの異なる組合せのデジタル信号が出力されるデジタル信号出力回路であれば、どんなデバイスでの構成であっても良い。
（２）実施例１では複数の正側ｎチャネルMOSFET(Q1～Qn)のソース、複数の負側ｎチャネルMOSFET(Qn1～Qnm)のソース及びＰＮＰトランジスタ(Qb2)のコレクタが負バイアス電源(En)に接続されていたが、これらは接地されていても良い。
そうした場合、グランド端子(GND)も接地するとともに、電源端子(E1)の電位であるＶdspは接地電位より３．３～５Ｖ高い電位とする。
（３）実施例１では高電圧Ｄ／Ａ変換回路に入力されるＰ入力の数ｎ及びＮ入力の数ｍを４として、図２のイメージ波形を形成するための真理値表（図３）を作成したが、設定する電圧のレベル数は５なので、ｎ及びｍを３として真理値表を作成することもできる。
また、実施例２では高電圧Ｄ／Ａ変換回路に入力されるＰ入力の数ｎ及びＮ入力の数ｍを３として、図５のイメージ波形を形成するための真理値表（図６）を作成したが、設定する電圧のレベル数は３なので、ｎ及びｍを２として真理値表を作成することもできる。
ただし、正側及び負側の合成抵抗値の選択肢が小さくなるので、ｎ及びｍは若干大きめに設定した方が、汎用性の高いマルチレベル出力ゲート駆動装置を提供できる。
（４）実施例１のバッファー回路は、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士が直接接続されていたが、ベース同士又はエミッタ同士が抵抗を介して接続されていても良く、図７に示すように、複数組のＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)をダーリントン接続したものとしても良い。
そして、特許請求の範囲では、これらをまとめて「ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士を接続したバッファー回路」と表現する。
E1 電源端子 En 負バイアス電源 Ep 正バイアス電源
IN 入力信号用端子 IN1 入力信号 LS1～LSn 複数のレベルシフト回路
N1～Nm 複数の負側出力用端子 P1～Pn 複数の正側出力用端子
PLD プログラマブルロジックデバイス Q1～Qn 複数の正側ｎチャネルMOSFET
Qb1 ＮＰＮトランジスタ Qb2 ＰＮＰトランジスタ
Qn1～Qnm 複数の負側ｎチャネルMOSFET Qp1～Qpn 複数のｐチャネルMOSFET
Rg ゲート抵抗 Rn1～Rnm 複数の負側抵抗 Rp1～Rpn 複数の正側抵抗
VCC 正電源電圧 VEE 負電源電圧 Vg ゲート電圧 Vo 出力電圧
IN 入力信号用端子 IN1 入力信号 LS1～LSn 複数のレベルシフト回路
N1～Nm 複数の負側出力用端子 P1～Pn 複数の正側出力用端子
PLD プログラマブルロジックデバイス Q1～Qn 複数の正側ｎチャネルMOSFET
Qb1 ＮＰＮトランジスタ Qb2 ＰＮＰトランジスタ
Qn1～Qnm 複数の負側ｎチャネルMOSFET Qp1～Qpn 複数のｐチャネルMOSFET
Rg ゲート抵抗 Rn1～Rnm 複数の負側抵抗 Rp1～Rpn 複数の正側抵抗
VCC 正電源電圧 VEE 負電源電圧 Vg ゲート電圧 Vo 出力電圧
Claims (2)
- 入力信号を受けて電圧駆動型パワーデバイスを駆動するためのゲート電圧(Vg)を制御可能なマルチレベル出力ゲート駆動装置であって、
入力信号用端子(IN)、複数の正側出力用端子(P1～Pn)及び複数の負側出力用端子(N1～Nm)を有するデジタル信号出力回路と、高電圧Ｄ／Ａ変換回路と、ＮＰＮトランジスタ(Qb1)とＰＮＰトランジスタ(Qb2)のベース同士とエミッタ同士を接続したバッファー回路とを備え、
前記高電圧Ｄ／Ａ変換回路は、
前記複数の正側出力用端子(P1～Pn)にゲートが接続され、複数のレベルシフト回路(LS1～LSn)の一端側にドレインが接続される複数の正側ｎチャネルMOSFET(Q1～Qn)と、
前記複数のレベルシフト回路(LS1～LSn)の他端側にゲートが接続され、複数の正側抵抗(Rp1～Rpn)の一端側にドレインが接続される複数のｐチャネルMOSFET(Qp1～Qpn)と、
前記複数の負側出力用端子(N1～Nm)にゲートが接続され、複数の負側抵抗(Rn1～Rnm)の一端側にドレインが接続される複数の負側ｎチャネルMOSFET(Qn1～Qnm)と、を有し、
前記複数の正側ｎチャネルMOSFET(Q1～Qn)のソース、前記複数の負側ｎチャネルMOSFET(Qn1～Qnm)のソース及び前記ＰＮＰトランジスタ(Qb2)のコレクタが負バイアス電源(En)に接続若しくは接地され、
前記複数のｐチャネルMOSFET(Qp1～Qpn)のソース及び前記ＮＰＮトランジスタ(Qb1)のコレクタが正バイアス電源(Ep)に接続され、
前記複数の正側抵抗(Rp1～Rpn)の他端側及び前記複数の負側抵抗(Rn1～Rnm)の他端側は共通接続されるとともに、前記バッファー回路のベースに接続され、
前記バッファー回路のエミッタから出力される出力電圧(Vo)を、前記デジタル信号出力回路の前記複数の正側出力用端子(P1～Pn)及び前記複数の負側出力用端子(N1～Nm)から出力されるデジタル信号の組合せに応じた電圧値に制御する
ことを特徴とするマルチレベル出力ゲート駆動装置。 - 請求項１に記載のマルチレベル出力ゲート駆動装置を用いて、前記電圧駆動型パワーデバイスをターンオンする時における前記出力電圧(Vo)を制御するゲート電圧制御方法であって、
前記入力信号がローレベルからハイレベルに変化したタイミングで、前記出力電圧(Vo)を前記正バイアス電源(Ep)の正電源電圧(VCC)の９５％以下である前記電圧駆動型パワーデバイスの標準正バイアス電圧に制御し、
前記出力電圧(Vo)を前記標準正バイアス電圧に制御してから一定時間が経過した後、所定期間に亘って前記標準正バイアス電圧の１０５～１３０％であるブースト電圧に制御し、
前記所定期間の経過後に前記出力電圧(Vo)を前記標準正バイアス電圧に制御する
ことを特徴とするゲート電圧制御方法。
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|---|---|---|---|---|
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