JP7176099B2 - 半導体膜 - Google Patents

半導体膜 Download PDF

Info

Publication number
JP7176099B2
JP7176099B2 JP2021508680A JP2021508680A JP7176099B2 JP 7176099 B2 JP7176099 B2 JP 7176099B2 JP 2021508680 A JP2021508680 A JP 2021508680A JP 2021508680 A JP2021508680 A JP 2021508680A JP 7176099 B2 JP7176099 B2 JP 7176099B2
Authority
JP
Japan
Prior art keywords
semiconductor film
film
substrate
layer
crystal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021508680A
Other languages
English (en)
Other versions
JPWO2020194763A1 (ja
Inventor
守道 渡邊
宏史 福井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NGK Insulators Ltd
Original Assignee
NGK Insulators Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NGK Insulators Ltd filed Critical NGK Insulators Ltd
Publication of JPWO2020194763A1 publication Critical patent/JPWO2020194763A1/ja
Application granted granted Critical
Publication of JP7176099B2 publication Critical patent/JP7176099B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/24—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only semiconductor materials not provided for in groups H01L29/16, H01L29/18, H01L29/20, H01L29/22
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/16—Oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/0242—Crystalline insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02565—Oxide semiconducting materials not being Group 12/16 materials, e.g. ternary compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/02631—Physical deposition at reduced pressure, e.g. MBE, sputtering, evaporation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/0257—Doping during depositing
    • H01L21/02573—Conductivity type
    • H01L21/02581—Transition metal or rare earth elements

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Inorganic Chemistry (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Recrystallisation Techniques (AREA)

Description

本発明は、半導体膜に関するものであり、特に、不純物濃度及び／又は異相量に分布を有するα－Ｇａ２Ｏ３系半導体膜に関する。
近年、酸化ガリウム（Ｇａ２Ｏ３）が半導体用材料として着目されている。酸化ガリウムはα、β、γ、δ及びεの５つの結晶形を有することが知られているが、この中で、準安定相であるα－Ｇａ２Ｏ３はバンドギャップが５．３ｅＶと非常に大きく、パワー半導体用材料として期待を集めている。
例えば、特許文献１（特開２０１４－７２５３３号公報）には、コランダム型結晶構造を有する下地基板と、コランダム型結晶構造を有する半導体層と、コランダム型結晶構造を有する絶縁膜とを備えた半導体装置が開示されており、サファイア基板上に、半導体層としてα－Ｇａ２Ｏ３膜を成膜した例が記載されている。また、特許文献２（特開２０１６－２５２５６号公報）には、コランダム構造を有する結晶性酸化物半導体を主成分として含むｎ型半導体層と、六方晶の結晶構造を有する無機化合物を主成分とするｐ型半導体層と、電極とを備えた半導体装置が開示されている。この特許文献２の実施例には、ｃ面サファイア基板上に、ｎ型半導体層として準安定相であるコランダム構造を有するα－Ｇａ２Ｏ３膜を、ｐ型半導体層として六方晶の結晶構造を有するα－Ｒｈ２Ｏ３膜を形成して、ダイオードを作製することが開示されている。
ところで、これらの半導体デバイスにおいて、材料中の結晶欠陥が少ない方が、良好な特性を得ることができることが知られている。特に、パワー半導体は耐電圧特性に優れることが要求されるため、結晶欠陥を低減することが望ましい。これは、結晶欠陥の多寡によって絶縁破壊電界特性が左右されるためである。しかしながら、α－Ｇａ２Ｏ３は準安定相であるため、単結晶基板が実用化されておらず、サファイア基板等へのヘテロエピタキシャル成長で形成されるのが一般的である。しかしながら、このような場合には、サファイアとの格子定数差に起因した結晶欠陥が多数含まれることが知られている。例えば、非特許文献１（Applied Physics Express, vol.9, pages 071101-1～071101-4）には、α－Ｇａ２Ｏ３とサファイア基板との間には、ｃ軸方向及びａ軸方向にそれぞれ３．５４％及び４．８１％の格子の不整合があり、この不整合に起因してα－Ｇａ２Ｏ３に欠陥が生じることや、刃状転位密度が７×１０１０ｃｍ－２であることが開示されている。
このような状況の中、α－Ｇａ２Ｏ３中の結晶欠陥低減に向けて、サファイアとα－Ｇａ２Ｏ３層間にバッファ層を形成する手法が報告されている。例えば、非特許文献１には、サファイアとα－Ｇａ２Ｏ３層間にバッファ層として（Ａｌｘ，Ｇａ１－ｘ）２Ｏ３層（ｘ＝０．２～０．９）を導入することで、刃状転位とらせん転位が、それぞれ３×１０８／ｃｍ２及び６×１０８／ｃｍ２となるとされる例が示されている。
特開２０１４－７２５３３号公報 特開２０１６－２５２５６号公報
Riena Jinno et al., Reduction in edge dislocation density in corundum-structured α-Ga2O3 layers on sapphire substrates with quasi-graded α-(Al,Ga)2O3 buffer layers, Applied Physics Express, Japan, The Japan Society of Applied Physics, June 1, 2016, vol.9, pages 071101-1 to 071101-4
しかしながら、パワー半導体は高耐圧が要求されるため、非特許文献１に開示されるようなバッファ層を導入する手法も、絶縁破壊電界特性が不十分であり、結晶欠陥の更なる低減が必要とされる。
本発明者らは、今般、α－Ｇａ２Ｏ３系半導体膜の不純物濃度及び／又は異相量を表面と裏面で異ならせることで、結晶欠陥が著しく少ないα－Ｇａ２Ｏ３系半導体膜を提供できるとの知見を得た。
したがって、本発明の目的は、結晶欠陥が著しく少なく、高い絶縁破壊電界特性を呈する半導体膜を提供することにある。
本発明によれば、α－Ｇａ２Ｏ３、又はα－Ｇａ２Ｏ３系固溶体で構成されるコランダム型結晶構造を有する半導体膜であって、前記半導体膜の表面と裏面とで不純物濃度及び／又は異相量が異なる、半導体膜が提供される。
エアロゾルデポジション（ＡＤ）装置の構成を示す模式断面図である。 ＨＶＰＥ法を用いた気相成長装置の構成を示す模式断面図である。
半導体膜
本発明の半導体膜は、α－Ｇａ２Ｏ３、又はα－Ｇａ２Ｏ３系固溶体で構成されるコランダム型結晶構造を有する。α－Ｇａ２Ｏ３は、三方晶系の結晶群に属し、コランダム型結晶構造をとる。また、α－Ｇａ２Ｏ３系固溶体は、α－Ｇａ２Ｏ３に他の成分が固溶したものであり、コランダム型結晶構造が維持されている。
本発明のα－Ｇａ２Ｏ３系半導体膜は、表面と裏面とで不純物濃度及び／又は異相量が異なる。こうすることで、膜表面に達する結晶欠陥の密度が著しく低い半導体膜とすることができる。半導体膜の、不純物濃度が低い及び／又は異相量が少ない側の面における結晶欠陥密度は、好ましくは１．０×１０６／ｃｍ２以下、より好ましくは４．０×１０３／ｃｍ２以下である。結晶欠陥密度の下限は特に限定されず、低い方が好ましい。なお、本明細書において、結晶欠陥とは、貫通刃状転位、貫通らせん転位、貫通混合転位、及び基底面転位を指し、結晶欠陥密度は、各転位密度の合計のことである。なお、基底面転位は、半導体膜にオフ角がある場合に問題となるものであり、オフ角がない場合は半導体膜の表面まで露出しないため、問題とならない。例えば、貫通刃状転位を３×１０４／ｃｍ２、貫通らせん転位を６×１０４／ｃｍ２、貫通混合転位を４×１０４／ｃｍ２含むとすれば、結晶欠陥密度は１．３×１０５／ｃｍ２となる。
本発明者らは、半導体膜の表面と裏面とで不純物濃度及び／又は異相量を異ならせることで、不純物濃度が低い又は異相量が少ない側の表面に到達する結晶欠陥の密度が低減されることを見出した。その理由は定かではないが、以下のようなメカニズムが考えられる。すなわち、欠陥が生じる原因の１つとして、半導体膜と成膜用下地基板との格子ミスマッチが考えられる。このとき、不純物濃度及び／又は異相量が膜中の厚さ方向で分布を持つことで膜中の格子ミスマッチの応力を緩和して欠陥密度が低減できると考えられる。あるいは欠陥同士の対消滅が生じやすくなると考えられる。欠陥が生じる２つ目の原因として、成膜用下地基板に欠陥が存在し、その欠陥が半導体膜に伝搬する場合が考えられる。このとき、不純物濃度及び／又は異相量が膜中の厚さ方向で分布を持つことで欠陥同士の対消滅が生じやすくなると考えられる。欠陥が生じる３つ目の原因として、成膜時や成膜後に室温まで降温するときの温度分布による熱応力が考えられる。このとき、不純物濃度及び／又は異相量が膜中の厚さ方向で分布を持つことで熱応力が緩和され、新たな転位の生成を抑制できると考えられる。
半導体膜に含まれ、表面と裏面とで濃度が異なる不純物には、主として、Ｃｒ、Ｆｅ及びＴｉからなる群から選択される１種以上の成分が含まれるのが好ましい。言い換えると、半導体膜の表面と裏面とでＣｒ、Ｆｅ及びＴｉからなる群から選択される１種以上の成分の合計濃度が異なることが好ましい。また、半導体膜に含まれ、表面と裏面とで含有量が異なる異相は、β－Ｇａ２Ｏ３、ε－Ｇａ２Ｏ３、γ－Ｇａ２Ｏ３、及びδ－Ｇａ２Ｏ３からなる群から選択される１種以上の結晶構造を有することが好ましく、β－Ｇａ２Ｏ３及びε－Ｇａ２Ｏ３の１種以上の結晶構造を有することがさらに好ましい。
半導体膜は、ドーパントとして１４族元素を１．０×１０１６～１．０×１０２１／ｃｍ３の割合で含むことができる。ここで、１４族元素はＩＵＰＡＣ（国際純正・応用化学連合）が策定した周期律表による第１４族元素のことであり、具体的には、炭素（Ｃ）、珪素（Ｓｉ）、ゲルマニウム（Ｇｅ）、錫（Ｓｎ）及び鉛（Ｐｂ）のいずれかの元素である。ドーパント量は所望の特性に合わせて適宜変更することができるが、好ましくは、１．０×１０１６～１．０×１０２１／ｃｍ３、より好ましくは１．０×１０１７～１．０×１０１９／ｃｍ３である。これらのドーパントは膜中に均一に分布し、表面と裏面の濃度は同程度であることが好ましい。すなわち、半導体膜はドーパントとして１４族元素を上記割合で均一に含むのが好ましい。
さらに、半導体膜が特定の面方位に配向した配向膜であるのが好ましい。半導体膜の配向性は公知の手法を用いて調べることができるが、例えば、電子線後方散乱回折装置（ＥＢＳＤ）を用いて、逆極点図方位マッピングを行うことで、調べることができる。
半導体膜の膜厚は、コスト面及び要求される特性の観点から適宜調整すればよい。すなわち、厚すぎると成膜に時間がかかるため、コスト面からは極端に厚くない方が好ましい。また、特に高い絶縁耐圧が要求されるデバイスを作製する場合には、厚い膜とすることが好ましい。一方、縦方向（厚さ方向）の導電性が要求されるデバイスを作製する場合には、薄い膜とすることが好ましい。このように所望の特性に合わせて膜厚を適宜調整すればよいが、典型的には０．１～５０μｍ、又は０．２～２０μｍ、又は０．２～１０μｍである。このような範囲の厚さとすることで、コスト面と半導体特性の両立が可能となる。また、自立した半導体膜が必要な場合は厚い膜とすればよく、例えば５０μｍ以上、又は１００μｍ以上であり、コスト面の制限がない限り特に上限はない。
半導体膜は、その片面が、好ましくは２０ｃｍ２以上、より好ましくは７０ｃｍ２以上、さらに好ましくは１７０ｃｍ２以上の面積を有する。このように半導体膜を大面積化することにより、一枚の半導体膜から半導体素子を多数個取りすることが可能となり、製造コストの低減化を図ることができる。半導体膜の大きさの上限は特に限定されるものではないが、典型的には、片面７００ｃｍ２以下である。
半導体膜は、膜単独の自立膜の形態であってもよいし、支持基板上に形成されたものであってもよい。支持基板として、コランダム構造を有し、ｃ軸及びａ軸の二軸に配向した基板（二軸配向基板）が好ましい。支持基板にコランダム構造を有する二軸配向基板を用いることで、半導体膜がヘテロエピタキシャル成長するための種結晶を兼ねることが可能となる。二軸配向基板は、多結晶やモザイク結晶（結晶方位が若干ずれた結晶の集合）であってもよいし、単結晶であってもよい。コランダム構造を有する限り、単一の材料で構成されるものでもよいし、複数の材料の固溶体であってもよい。支持基板の主成分は、α－Ａｌ２Ｏ３、α－Ｃｒ２Ｏ３、α－Ｆｅ２Ｏ３、α－Ｔｉ２Ｏ３、α－Ｖ２Ｏ３、及びα－Ｒｈ２Ｏ３からなる群から選択される材料、又はα－Ａｌ２Ｏ３、α－Ｃｒ２Ｏ３、α－Ｆｅ２Ｏ３、α－Ｔｉ２Ｏ３、α－Ｖ２Ｏ３、及びα－Ｒｈ２Ｏ３からなる群から選択される２種以上を含む固溶体が好ましく、α－Ｃｒ２Ｏ３又はα－Ｃｒ２Ｏ３と異種材料との固溶体が特に好ましい。
また、支持基板兼ヘテロエピタキシャル成長用の種結晶として、サファイア、Ｃｒ２Ｏ３等のコランダム単結晶上に、サファイアよりも大きいａ軸長及び／又はｃ軸長を有するコランダム型結晶構造を有する材料で構成された配向層を形成した複合下地基板も用いることができる。配向層は、α－Ｃｒ２Ｏ３、α－Ｆｅ２Ｏ３、α－Ｔｉ２Ｏ３、α－Ｖ２Ｏ３、及びα－Ｒｈ２Ｏ３からなる群から選択される材料、又はα－Ａｌ２Ｏ３、α－Ｃｒ２Ｏ３、α－Ｆｅ２Ｏ３、α－Ｔｉ２Ｏ３、α－Ｖ２Ｏ３、及びα－Ｒｈ２Ｏ３からなる群から選択される２種以上を含む固溶体を含む。
また、成膜用下地基板上に作製した半導体膜を分離し、別の支持基板に転載してもよい。別の支持基板の材質は特に限定はないが、材料物性の観点から好適なものを選択すればよい。例えば、熱伝導率の観点では、Ｃｕ等の金属基板、ＳｉＣ、ＡｌＮ等のセラミックス基板等が好ましい。また、２５～４００℃での熱膨張率が６～１３ｐｐｍ／Ｋである基板を用いるのも好ましい。このような熱膨張率を有する支持基板を用いることで、半導体膜との熱膨張差を小さくすることができ、その結果、熱応力による半導体膜中のクラック発生や膜剥がれ等を抑制できる。このような支持基板の例としては、Ｃｕ－Ｍｏ複合金属で構成される基板が挙げられる。ＣｕとＭｏの複合比率は、半導体膜との熱膨張率マッチング、熱伝導率、導電率等を勘案して、適宜選択することができる。
半導体膜の支持基板としては、α－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される二軸配向基板、又はα－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される配向層を有する複合基板のいずれかが好ましい。こうすることで、半導体膜がヘテロエピタキシャル成長するための種結晶（成膜用下地基板）と支持基板を兼ねることができる上、半導体膜中の結晶欠陥を著しく低減することができる。
前述のとおり、本発明の半導体膜は、結晶欠陥が著しく少なく、高い絶縁破壊電界特性を呈することが可能である。本発明者の知る限り、このように結晶欠陥密度が低い半導体膜を得る技術は従来知られていない。例えば、非特許文献１には、サファイアとα－Ｇａ２Ｏ３層間にバッファ層として（Ａｌｘ，Ｇａ１－ｘ）２Ｏ３層（ｘ＝０．２～０．９）を導入した基板を用いてα－Ｇａ２Ｏ３層を成膜することが開示されているが、得られたα－Ｇａ２Ｏ３層は、その刃状転位とらせん転位の密度が、それぞれ３×１０８／ｃｍ２及び６×１０８／ｃｍ２である。
半導体膜の製造方法
半導体膜は、表面と裏面とで不純物濃度及び／又は異相量が異なるように成膜できる限り、その製法は特に限定されるものではない。しかしながら、前述したような、α－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される二軸配向基板、又はα－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される配向層を有する複合下地基板のいずれかを成膜用下地基板として使用することが好ましい。以下に、半導体膜の製造方法を、（１）複合下地基板の作製、（２）半導体膜の形成の順に説明する。
（１）複合下地基板の作製
複合下地基板は、（ａ）サファイア基板を準備し、（ｂ）所定の配向前駆体層を作製し、（ｃ）サファイア基板上で配向前駆体層を熱処理してその少なくともサファイア基板近くの部分を配向層に変換し、所望により（ｄ）研削や研磨等の加工を施して配向層の表面を露出させることにより好ましく製造することができる。この配向前駆体層は熱処理により配向層となるものであり、ａ軸長及び／又はｃ軸長がサファイアより大きいコランダム型結晶構造を有する材料、あるいは後述する熱処理によってａ軸長及び／又はｃ軸長がサファイアより大きいコランダム型結晶構造となる材料を含む。また、配向前駆体層はコランダム型結晶構造を有する材料の他に、微量成分を含んでいてもよい。このような製造方法によれば、サファイア基板を種結晶として配向層の成長を促すことができる。すなわち、サファイア基板の単結晶特有の高い結晶性と結晶配向方位が配向層に引き継がれる。
（ａ）サファイア基板の準備
複合下地基板を作製するには、まず、サファイア基板を準備する。用いるサファイア基板は、いずれの方位面を有するものであってもよい。すなわち、ａ面、ｃ面、ｒ面、ｍ面を有するものであってもよく、これらの面に対して所定のオフ角を有するものであってもよい。例えばｃ面サファイアを用いた場合、表面に対してｃ軸配向しているため、その上に、容易にｃ軸配向させた配向層をヘテロエピタキシャル成長させることが可能となる。また、電気特性を調整するために、ドーパントを加えたサファイア基板を用いることも可能である。このようなドーパントとしては公知のものが使用可能である。
（ｂ）配向前駆体層の作製
ａ軸長及び／又はｃ軸長がサファイアより大きいコランダム型結晶構造を有する材料、又は熱処理によってａ軸長及び／又はｃ軸長がサファイアより大きいコランダム型結晶構造となる材料を含む配向前駆体層を作製する。配向前駆体層を形成する方法は特に限定されず、公知の手法が採用可能である。配向前駆体層を形成する方法の例としては、ＡＤ（エアロゾルデポジション）法、ゾルゲル法、水熱法、スパッタリング法、蒸着法、各種ＣＶＤ（化学気相成長）法、ＰＬＤ法、ＣＶＴ（化学気相輸送）法、昇華法等の手法等が挙げられる。ＣＶＤ法の例としては、熱ＣＶＤ法、プラズマＣＶＤ法、ミストＣＶＤ法、ＭＯ（有機金属）ＣＶＤ法等が挙げられる。あるいは、配向前駆体の成形体を予め作製し、この成形体をサファイア基板上に載置する手法であってもよい。このような成形体は、配向前駆体の材料を、テープ成形又はプレス成形等の手法で成形することで作製可能である。また、配向前駆体層として予め各種ＣＶＤ法や焼結等で作製した多結晶体を使用し、サファイア基板上に載置する方法も用いることができる。
しかしながら、エアロゾルデポジション（ＡＤ）法、各種ＣＶＤ法、又はスパッタリング法を用いて配向前駆体層を直接形成する手法が好ましい。これらの方法を用いることで緻密な配向前駆体層を比較的短時間で形成することが可能となり、サファイア基板を種結晶としたヘテロエピタキシャル成長を生じさせることが容易になる。特に、ＡＤ法は高真空のプロセスを必要とせず、成膜速度も相対的に速いため、製造コストの面でも好ましい。スパッタリング法を用いる場合は、配向前駆体層と同材料のターゲットを用いて成膜することも可能であるが、金属ターゲットを使用し、酸素雰囲気下で成膜する反応性スパッタ法も用いることができる。予め作製した成形体をサファイア上に載置する手法も簡易な手法として好ましいが、配向前駆体層が緻密ではないため、後述する熱処理工程において緻密化するプロセスを必要とする。配向前駆体層として予め作製した多結晶体を用いる手法では、多結晶体を作製する工程と、サファイア基板上で熱処理する工程の二つが必要となる。また、多結晶体とサファイア基板の密着性を高めるため、多結晶体の表面を十分に平滑にしておく等の工夫も必要である。いずれの手法も公知の条件を用いることができるが、ＡＤ法を用いて配向前駆体層を直接形成する手法と、予め作製した成形体をサファイア基板上に載置する手法について、以下に説明する。
ＡＤ法は、微粒子や微粒子原料をガスと混合してエアロゾル化し、このエアロゾルをノズルから高速噴射して基板に衝突させ、被膜を形成する技術であり、常温で緻密化された被膜を形成できるという特徴を有している。このようなＡＤ法で用いられる成膜装置（エアロゾルデポジション（ＡＤ）装置）の一例を図１に示す。図１に示される成膜装置２０は、大気圧より低い気圧の雰囲気下で原料粉末を基板上に噴射するＡＤ法に用いられる装置として構成されている。この成膜装置２０は、原料成分を含む原料粉末のエアロゾルを生成するエアロゾル生成部２２と、原料粉末をサファイア基板２１に噴射して原料成分を含む膜を形成する成膜部３０とを備えている。エアロゾル生成部２２は、原料粉末を収容し図示しないガスボンベからのキャリアガスの供給を受けてエアロゾルを生成するエアロゾル生成室２３と、生成したエアロゾルを成膜部３０へ供給する原料供給管２４と、エアロゾル生成室２３及びその中のエアロゾルに１０～１００Ｈｚの振動数で振動が付与する加振器２５とを備えている。成膜部３０は、サファイア基板２１にエアロゾルを噴射する成膜チャンバ３２と、成膜チャンバ３２の内部に配設されサファイア基板２１を固定する基板ホルダ３４と、基板ホルダ３４をＸ軸－Ｙ軸方向に移動するＸ－Ｙステージ３３とを備えている。また、成膜部３０は、先端にスリット３７が形成されエアロゾルをサファイア基板２１へ噴射する噴射ノズル３６と、成膜チャンバ３２を減圧する真空ポンプ３８とを備えている。
ＡＤ法は、成膜条件によって膜厚や膜質等を制御できることが知られている。例えば、ＡＤ膜の形態は、原料粉末の基板への衝突速度、原料粉末の粒径、エアロゾル中の原料粉末の凝集状態、単位時間当たりの噴射量等に影響を受けやすい。原料粉末の基板への衝突速度は、成膜チャンバ３２と噴射ノズル３６内の差圧や、噴射ノズルの開口面積等に影響を受ける。適切な条件を用いない場合、被膜が圧粉体となったり気孔を生じたりする場合があるので、これらのファクターを適切に制御することが必要である。
配向前駆体層を予め作製した成形体を用いる場合、配向前駆体の原料粉末を成形して成形体を作製することができる。例えば、プレス成形を用いる場合、配向前駆体層はプレス成形体である。プレス成形体は、配向前駆体の原料粉末を公知の手法に基づきプレス成形することで作製可能であり、例えば、原料粉末を金型に入れ、好ましくは１００～４００ｋｇｆ／ｃｍ２、より好ましくは１５０～３００ｋｇｆ／ｃｍ２の圧力でプレスすることにより作製すればよい。また、成形方法は特に限定されず、プレス成形の他、テープ成形、鋳込み成形、押出し成形、ドクターブレード法、及びこれらの任意の組合せを用いることができる。例えば、テープ成形を用いる場合、原料粉末にバインダー、可塑剤、分散剤、分散媒等の添加物を適宜加えてスラリー化し、このスラリーをスリット状の細い吐出口を通過させることにより、シート状に吐出及び成形するのが好ましい。シート状に成形した成形体の厚さに限定はないが、ハンドリングの観点では５～５００μｍであるのが好ましい。また、厚い配向前駆体層が必要な場合はこのシート成形体を多数枚積み重ねて、所望の厚さとして使用すればよい。
これらの成形体はその後のサファイア基板上での熱処理によりサファイア基板近くの部分が配向層となるものである。上述したように、このような手法では後述する熱処理工程において成形体を焼結させ、緻密化する必要がある。このため、成形体はコランダム型結晶構造を有する又はもたらす材料の他に、焼結助剤等の微量成分を含んでいてもよい。
（ｃ）サファイア基板上の配向前駆体層の熱処理
配向前駆体層が形成されたサファイア基板を１０００℃以上の温度で熱処理する。この熱処理により、配向前駆体層の少なくともサファイア基板近くの部分を緻密な配向層に変換することが可能となる。また、この熱処理により、配向層をヘテロエピタキシャル成長させることが可能となる。すなわち、配向層をコランダム型結晶構造を有する材料で構成することで、熱処理時にコランダム型結晶構造を有する材料がサファイア基板を種結晶として結晶成長するヘテロエピタキシャル成長が生じる。その際、結晶の再配列が起こり、サファイア基板の結晶面に倣って結晶が配列する。この結果、サファイア基板と配向層の結晶軸を揃えることができる。例えば、ｃ面サファイア基板を用いると、サファイア基板と配向層が下地基板の表面に対していずれもｃ軸配向した態様とすることが可能となる。その上、この熱処理により、配向層の一部に傾斜組成領域を形成することが可能となる。すなわち、熱処理の際に、サファイア基板と配向前駆体層の界面で反応が生じ、サファイア基板中のＡｌ成分が配向前駆体層中に拡散する及び／又は配向前駆体層中の成分がサファイア基板中に拡散して、α－Ａｌ２Ｏ３を含む固溶体で構成される傾斜組成領域が形成される。
なお、各種ＣＶＤ法やスパッタリング法、ＰＬＤ法、ＣＶＴ法、昇華法等の方法では、１０００℃以上の熱処理を経ることなくサファイア基板上にヘテロエピタキシャル成長を生じる場合があることが知られている。しかし、配向前駆体層はその作製時には配向していない状態、すなわち非晶質や無配向の多結晶であり、本熱処理工程時にサファイアを種結晶として結晶の再配列を生じさせることが好ましい。こうすることで、配向層表面に到達する結晶欠陥を効果的に低減することができる。この理由は定かではないが、一旦成膜された固相の配向前駆体層がサファイアを種として結晶構造の再配列を生じることが結晶欠陥の消滅に効果があるのではないかと考えている。
熱処理は、コランダム型結晶構造が得られ、サファイア基板を種としたヘテロエピタキシャル成長が生じるかぎり特に限定されず、管状炉やホットプレート等、公知の熱処理炉で実施することができる。また、これらの常圧（プレスレス）での熱処理だけでなく、ホットプレスやＨＩＰ等の加圧熱処理や、常圧熱処理と加圧熱処理の組み合わせも用いることができる。熱処理条件は、配向層に用いる材料によって適宜選択できる。例えば、熱処理の雰囲気は大気、真空、窒素及び不活性ガス雰囲気から選択することができる。好ましい熱処理温度も配向層に用いる材料によって変わるが、例えば１０００～２０００℃が好ましく、１２００～２０００℃がさらに好ましい。熱処理温度や保持時間はヘテロエピタキシャル成長で生じる配向層の厚さやサファイア基板との拡散で形成される傾斜組成領域の厚さと関係しており、材料の種類、狙いとする配向層、傾斜組成領域の厚さ等によって適宜調整することができる。ただし、予め作製した成形体を配向前駆体層として用いる場合、熱処理中に焼結して緻密化させる必要があり、高温での常圧焼成、ホットプレス、ＨＩＰ、又はそれらの組み合わせが好適である。例えば、ホットプレスを用いる場合、面圧は５０ｋｇｆ／ｃｍ２以上が好ましく、より好ましくは１００ｋｇｆ／ｃｍ２以上、特に好ましくは２００ｋｇｆ／ｃｍ２以上が好ましく、上限は特に限定されない。また、焼成温度も、焼結及び緻密化並びにヘテロエピタキシャル成長が生じる限り、特に限定されないが、１０００℃以上が好ましく、１２００℃以上がさらに好ましく、１４００℃以上がさらに好ましく、１６００℃以上が特に好ましい。焼成雰囲気も大気、真空、窒素及び不活性ガス雰囲気から選択することができる。モールド等の焼成冶具は黒鉛製やアルミナ製のもの等が利用できる。
（ｄ）配向層表面の露出
熱処理によりサファイア基板近くに形成される配向層の上には、配向前駆体層や配向性に劣る又は無配向の表面層が存在又は残留しうる。この場合、配向前駆体層に由来する側の面に研削や研磨等の加工を施して配向層の表面を露出させるのが好ましい。こうすることで、配向層の表面に優れた配向性を有する材料が露出することになるため、その上に効果的に半導体層をエピタキシャル成長させることができる。配向前駆体層や表面層を除去する手法は特に限定されるものではないが、例えば、研削及び研磨する手法やイオンビームミリングする手法を挙げることができる。配向層の表面の研磨は、砥粒を用いたラップ加工や化学機械研磨（ＣＭＰ）により行われるのが好ましい。
（２）半導体膜の形成
次に、得られた複合下地基板の配向層上に半導体膜を形成する。半導体膜の形成手法としては、本発明で特定される特性を有する半導体膜が得られる限り、言い換えると表面と裏面とで不純物濃度及び／又は異相量が異なるように成膜できる限り、公知の手法が可能である。しかしながら、ミストＣＶＤ法、ＨＶＰＥ法、ＭＢＥ法、ＭＯＣＶＤ法、水熱法及びスパッタリング法のいずれかが好ましく、ミストＣＶＤ法、水熱法、又はＨＶＰＥ法が特に好ましい。これらの方法のうち、ＨＶＰＥ法について以下に説明する。
ＨＶＰＥ法（ハライド気相成長法）はＣＶＤの一種であり、Ｇａ２Ｏ３やＧａＮ等の化合物半導体の成膜に適用可能な方法である。この方法では、Ｇａ原料とハロゲン化物を反応させてハロゲン化ガリウムガスを発生させ、成膜用下地基板上に供給する。同時にＯ２ガスを成膜用下地基板上に供給し、ハロゲン化ガリウムガスとＯ２ガスが反応することで成膜用下地基板上にＧａ２Ｏ３が成長する。高速及び厚膜成長が可能であり、工業的にも広く実績を有する方法であり、α－Ｇａ２Ｏ３だけでなくβ－Ｇａ２Ｏ３の成膜例が報告されている。
図２にＨＶＰＥ法を用いた気相成長装置の一例を示す。ＨＶＰＥ法を用いた気相成長装置４０は、反応炉５０と、成膜用下地基板５６を載置するサセプタ５８と、酸素原料供給源５１と、キャリアガス供給源５２と、Ｇａ原料供給源５３と、ヒーター５４と、ガス排出部５７を備えている。反応炉５０は、原料と反応しない任意の反応炉が適用され、例えば石英管である。ヒーター５４は少なくとも７００℃（好ましくは９００℃以上）まで加熱可能な任意のヒーターが適用され、例えば抵抗加熱式のヒーターである。
Ｇａ原料供給源５３には内部に金属Ｇａ５５が載置されており、ハロゲンガス又はハロゲン化水素ガス、例えばＨＣｌが供給される。ハロゲンガス又はハロゲン化ガスは好ましくはＣｌ２又はＨＣｌである。供給されたハロゲンガス又はハロゲン化ガスは金属Ｇａ５５と反応し、ハロゲン化ガリウムガスが生じ、成膜用下地基板に供給される。ハロゲン化ガリウムガスは、好ましくはＧａＣｌ及び又はＧａＣｌ３を含む。酸素原料供給源５１は、Ｏ２、Ｈ２Ｏ及びＮ２Ｏからなる群から選択される酸素源が供給可能だが、Ｏ２が好ましい。これらの酸素原料ガスは、ハロゲン化ガリウムガスと同時に成膜用下地基板に供給される。なお、Ｇａ原料や酸素原料ガスはＮ２や希ガス等のキャリアガスととともに供給してもよい。
ガス排出部５７は、例えば、拡散ポンプ、ロータリーポンプ等の真空ポンプに接続されていてもよく、反応炉５０内の未反応のガスの排出だけでなく、反応炉５０内を減圧下に制御してもよい。これにより、気相反応の抑制、及び成長速度分布が改善され得る。
ヒーター５４を用いて所定の温度まで成膜用下地基板５６を加熱し、ハロゲン化ガリウムガスと酸素原料ガスを同時に供給することで、成膜用下地基板５６上にα－Ｇａ２Ｏ３が形成される。成膜温度はα－Ｇａ２Ｏ３が成膜される限り特に限定されないが、例えば２５０℃～９００℃が典型的である。Ｇａ原料ガスや酸素原料ガスの分圧も特に限定されない。例えば、Ｇａ原料ガス（ハロゲン化ガリウムガス）の分圧は０．０５ｋＰａ以上１０ｋＰａ以下の範囲としてもよく、酸素原料ガスの分圧は０．２５ｋＰａ以上５０ｋＰａ以下の範囲としてもよい。
半導体膜中にＣｒ、Ｆｅ及びＴｉから選択される１種以上を含む不純物を添加する場合は、別途供給源を設けてそれらのハロゲン化物を供給してもよいし、Ｇａ原料供給源５３からこれらのハロゲン化物を混合して供給してもよい。また、金属Ｇａ５５と同じ箇所にこれらの金属元素を含有する材料を載置し、ハロゲンガス又はハロゲン化水素ガスと反応させ、ハロゲン化物として供給してもよい。ドーパントとして１４族元素を含有するα－Ｇａ２Ｏ３系半導体膜を成膜する場合や、ＩｎやＡｌの酸化物等を含むα－Ｇａ２Ｏ３との混晶膜を成膜する場合においても、別途供給源を設けてそれらのハロゲン化物等を供給してもよいし、Ｇａ原料供給源５３からハロゲン化物を混合して供給してもよい。また、金属Ｇａ５５と同じ箇所に１４族元素やＩｎ、Ａｌ等を含有する材料を載置し、ハロゲンガス又はハロゲン化水素ガスと反応させ、ハロゲン化物として供給してもよい。成膜用下地基板５６に供給されたそれらのハロゲン化物ガスは、ハロゲン化ガリウムと同様、酸素原料ガスと反応して酸化物となり、α－Ｇａ２Ｏ３系半導体膜中に取り込まれる。
ＨＶＰＥ法で半導体膜を形成する際には、Ｇａ原料、酸素原料、不純物原料等の供給量を一定のままとし、成膜条件を適切に制御することで単層構造の膜を形成することができる。しかし、表面と裏面とで不純物濃度が異なる半導体膜を作製する場合においては、成膜の途中で原料ガスの供給比率を段階的及び／又は連続的に変えて、組成の異なる多層構造の膜としてもよい。例えば、原料ガス中のＣｒ、Ｆｅ、Ｔｉ等の金属濃度を成膜中に変えて、厚さ方向で成分組成が変化する多層構造の半導体膜を作製することが可能である。また、半導体膜中に取り込まれるＣｒ、Ｆｅ、Ｔｉ等の量は成膜温度等の条件によっても変化する。このため、例えば、成膜の途中で成膜温度等の条件を段階的及び／又は連続的に変えることによっても、厚さ方向で成分組成が変化する多層構造の半導体膜を作製することが可能である。なお、Ｃｒ、Ｆｅ、Ｔｉ等を主成分として含む成膜用下地基板を用いると、上記不純物を別途加えなくても半導体膜中にこれらの不純物が取り込まれる場合がある。不純物の供給源は成膜用下地基板であり、成膜中に成膜用下地基板と成膜ガスがわずかに反応し、半導体膜中に不純物が取り込まれる。更に成膜温度や原料の供給速度等の諸条件を適切に調整することで、半導体膜中に取り込まれる不純物量を制御することができる。このため、このような成膜用下地基板を使用し、表面と裏面とで不純物濃度が異なる膜を作製するには、これらのファクターを適切に制御することが必要である。
また、表面と裏面とで異相量が異なる半導体膜を作製する場合においては、成膜の途中で原料ガスの供給比率を段階的及び／又は連続的に変えたり、成膜温度や原料供給速度等の諸条件を段階的及び／又は連続的に変えたりして、半導体膜中にα－Ｇａ２Ｏ３と異なる結晶構造を有する異相の含有量が変化する多層構造の膜としてもよい。例えば、成膜初期と後期で、成膜温度、原料供給速度、原料供給比率等を変えることで異相の形成量を制御することができる。
このようにして、半導体膜を複合下地基板上に成膜する。半導体膜中の不純物量はＤ－ＳＩＭＳ、ＧＤ－ＭＳ、ＧＤ－ＯＥＳ、ＥＤＳ、ＥＰＭＡ等の公知の分析手法にて評価することができる。例えば、Ｄ－ＳＩＭＳを用いて半導体膜中の不純物量を評価するには、以下の方法を用いることができる。
＜負イオンのＤ－ＳＩＭＳ測定＞
・測定装置：Ｃａｍｅｃａ社製ＩＭＳ－７ｆ
・一次イオン種：Ｃｓ＋
・一次イオン加速エネルギー：１４．５ｋｅＶ
・二次イオン極性：Ｎｅｇａｔｉｖｅ
・スパッタサイクル：０～６０サイクル
・不純物量の評価：０～６０スパッタサイクル間の平均値を不純物含有量とする。
＜正イオンのＤ－ＳＩＭＳ測定＞
・測定装置：ＦＥＩ社製ＳＩＭＳ４５５０
・一次イオン種：Ｏ２＋
・一次イオン加速エネルギー：３ｋｅＶ
・二次イオン極性：Ｐｏｓｉｔｉｖｅ
・スパッタサイクル：０～２００サイクル
・不純物量の評価：０～２００スパッタサイクル間の平均値を不純物含有量とする。
また、半導体膜中の異相量はＸＲＤやＥＢＳＤ等の公知の分析手法にて評価することができる。例えば、ＸＲＤを用いて半導体膜中の異相量を評価するには、以下の方法を用いることができる。
＜ＸＲＤによる異相量評価＞
・測定装置：株式会社リガク製、ＲＩＮＴ－ＴＴＲ ＩＩＩ
・測定範囲：２θ＝２０～７０°
・Ｘ線源：ＣｕＫα線、電圧５０ｋＶ、電流３００ｍＡ
半導体膜中の結晶欠陥密度については、平面ＴＥＭや断面ＴＥＭで評価することができる。例えば、平面ＴＥＭ観察（プランビュー）にて結晶欠陥密度を評価するには、以下の方法を用いることができる。
＜平面ＴＥＭ観察（プランビュー）による結晶欠陥密度評価＞
・測定装置：日立製Ｈ－９０００１ＵＨＲ－Ｉ
・試験片：膜表面が含まれるような試験片を１０個切り出し、測定視野５０μｍ×５０μｍ、測定視野周辺の試験片厚みが１５０ｎｍとなるようにイオンミリングにて加工
・加速電圧：３００ｋＶ
このようにして作製した半導体膜は、典型的には、表面の結晶欠陥密度が１．０×１０６／ｃｍ２以下と著しく低いものである。このように結晶欠陥密度が著しく低い半導体層は、絶縁破壊電界特性に優れ、パワー半導体の用途に適している。結晶欠陥密度は、好ましくは１．０×１０５／ｃｍ２以下、より好ましくは４．０×１０３／ｃｍ２以下である。
なお、本発明の半導体膜は、成膜用下地基板に成膜した後や成膜用下地基板から分離して自立膜とした場合の反りが著しく小さい。特に、成膜用下地基板として、α－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される二軸配向基板、又はα－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される配向層を有する複合基板のいずれかを用いた場合、特に反り量を小さくすることができる。例えば、２インチサイズの半導体膜を作製した場合の反り量を３０μｍ以下、より好ましくは２０μｍ以下、さらに好ましくは１０μｍ以下とすることができる。このような小さい反り量が得られる理由は定かではないが、不純物濃度及び／又は異相量が厚さ方向で分布することで、成膜時の半導体膜中の応力が緩和されるためと考えられる。
本発明の半導体膜は、モザイク性が小さい膜とすることができる。従来のサファイア基板上に成膜したα－Ｇａ２Ｏ３膜は、結晶方位がわずかに異なるドメインの集合体（モザイク結晶）となる場合がある。この原因は定かではないが、α－Ｇａ２Ｏ３が準安定相のため成膜温度が比較的低温であることが挙げられる。成膜温度が低温のため、吸着成分が基板表面でマイグレーションしづらく、ステップフロー成長しにくい。このため、島状成長（三次元成長）する成長モードが支配的となりやすい。また、成膜用下地基板にサファイア基板を用いた場合、半導体膜とサファイア間の格子不整合があり、それぞれの島状成長部（ドメイン）はわずかに結晶配向方位が異なる場合がある。このため、各ドメインは完全には会合せず、モザイク結晶となりやすい。本発明の半導体膜は、特に成膜用下地基板として、α－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される単結晶基板、又はα－Ｃｒ２Ｏ３、若しくはα－Ｃｒ２Ｏ３と異種材料との固溶体で構成される単結晶層を有する複合基板のいずれかを使用し、成膜条件を適切に制御した場合、モザイク性の無い（すなわち単結晶）又はモザイク性の小さい半導体膜を得ることができる。この理由は定かではないが、成膜中の半導体膜と成膜用下地基板の格子定数が近い又は同じであることに加え、不純物濃度及び／又は異相量が厚さ方向で分布することで、成膜中又は成膜後の降温時における半導体膜中の応力が緩和され、配向方位が揃いやすいためと考えられる。また、上述したように、膜中に印加される応力が緩和されるため、α－Ｇａ２Ｏ３の結晶構造が安定化する。言い換えると、成膜温度を比較的高温としてもα－Ｇａ２Ｏ３の結晶構造を保って成膜することが可能となる。高温下で成膜することで、吸着成分が基板表面でマイグレーションしやすくなり、ステップフロー成長が生じやすくなる。この点も、モザイク性のない（すなわち単結晶）又はモザイク性の小さい半導体膜が得られる要因の一つと考えられる。モザイク性の観点においては、成膜温度は、例えば６００℃以上、好ましくは７００℃以上、より好ましくは８００℃以上、さらに好ましくは９００℃以上である。半導体膜のモザイク性を評価するには、Ｘ線ロッキングカーブ測定、ＥＢＳＤ測定、ＴＥＭ等の公知の手法を用いることができるが、特にＸ線ロッキングカーブ測定での半値幅での評価が好適である。
例えば、Ｘ線ロッキングカーブ測定（ＸＲＣ）にて半導体膜のモザイク性を評価するには、以下の方法を用いることができる。
＜ＸＲＣによるモザイク性評価＞
・測定装置：Ｂｒｕｋｅｒ－ＡＸＳ製Ｄ８－ＤＩＳＣＯＶＥＲ
・Ｘ線源：ＣｕＫα線、管電圧４０ｋＶ、管電流４０ｍＡ、Ｇｅ（０２２）非対称反射モノクロメーターで平行単色化
・コリメータ径：０．５ｍｍ
・アンチスキャッタリングスリット：３ｍｍ
・ωステップ幅：０．００５°
・計数時間：０．５秒
・ＸＲＤ解析ソフトウェア：Ｂｒｕｋｅｒ－ＡＸＳ製、「ＬＥＰＴＯＳ」Ｖｅｒ４．０３
例えば、Ｘ線ロッキングカーブの（００６）面半値幅は、４０秒未満が好ましく、３０秒未満がより好ましく、測定に使用したＸ線源固有の半値幅と同等の値でも問題はない。また、Ｘ線ロッキングカーブの（１０４）面半値幅は、４０秒未満が好ましく、３０秒未満がより好ましく、測定に使用したＸ線源固有の半値幅と同等の値でも問題はない。Ｘ線ロッキングカーブの半値幅は、上述したモザイク性の他、結晶欠陥密度や結晶の反りにも影響を受けるが、本発明の半導体膜は結晶欠陥が少なく、モザイク性が無く、反りも小さいため、このような値が実現できると考えられる。
得られた半導体膜は、そのままの形態又は分割して半導体素子とすることが可能である。あるいは、半導体膜を複合下地基板から剥離して膜単体の形態としてもよい。この場合、複合下地基板からの剥離を容易にするために、複合下地基板の配向層表面（成膜面）に予め剥離層を設けたものを用いてもよい。このような剥離層は、複合下地基板表面にＣ注入層やＨ注入層を設けたものが挙げられる。また、半導体膜の成膜初期にＣやＨを膜中に注入させ、半導体膜側に剥離層を設けてもよい。さらに、複合下地基板上に成膜された半導体膜の表面（すなわち複合下地基板とは反対側の面）に複合下地基板とは異なる支持基板（実装基板）を接着及び接合し、その後、半導体膜から複合下地基板を剥離除去することも可能である。このような支持基板（実装基板）として、２５～４００℃での熱膨張率が６～１３ｐｐｍ／Ｋであるもの、例えばＣｕ－Ｍｏ複合金属で構成される基板を用いることができる。また、半導体膜と支持基板（実装基板）を接着及び接合する手法の例としては、ロウ付け、半田、固相接合等の公知の手法を挙げることができる。さらに、半導体膜と支持基板との間に、オーミック電極、ショットキー電極等の電極、又は接着層等の他の層を設けてもよい。

Claims (7)

  1. α－Ｇａ２Ｏ３、又はα－Ｇａ２Ｏ３系固溶体で構成されるコランダム型結晶構造を有する半導体膜であって、前記半導体膜の表面の方が裏面よりも低い不純物濃度及び／又は少ない異相量となるように、不純物濃度及び／又は異相量が前記半導体膜中の厚さ方向で分布を持つ、半導体膜。
  2. 前記半導体膜に含まれる不純物が、Ｃｒ、Ｆｅ及びＴｉからなる群から選択される１種以上の成分を含む、請求項１に記載の半導体膜。
  3. 前記半導体膜に含まれる異相が、β－Ｇａ２Ｏ３、ε－Ｇａ２Ｏ３、γ－Ｇａ２Ｏ３、及びδ－Ｇａ２Ｏ３からなる群から選択される１種以上の結晶構造を有する、請求項１又は２に記載の半導体膜。
  4. 前記半導体膜に含まれる異相が、β－Ｇａ２Ｏ３及びε－Ｇａ２Ｏ３の１種以上の結晶構造を有する、請求項１～３のいずれか一項に記載の半導体膜。
  5. 前記半導体膜の、不純物濃度が低い及び／又は異相量が少ない側の面における結晶欠陥密度が、１．０×１０６／ｃｍ２以下である、請求項１～４のいずれか一項に記載の半導体膜。
  6. 前記半導体膜は、ドーパントとして１４族元素を１．０×１０１６～１．０×１０２１／ｃｍ３の割合で含む、請求項１～５のいずれか一項に記載の半導体膜。
  7. 前記半導体膜が、特定の面方位に配向した配向膜である、請求項１～６のいずれか一項に記載の半導体膜。
JP2021508680A 2019-03-28 2019-04-26 半導体膜 Active JP7176099B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2019063603 2019-03-28
JP2019063603 2019-03-28
PCT/JP2019/017940 WO2020194763A1 (ja) 2019-03-28 2019-04-26 半導体膜

Publications (2)

Publication Number Publication Date
JPWO2020194763A1 JPWO2020194763A1 (ja) 2021-11-18
JP7176099B2 true JP7176099B2 (ja) 2022-11-21

Family

ID=72611246

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021508680A Active JP7176099B2 (ja) 2019-03-28 2019-04-26 半導体膜

Country Status (4)

Country Link
US (1) US20210408242A1 (ja)
JP (1) JP7176099B2 (ja)
CN (1) CN113614292A (ja)
WO (1) WO2020194763A1 (ja)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116018260A (zh) * 2020-09-24 2023-04-25 日本碍子株式会社 层叠结构体
JPWO2022230342A1 (ja) * 2021-04-27 2022-11-03

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015017027A (ja) 2013-10-17 2015-01-29 株式会社Flosfia 半導体装置及びその製造方法、並びに結晶及びその製造方法
JP2015196603A (ja) 2014-03-31 2015-11-09 株式会社Flosfia 結晶性積層構造体、半導体装置
JP2016155714A (ja) 2015-02-25 2016-09-01 国立研究開発法人物質・材料研究機構 α−Ｇａ２Ｏ３単結晶、α−Ｇａ２Ｏ３の製造方法、および、それを用いた半導体素子

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5960319A (en) * 1995-10-04 1999-09-28 Sharp Kabushiki Kaisha Fabrication method for a semiconductor device
JP5583196B2 (ja) * 2011-12-21 2014-09-03 パナソニック株式会社 薄膜太陽電池およびその製造方法
JP5343224B1 (ja) * 2012-09-28 2013-11-13 Ｒｏｃａ株式会社 半導体装置および結晶
KR101536401B1 (ko) * 2013-06-13 2015-07-13 주식회사 포스코 전기 영동법에 의한 금속 기판의 광 활성 비 희생 양극 부식 방지 코팅방법 및 이에 의해 제조된 금속 기판
JP6601738B2 (ja) * 2013-09-30 2019-11-06 株式会社タムラ製作所 結晶積層構造体、及びその製造方法
JP6067532B2 (ja) * 2013-10-10 2017-01-25 株式会社Flosfia 半導体装置
JP5828568B1 (ja) * 2014-08-29 2015-12-09 株式会社タムラ製作所 半導体素子及びその製造方法
JP7166522B2 (ja) * 2017-08-21 2022-11-08 株式会社Flosfia 結晶膜の製造方法
WO2019191465A1 (en) * 2018-03-28 2019-10-03 Cornell University VERTICAL GALLIUM OXIDE (Ga2O3) POWER FETS

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015017027A (ja) 2013-10-17 2015-01-29 株式会社Flosfia 半導体装置及びその製造方法、並びに結晶及びその製造方法
JP2015196603A (ja) 2014-03-31 2015-11-09 株式会社Flosfia 結晶性積層構造体、半導体装置
JP2016155714A (ja) 2015-02-25 2016-09-01 国立研究開発法人物質・材料研究機構 α−Ｇａ２Ｏ３単結晶、α−Ｇａ２Ｏ３の製造方法、および、それを用いた半導体素子

Also Published As

Publication number Publication date
WO2020194763A1 (ja) 2020-10-01
CN113614292A (zh) 2021-11-05
JPWO2020194763A1 (ja) 2021-11-18
US20210408242A1 (en) 2021-12-30

Similar Documents

Publication Publication Date Title
JP7461851B2 (ja) 半導体膜
JP7289357B2 (ja) 半導体膜
JP7159450B2 (ja) 下地基板及びその製造方法
US20210408242A1 (en) Semiconductor film
WO2021149598A1 (ja) 二軸配向ＳｉＣ複合基板及び半導体デバイス用複合基板
US11942520B2 (en) Semiconductor film
US20210355602A1 (en) Underlying substrate
JP7320070B2 (ja) 下地基板及びその製造方法
JP7265624B2 (ja) 半導体膜
JP7108783B2 (ja) 半導体膜
JP7439117B2 (ja) 下地基板及びその製造方法
WO2020261356A1 (ja) 半導体膜

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210513

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220530

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220719

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221020

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221109

R150 Certificate of patent or registration of utility model

Ref document number: 7176099

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150