JP7157125B2 - 多段変換器のための時間効率のよいオフセット相殺 - Google Patents
多段変換器のための時間効率のよいオフセット相殺 Download PDFInfo
- Publication number
- JP7157125B2 JP7157125B2 JP2020201819A JP2020201819A JP7157125B2 JP 7157125 B2 JP7157125 B2 JP 7157125B2 JP 2020201819 A JP2020201819 A JP 2020201819A JP 2020201819 A JP2020201819 A JP 2020201819A JP 7157125 B2 JP7157125 B2 JP 7157125B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- adc
- analog input
- stage
- offset
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M1/0602—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M1/0604—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M1/0607—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/124—Sampling or signal conditioning arrangements specially adapted for A/D converters
- H03M1/129—Means for adapting the input signal to the range the converter can handle, e.g. limiting, pre-scaling ; Out-of-range indication
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/322—Continuously compensating for, or preventing, undesired influence of physical parameters
- H03M3/352—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic
- H03M3/354—Continuously compensating for, or preventing, undesired influence of physical parameters of deviations from the desired transfer characteristic at one point, i.e. by adjusting a single reference value, e.g. bias or gain error
- H03M3/356—Offset or drift compensation
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/14—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit
- H03M1/16—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps
- H03M1/164—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages
- H03M1/167—Conversion in steps with each step involving the same or a different conversion means and delivering more than one bit with scale factor modification, i.e. by changing the amplification between the steps the steps being performed sequentially in series-connected stages all stages comprising simultaneous converters
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
本明細書において説明されている非限定的な態様または例はそれぞれ、それ自体で成り立つ場合もあれば、1つ以上の他の例とさまざまな順列または組み合わせで組み合わせてもよい。
12 信号調整回路
14 第1のサンプルホールド(S/H)回路
15 加算ノード
16 第1のADCサブ回路
18 第1のデジタル-アナログ変換(DAC)回路
20 残差増幅回路
22 第2のS/H回路
24 第2のADCサブ回路
26 エンコーダ回路
28 制御回路
52 第1の比較回路
54 第1のSARレジスタ回路
56 第2の比較回路
58 第2のSARレジスタ回路
60 バッファ回路
Claims (20)
- 多段アナログ-デジタル変換(ADC)回路の入力に結合された信号調整回路のオフセットを相殺する方法であって、
前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングすることと、
前記ADC回路の第1段により、前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行することと、
前記第1の変換において、前記合成から前記オフセットを相殺し、かつ前記サンプリングされたアナログ入力信号の残差を生成することと、
前記生成された残差を増幅することと、
前記ADC回路の第2段により、前記増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行することと、
前記第1の変換および前記第2の変換の出力によって、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成することと、を含む方法。 - 前記オフセットを相殺することは、
前記信号調整回路の入力を短絡させ、前記オフセットを決定することと、
前記サンプリングされたアナログ入力信号およびオフセットから前記オフセットを減算することと、を含む、請求項1に記載の方法。 - 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
前記ADC回路の前記第1段により、連続近似レジスタ(SAR)アルゴリズムを使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。 - 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
前記ADC回路の前記第1段により、デルタ-シグマアルゴリズムを使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。 - 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
前記ADC回路の前記第1段により、フラッシュ変換器を使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。 - 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
前記ADC回路の前記第2段により、連続近似レジスタ(SAR)アルゴリズムを使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。 - 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
前記ADC回路の前記第2段により、デルタ-シグマアルゴリズムを使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。 - 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
前記ADC回路の前記第2段により、フラッシュ変換器を使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。 - オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路であって、
前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングするように構成されたサンプルホールド回路と、
前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行するように構成された第1のADCサブ回路を含む第1段と、
複数のスイッチを動作させ、前記第1の変換の残差を生成し、前記第1のADCサブ回路において前記合成から前記オフセットを除去するように構成された制御回路と、
前記制御回路によって前記オフセットが除去された前記サンプリングされたアナログ入力信号の残差を増幅するように構成された残差増幅器と、
前記残差増幅器によって増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行するように構成された第2のADCサブ回路を含む第2段と、
前記第1の変換結果および前記第2の変換結果を合成し、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成するように構成されたエンコーダ回路と、を備える、回路。 - 前記第1のADCサブ回路は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項9に記載の回路。
- 前記第1のADCサブ回路は、デルタ-シグマアルゴリズムを実行するように構成されたデルタ-シグマADCを含む、請求項9に記載の回路。
- 前記第1のADCサブ回路は、フラッシュアルゴリズムを実行するように構成されたフラッシュADCを含む、請求項9に記載の回路。
- 前記第2のADCサブ回路は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項9に記載の回路。
- 前記第2のADCサブ回路は、デルタ-シグマアルゴリズムを実行するように構成されたデルタ-シグマADCを含む、請求項9に記載の回路。
- 前記第2のADCサブ回路は、フラッシュアルゴリズムを実行するように構成されたフラッシュADCを含む、請求項9に記載の回路。
- 前記第1のADCサブ回路および前記第2のADCサブ回路のうちの少なくとも1つは、連続近似レジスタ(SAR)アルゴリズム、デルタ-シグマアルゴリズム、およびフラッシュアルゴリズムからなるグループから選択される少なくとも2つのアルゴリズムを実行するように構成されたハイブリッドADC回路である、請求項9に記載の回路。
- 前記信号調整回路はバッファ回路である、請求項9に記載の回路。
- オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路であって、
前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングするように構成されたサンプルホールド回路と、
前記ADC回路の第1段により、前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行する手段と、
前記第1の変換において、前記合成から前記オフセットを相殺し、かつ前記サンプリングされたアナログ入力信号の残差を生成する手段と、
前記生成された残差を増幅する手段と、
前記ADC回路の第2段により、前記増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行する手段と、
前記第1の変換および前記第2の変換の出力によって、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成する手段と、を備える回路。 - 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行する前記手段は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項18に記載の回路。
- 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力信号の残差に対して前記第2の変換を実行する前記手段は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項18に記載の回路。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/706,230 US10868554B1 (en) | 2019-12-06 | 2019-12-06 | Time-efficient offset cancellation for multi-stage converters |
US16/706,230 | 2019-12-06 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2021093725A JP2021093725A (ja) | 2021-06-17 |
JP7157125B2 true JP7157125B2 (ja) | 2022-10-19 |
Family
ID=73646167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2020201819A Active JP7157125B2 (ja) | 2019-12-06 | 2020-12-04 | 多段変換器のための時間効率のよいオフセット相殺 |
Country Status (5)
Country | Link |
---|---|
US (1) | US10868554B1 (ja) |
EP (1) | EP3832889A1 (ja) |
JP (1) | JP7157125B2 (ja) |
CN (1) | CN112929027B (ja) |
TW (1) | TWI755179B (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US10979064B2 (en) * | 2018-10-31 | 2021-04-13 | Taiwan Semiconductor Manufacturing Company, Ltd. | Analog to digital converter with inverter based amplifier |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111425A (ja) | 1999-09-14 | 2001-04-20 | Texas Instr Inc <Ti> | 入子式パイプライン・アナログ/デジタル変換器 |
US6323791B1 (en) | 1999-10-13 | 2001-11-27 | Analog Devices, Inc. | Control systems and methods for reducing residue signal offset in subranging analog-to-digital converters |
Family Cites Families (35)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3701037B2 (ja) * | 1994-01-11 | 2005-09-28 | 富士通株式会社 | サンプル・ホールド回路 |
US6289070B1 (en) | 1997-04-22 | 2001-09-11 | Silicon Laboratories, Inc. | Digital isolation system with ADC offset calibration including coarse offset |
US6396429B2 (en) * | 2000-01-07 | 2002-05-28 | Analog Devices, Inc. | Front-end sampling for analog-to-digital conversion |
US6608575B2 (en) * | 2001-01-31 | 2003-08-19 | Qualcomm Incorporated | Hybrid multi-stage circuit |
US6617992B2 (en) * | 2001-08-15 | 2003-09-09 | National Semiconductor Corporation | Capacitor mismatch independent gain stage for differential pipeline analog to digital converters |
JP3971414B2 (ja) * | 2004-07-16 | 2007-09-05 | ローム株式会社 | A/d変換装置、およびこれを用いた通信機器 |
US7339512B2 (en) * | 2004-09-17 | 2008-03-04 | Edgewater Computer Systems, Inc. | Analog-to-digital converter without track-and-hold |
JP4893896B2 (ja) * | 2006-06-08 | 2012-03-07 | 国立大学法人静岡大学 | アナログディジタル変換器、a/d変換ステージ、アナログ信号に対応したディジタル信号を生成する方法、およびa/d変換ステージにおける変換誤差を示す信号を生成する方法 |
US7538701B2 (en) * | 2006-06-08 | 2009-05-26 | Cosmic Circuits Private Limited | System and method for improving dynamic performance of a circuit |
JP4480744B2 (ja) * | 2007-07-31 | 2010-06-16 | 三洋電機株式会社 | アナログデジタル変換器 |
KR20100073009A (ko) | 2008-12-22 | 2010-07-01 | 한국전자통신연구원 | 다단 듀얼 연속 근사 레지스터 아날로그 디지털 변환기 및 이를 이용한 아날로그 디지털 변환 방법 |
US7978115B2 (en) * | 2009-07-06 | 2011-07-12 | Raytheon Company | System and method for analog-to-digital conversion |
US7999710B2 (en) * | 2009-09-15 | 2011-08-16 | Texas Instruments Incorporated | Multistage chopper stabilized delta-sigma ADC with reduced offset |
US8018370B2 (en) * | 2010-02-01 | 2011-09-13 | Linear Technology Corporation | Time-multiplexed residue amplifier |
US8284090B2 (en) | 2010-03-22 | 2012-10-09 | Analog Devices, Inc. | Method and apparatus for analog to digital conversion of small signals in the presence of a large DC offset |
EP2629428A1 (en) | 2012-02-16 | 2013-08-21 | Imec | A/D Converter and Method for Calibrating the Same |
US8723706B1 (en) | 2012-08-28 | 2014-05-13 | Maxim Integrated Products, Inc. | Multi-step ADC with sub-ADC calibration |
US8659461B1 (en) | 2012-11-13 | 2014-02-25 | University Of Macau | Analog to digital converter circuit |
US8779963B1 (en) * | 2013-03-12 | 2014-07-15 | Maxin Integrated Products, Inc. | Reconfigurable multiple-path pipeline ADC architecture incorporating multiple-input signal-averaging MDAC |
CN104426549B (zh) | 2013-09-11 | 2020-02-28 | 马克西姆综合产品公司 | 具有子adc校准的多步式adc |
US9178529B2 (en) * | 2013-10-18 | 2015-11-03 | Analog Devices Global | Multi-stage noise shaping analog-to-digital converter |
US8884801B1 (en) | 2013-11-21 | 2014-11-11 | Inphi Corporation | High-speed analog-to-digital conversion system with flash assisted parallel SAR architecture |
US9503119B2 (en) * | 2014-05-29 | 2016-11-22 | Texas Instruments Incorporated | Common mode sampling mechanism for residue amplifier in switched current pipeline analog-to-digital converters |
US9154146B1 (en) * | 2014-06-03 | 2015-10-06 | The Board Of Regents, The University Of Texas System | Dynamic offset injection for CMOS ADC front-end linearization |
US9654133B2 (en) * | 2014-12-17 | 2017-05-16 | Analog Devices, Inc. | Microprocessor-assisted calibration for analog-to-digital converter |
EP3043478A1 (en) | 2014-12-17 | 2016-07-13 | Analog Devices, Inc. | Microprocessor-assisted calibration for analog-to-digital converter |
JP6469496B2 (ja) * | 2015-03-31 | 2019-02-13 | ルネサスエレクトロニクス株式会社 | 半導体装置及びアナログデジタル変換回路のキャリブレーション方法 |
US9654132B2 (en) | 2015-07-08 | 2017-05-16 | Marvell World Trade Ltd. | Hybrid charge-sharing charge-redistribution DAC for successive approximation analog-to-digital converters |
US9455737B1 (en) | 2015-09-25 | 2016-09-27 | Qualcomm Incorporated | Delta-sigma analog-to-digital converter (ADC) with time-interleaved (TI) or two-step successive approximation register (SAR) quantizer |
US9571115B1 (en) | 2015-11-13 | 2017-02-14 | International Business Machines Corporation | Analog to digital converter with high precision offset calibrated integrating comparators |
US10284145B2 (en) | 2016-11-03 | 2019-05-07 | Board Of Regents, The University Of Texas System | Variable gain amplifier utilizing positive feedback and time-domain calibration |
EP3503407B1 (en) | 2017-12-19 | 2021-04-07 | IMEC vzw | Improvements in or related to analog-to-digital converters |
US10128859B1 (en) * | 2018-02-20 | 2018-11-13 | Analog Devices Global Unlimited Company | Correlated double sampling analog-to-digital converter |
US10868557B2 (en) * | 2018-03-30 | 2020-12-15 | Taiwan Semiconductor Manufacturing Company, Ltd | Analog to digital converter with current steering stage |
US10608655B1 (en) * | 2018-12-06 | 2020-03-31 | Analog Devices, Inc. | Inter-stage gain calibration in double conversion analog-to-digital converter |
-
2019
- 2019-12-06 US US16/706,230 patent/US10868554B1/en active Active
-
2020
- 2020-11-30 EP EP20210620.9A patent/EP3832889A1/en active Pending
- 2020-12-02 TW TW109142340A patent/TWI755179B/zh active
- 2020-12-04 CN CN202011413878.XA patent/CN112929027B/zh active Active
- 2020-12-04 JP JP2020201819A patent/JP7157125B2/ja active Active
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001111425A (ja) | 1999-09-14 | 2001-04-20 | Texas Instr Inc <Ti> | 入子式パイプライン・アナログ/デジタル変換器 |
US6323791B1 (en) | 1999-10-13 | 2001-11-27 | Analog Devices, Inc. | Control systems and methods for reducing residue signal offset in subranging analog-to-digital converters |
Also Published As
Publication number | Publication date |
---|---|
EP3832889A1 (en) | 2021-06-09 |
CN112929027A (zh) | 2021-06-08 |
US10868554B1 (en) | 2020-12-15 |
JP2021093725A (ja) | 2021-06-17 |
TW202131640A (zh) | 2021-08-16 |
CN112929027B (zh) | 2024-05-31 |
TWI755179B (zh) | 2022-02-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7911370B2 (en) | Pipeline analog-to-digital converter with programmable gain function | |
Lewis et al. | A pipelined 5-Msample/s 9-bit analog-to-digital converter | |
EP2629429B1 (en) | A/D converter and method for calibrating the same | |
US10128859B1 (en) | Correlated double sampling analog-to-digital converter | |
US7683819B2 (en) | Analog-to-digital converting circuit | |
US9369140B1 (en) | Analog to digital converter for digital ultrasound probe | |
US7034737B1 (en) | Switched capacitor circuits | |
US11545991B2 (en) | Analog-to-digital converter with auto-zeroing residue amplification circuit | |
US10715160B1 (en) | Low noise analog-to-digital converter | |
JP7157125B2 (ja) | 多段変換器のための時間効率のよいオフセット相殺 | |
US20160056831A1 (en) | Enhanced resolution successive-approximation register analog-to-digital converter and method | |
US7570191B2 (en) | Methods and systems for designing high resolution analog to digital converters | |
JP5439590B2 (ja) | 比較器、差動アンプ回路、及びアナログデジタル変換器 | |
US8451161B2 (en) | Switched-capacitor pipeline stage | |
JPWO2011021260A1 (ja) | パイプライン型ad変換器およびその出力補正方法 | |
JP6739485B2 (ja) | ノイズ除去を備えたアナログデジタル変換器 | |
JP4488302B2 (ja) | パイプライン型a/d変換器 | |
JP5565903B2 (ja) | スイッチドキャパシタ利得段 | |
KR102092635B1 (ko) | 동적 레지듀 증폭기 및 이를 포함하는 파이프라인 아날로그-디지털 변환기 | |
KR20190115524A (ko) | 서브레인징 축차 비교형 아날로그 디지털 변환기 | |
CN111147077B (zh) | 用于模拟数字转换器残余放大器的增益校准装置及方法 | |
KR100575102B1 (ko) | 파이프라인 폴딩 구조의 아날로그-디지털 변환기 | |
JP2005244343A (ja) | アナログデジタル変換器 | |
Marble | A 10-bit charge-transfer amplifier-based A/D converter with 400-µ W/MSPS dynamic power dissipation | |
JP5398802B2 (ja) | パイプライン型a/d変換回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20201209 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20220125 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20220131 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20220428 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20220912 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20221006 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 7157125 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |