JP7157125B2 - 多段変換器のための時間効率のよいオフセット相殺 - Google Patents

多段変換器のための時間効率のよいオフセット相殺 Download PDF

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Description

本文書は、概して、アナログ-デジタル変換器に関する。
多くの電子回路用途では、アナログ入力信号が、(さらにデジタル信号処理などを行うために)デジタル出力信号に変換されている。たとえば、精密測定システムにおいて、電子回路は測定を行う1つ以上のセンサーを備え、これらのセンサーはアナログ信号を生成できる。アナログ信号は次いで、入力としてアナログ-デジタル変換(ADC)回路に提供され、さらに処理を行うためにデジタル出力信号を生成できる。別の例では、モバイルデバイス受信器で、アンテナが、空中で情報/信号を搬送する電磁波に基づいてアナログ信号を生成できる。アンテナにより生成されたアナログ信号は次いで、ADCへの入力として提供され、さらに処理を行うためにデジタル出力信号を生成できる。
本開示はとりわけ、バッファ回路などの信号調整回路の整定時間、および信号調整回路のオフセットを相殺するときの残差増幅器の設定時間を合成することにより、多段ADC回路のオン時間を低減する技術を対象とする。本開示の技術は、信号調整回路および残差増幅器をともに整定することができる。
いくつかの態様では、本開示は、多段アナログ-デジタル変換(ADC)回路の入力に結合された信号調整回路のオフセットを相殺する方法を対象とする。この方法は、アナログ入力信号およびオフセットをサンプリングすることと、ADC回路の第1段により、サンプリングされたアナログ入力信号およびオフセットに対して第1の変換を実行することと、オフセットを相殺し、かつサンプリングされたアナログ入力信号の残差を増幅することと、ADC回路の第2段により、サンプリングされたアナログ入力信号の残差に対して第2の変換を実行することと、サンプリングされたアナログ入力信号を表すデジタル出力信号を生成することと、を含む。
いくつかの態様では、本開示は、オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路を対象とする。ADC回路は、アナログ入力信号およびオフセットをサンプリングするように構成されたサンプルホールド回路と、サンプリングされたアナログ入力信号およびオフセットに対して第1の変換を実行するように構成された第1のADCサブ回路を含む第1段と、複数のスイッチを動作させ、第1の変換の残差を生成し、その残差から信号調整回路のオフセットを除去するように構成された制御回路と、サンプリングされたアナログ入力信号の残差を増幅するように構成された残差増幅器と、サンプリングされたアナログ入力信号の残差に対して第2の変換を実行するように構成された第2のADCサブ回路を含む第2段と、第1の変換結果および第2の変換結果を合成し、サンプリングされたアナログ入力信号を表すデジタル出力信号を生成するように構成されたエンコーダ回路と、を備える。
いくつかの態様では、本開示は、オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路を対象とする。ADC回路は、アナログ入力信号およびオフセットをサンプリングするように構成されたサンプルホールド回路と、ADC回路の第1段により、サンプリングされたアナログ入力信号およびオフセットに対して第1の変換を実行する手段と、オフセットを相殺し、かつサンプリングされたアナログ入力信号の残差を増幅する手段と、ADC回路の第2段により、サンプリングされたアナログ入力信号の残差に対して第2の変換を実行する手段と、サンプリングされたアナログ入力信号を表すデジタル出力信号を生成する手段と、を備える。
この概要は、本特許出願の主題の概要を提供することが意図されている。本発明の排他的または網羅的な説明を提供することは意図されていない。発明を実施するための形態は、本特許出願についてさらに情報を提供するために含まれている。
図面は必ずしも縮尺通りに描かれていないが、異なる図における同様の数字は、同様の構成要素を記載し得る。異なる添字を有する同様の数字は、同様の構成要素の異なる例を表し得る。図面は、概して、本文書において議論されるさまざまな実施形態を限定するものではなく例として示している。
本開示のさまざまな技術を実装可能な、第1の動作フェーズ中の多段ADC回路の一例の概念ブロック図である。 第2の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。 第3の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。 第4の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。 本開示のさまざまな技術を実装可能な多段ADC回路の別の例の概念ブロック図である。 本開示のさまざまな技術を使用して、多段アナログ-デジタル変換(ADC)回路の入力に結合される信号調整回路のオフセットを相殺する方法の一例のフローチャートである。
多段アナログ-デジタル変換器は、一連の段(または動作サイクル)を利用でき、各段は、1ビット以上などの制限された範囲のデジタル出力を生成し、次の段(またはサイクル)の入力としてアナログ残差信号を各段(または動作サイクル)から生成するように構成される。このようにして、いくつかの段またはサイクルのデジタル出力を合成することにより高解像度出力を生成できる。
多段ADCアーキテクチャは、特に全体の解像度が約9ビットを超えるとき、残差増幅器を使用するなど、段間増幅を使用できる。そのような増幅は、ある変換の残差を、次に続く段によりデジタル化可能なレベルまで上昇させることを目的としている。
多段ADCアーキテクチャは、デルタ-シグマ、フラッシュ、および連続近似レジスタ(SAR)データ変換器を含む、さまざまなアナログ-デジタル変換(ADC)トポロジーを使用できる。SARデータ変換器の魅力的な特徴の1つは、変換率で消費電力をスケーリングできることである。データ変換器は変換中にのみ電源を必要とし、変換していない間は電源を切ることができる。したがって、変換器がオンになるデューティサイクルが短いほど消費電力は少なくなる。
入力から電流を引き出さない変換器などのゼロドライブデータ変換器は、入力にバッファ増幅器を組み込むことができ、その結果、高インピーダンスを有する電源により駆動できる。ゼロドライブ変換器は、バッファ増幅器などのバッファ回路、またはそれらの入力に結合された計装用増幅器、トランスインピーダンス増幅器、およびフィルタなどの他の信号調整回路を含むことができる。信号調整回路により生成されるオフセットおよび1/fノイズを除去するために、たとえば、チョッピングまたはオートゼロ化を実行してもよい。チョッピングおよびオートゼロ化は両方とも、データ変換器の電源投入時間を延長し、したがって、デューティサイクルを増加させることができる。
多段ADC回路におけるオフセット相殺に対する既存の方式では、多段ADC回路の入力に結合されたバッファ回路などの信号調整回路のオフセットはオートゼロ化され得る。次いで、アナログ入力信号をサンプリングできる。
多段ADC回路の第1段は、サンプリングされたアナログ入力信号に対して粗変換を実行し、最上位ビット(MSB)および残差信号などの出力を生成できる。残差信号は、粗変換出力(MSB)をアナログ信号に変換する帰還DAC出力と、サンプリングされたアナログ入力信号との差異である。残差信号は、残差増幅器により増幅され、多段ADC回路の第2段に転送され得、第2段は、増幅された残差信号に対して微変換を実行し、最下位ビット(LSB)などの残りのビットを生成できる。
チョッピングの場合、2つのサンプリングフェーズは2つの半分のサンプルの合計を含むことができ、各サンプルは信号調整回路のオフセットの逆の極性を有する。したがって、総変換時間は上で説明した方式と同様になるであろう。
連続稼働中のADCの場合、信号調整回路は、1つの変換中に(たとえば、ADCが粗変換または微変換のいずれかを実行している間に)オートゼロ化を実行し、次に、次の変換のサンプリングフェーズ中にオートゼロ化された信号調整回路を適用できる。したがって、アルゴリズムは1つの変換においてオフセットを測定し、次の変換においてそれを修正できる。その結果、オフセットは、任意の2つの継続するサンプル間で実質的に一定になるはずである。ドリフトおよび1/fノイズのため、要求に応じて変換する場合と同様に、2つの継続するサンプル間の時間が長すぎると、この条件は成り立たない。その場合、オフセットを測定し、変換内で除去するべきである。
本発明者らは、多段ADC回路におけるオフセット相殺に必要な延長時間を除去する必要性を認識している。本開示のさまざまな技術を使用すると、バッファ回路などの信号調整回路の整定時間、および信号調整回路のオフセットを相殺するときの残差増幅器の設定時間を合成することにより、多段ADC回路のオン時間を低減できる。以降で詳細に説明するように、本開示の技術は、信号調整回路および残差増幅器をともに整定することができる。
図1Aは、本開示のさまざまな技術を実装可能な、第1の動作フェーズ中の多段ADC回路10の一例の概念ブロック図である。オフセット電圧VOFFを有するバッファ回路などの信号調整回路12は、多段ADC回路10の入力に結合され、アナログ入力信号VINを受け取り、調整するように構成されている。図1Aに示された多段ADC回路10は、2つの段を含むことができる。第1段は、第1のサンプルホールド(S/H)回路14、第1のADCサブ回路16、第1のデジタル-アナログ変換(DAC)回路18、および残差増幅回路20を含むことができる。第2段は、第2のS/H回路22、第2のADCサブ回路24、およびエンコーダ回路26を含むことができる。制御回路28は、スイッチS1~S5を開閉することを含むADC回路10のさまざまな動作を制御できる。制御回路28は、スイッチS1~S5を動作させて、第1の変換の残差を生成または確立し、その残差から信号調整回路のオフセットを、たとえば、同時に除去できる。
ここで、第1の動作フェーズを具体的に参照することなく、多段ADC回路10の動作を簡潔に説明する。第1段の第1のADCサブ回路16は、サンプリングされたアナログ入力信号に対して粗変換などの第1の変換を実行し、MSBなどの出力を生成できる。残差信号は、サンプリングされたアナログ入力信号VINから第1のDAC回路18の出力を減算することにより生成できる。残差信号は、残差増幅器20により増幅され、多段ADC回路10の第2段の第2のS/H回路22に転送され得る。第2段の第2のADCサブ回路24は、増幅された残差信号に対して微変換などの第2の変換を実行し、LSBなどの残りのビットを含む出力を生成できる。エンコーダ回路26は、第1のADCサブ回路16の出力(第1の変換結果)及び第2のADCサブ回路24の出力(第2の変換結果)を受信し、デジタル出力信号DOUTを生成することができる。
第1の動作フェーズ中、制御回路28は、スイッチS1およびS4を閉じ、スイッチS2、S3、およびS5を開くことができ、1つ以上のコンデンサなどを含む第1のS/H回路14は、アナログ入力信号VINをサンプリングできる。信号調整回路12のオフセット電圧VOFFは、アナログ入力信号VINに追加され、サンプリングされる。サンプリング中、多段ADC回路10の残りの回路は休止中であってもよく、したがって、ほとんどまたは全く電力を消費しない。
図1Bは、第2の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。第2の動作フェーズ中、制御回路28は、スイッチS1を開き、スイッチS2を閉じて、信号調整回路12の入力を接地部に結合し(シングルエンドの場合)、信号調整回路12のオフセットVOFFを確立し、スイッチS5を閉じて、第1のADCサブ回路16に第1のS/H回路14を結合できる。多段ADC回路10の第1段は、サンプリングされたアナログ入力信号VIN、およびそのサンプルに関連したオフセット電圧VOFFの合成に対して粗変換などの変換を実行し、第1段の出力を生成できる。このフェーズ中、信号調整回路12、残差増幅器20、第2のS/H回路22、第2のADCサブ回路24、およびエンコーダ回路26のうちの1つ以上は休止中であってもよく、したがって、ほとんどまたは全く電力を消費しない。
図1Cは、第3の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。このフェーズ中、信号調整回路12、第1のS/H回路14、第1のDAC回路18、残差増幅器20、および第2のS/H回路22は動作中であってもよく、第1のADCサブ回路16、第2のADCサブ回路24、およびエンコーダ回路26は休止中であってもよい。第3の動作フェーズ中、制御回路28はスイッチS3を閉じて、加算ノード15にオフセット電圧VOFFを印加できる。オフセット電圧V OFFは、サンプリングされたアナログ入力信号VINおよびオフセット電圧VOFFの合計から(信号調整回路12の入力を接地部に結合することで)オフセット電圧VOFFを減算することにより相殺できる。たとえば、加算ノード15は、オフセット入力を反転するように構成することができ、反転させたオフセット電圧VOFFは、サンプリングされたアナログ入力信号VIN、およびオフセット電圧VOFFの合計と合成できる。次いで、残差増幅器20は、サンプリングされたアナログ入力信号VINの残差を増幅できる。
このようにして、オフセット電圧VOFFは、多段ADC回路10が残差増幅を実行している間に相殺できる。残差増幅器20は増幅に時間を要し、信号調整回路は整定に時間を要する。しかしながら、本開示において説明される技術を使用すると、残差増幅器が増幅する時間、および信号調整回路が整定する時間は(他の方式と同様に)順次にではなく同時に発生するため、多段ADC回路の速度を向上できる。したがって、正味の時間は、残差増幅器が増幅する時間となる。
図1Dは、第4の動作フェーズ中の図1Aの多段ADC回路の概念ブロック図である。このフェーズ中、第2のS/H回路22および第2のADCサブ回路24は動作中であるが、他の回路は電源オフであってもよい。第4の動作段階中、制御回路28はスイッチS3を開くことができ、多段ADC回路10の第2段は、サンプリングされたアナログ入力信号VINの残差に対して微変換などの変換を実行できる(かつ第2段の出力を生成できる)。エンコーダ回路26は、第1段の出力および第2段の出力を受け取り、サンプリングされたアナログ入力信号VINを表すデジタル出力DOUTを生成できる。いくつかの実装形態では、第2のADCサブ回路24は、第1の動作段階中に追加されたオフセットのための追加の補正範囲に対応するように構成できることに留意されたい。
図1A~図1Dは、2段ADC回路について説明したが、本開示の技術は2段を超える多段ADC回路に適用可能である。多段変換器では、第2、第3、およびそれ以上の段があってもよい。第2段からの第2の残差を増幅する第2の残差増幅器があってもよい。そして、第3のADCサブ回路は、第2段からの残差に対して第3の変換を実行できる。エンコーダは、すべてのADCサブ回路の段の出力を合成し、デジタル出力を生成する。
第1段の第1のADCサブ回路16は、さまざまなADC回路トポロジーを使用して実装できる。たとえば、第1のADCサブ回路16は、SARアルゴリズムを使用して変換を実行するように構成されたSAR-ADC回路であってもよい。他の例示的な実装形態では、第1のADCサブ回路16は、デルタ-シグマアルゴリズムを使用して変換を実行するように構成されたデルタ-シグマADC回路であってもよい。他の例示的な実装形態では、第1のADCサブ回路16はフラッシュ変換器であってもよい。
同様に、第2段の第2のADCサブ回路24は、さまざまなADC回路トポロジーを使用して実装できる。たとえば、第2のADCサブ回路24は、SARアルゴリズムを使用して変換を実行するように構成されたSAR-ADC回路であってもよい。他の例示的な実装形態では、第2のADCサブ回路24は、デルタ-シグマアルゴリズムを使用して変換を実行するように構成されたデルタ-シグマADC回路であってもよい。他の例示的な実装形態では、第2のADCサブ回路24はフラッシュ変換器であってもよい。
他の例示的な構成では、第1のADCサブ回路16は、連続近似レジスタ(SAR)アルゴリズム、デルタ-シグマアルゴリズム、およびフラッシュアルゴリズムからなるグループから選択される少なくとも2つのアルゴリズムを実行するように構成されたハイブリッドADC回路であってもよい。たとえば、第1のADCサブ回路16は、フラッシュ変換回路およびSAR回路の両方を含むことができる。代替的にまたは追加的に、第2のADCサブ回路は、ハイブリッドADC回路として構成することもできる。
図2は、本開示におけるさまざまな技術を実装可能な具体的、非限定的な多段ADC回路を示す。特に、図2の多段ADC回路はSAR-ADCサブ回路を利用する。
図2は、本開示のさまざまな技術を実装可能な多段ADC回路の別の例の概念ブロック図である。図2に示された多段ADC回路50は2つの段を含むが、これらの技術は2つを超える段に適用可能である。図2の多段ADC回路50は、図1A~図1Dに示されるものと同様の構成要素を含むことができ、同様の参照番号で示されている。
第1段は、第1のサンプルホールド(S/H)回路14と、第1の比較回路52および第1のSARレジスタ回路54を含む第1のSAR-ADCサブ回路と、第1のDAC回路18と、残差増幅器回路20と、を含むことができる。第2段は、第2のS/H回路22と、第2の比較回路56および第2のSARレジスタ回路58を含む第2のSAR-ADCサブ回路と、エンコーダ回路26と、を含むことができる。オフセット電圧VOFFを有し、多段ADC回路50の入力に結合されたバッファ回路60は、アナログ入力信号VINを受け取り、バッファリングするように構成されている。
図2に示される多段ADC回路50は、図1A~図1Dについて上で説明したように、いくつかのフェーズで動作できる。一般に、これらのフェーズは、バッファ回路60をオートゼロ化することなくアナログ入力信号VINをサンプリングすることと、第1のSAR-ADCサブ回路を使用して、粗変換などの第1の変換を実行することと、バッファのオフセットを相殺しながらサンプリングされた残差の残差増幅を実行することと、第2のSAR-ADCサブ回路を使用して、微変換などの第2の変換を実行することと、を含むことができる。
図3は、本開示のさまざまな技術を使用して、多段アナログ-デジタル変換(ADC)回路の入力に結合される信号調整回路のオフセットを相殺する方法70の一例のフローチャートである。ブロック72において、方法70は、アナログ入力信号およびオフセットをサンプリングすることを含み得る。たとえば、図1Aの制御回路28は、スイッチS1を閉じることができ、第1のS/H回路14は、アナログ入力信号VIN、および信号調整回路12のオフセット電圧VOFFをサンプリングできる。
ブロック74において、方法70は、ADC回路の第1段により、サンプリングされたアナログ入力信号およびオフセットVOFFに対して第1の変換を実行することを含み得る。たとえば、図1Bの制御回路28は、スイッチS1を開き、スイッチS2を閉じて、信号調整回路12の入力を接地部に結合し(シングルエンドの場合)、信号調整回路12のオフセットVOFFを確立できる。多段ADC回路10の第1段は、サンプリングされたアナログ入力信号VIN、およびそのサンプルに関連したオフセット電圧VOFFの合成に対して、粗変換などの変換を実行できる。
ブロック76において、方法70は、オフセットを相殺することと、サンプリングされたアナログ入力信号の残差を増幅することと、を含むことができる。たとえば、オフセット電圧VOFFは、サンプリングされたアナログ入力信号VINおよびオフセット電圧VOFFの合計から(信号調整回路12の入力を接地部に結合することで)オフセット電圧VOFFを減算することにより相殺できる。次いで、残差増幅器20は、サンプリングされたアナログ入力信号VINの残差を増幅できる。
ブロック78において、方法70は、ADC回路の第2段により、サンプリングされたアナログ入力信号の残差に対して第2の変換を実行することを含み得る。たとえば、図1Dの多段ADC回路10の第2段は、サンプリングされたアナログ入力信号VINの残差に対して、微変換などの変換を実行できる(かつ第2段の出力または変換結果を生成できる)。
ブロック80において、方法70は、サンプリングされたアナログ入力信号を表すデジタル出力信号を生成することを含み得る。たとえば、図1Dのエンコーダ回路26は、第1段の出力(第1段の変換結果)および第2段の出力(第2段の変換結果)を受け取り、サンプリングされたアナログ入力信号VINを表すデジタル出力DOUTを生成できる。
上で説明した技術を使用すると、残差増幅器が増幅する時間、および信号調整回路が整定する時間は(他の方式と同様に)順次ではなく同時に発生するため多段ADC回路の速度を向上できる。したがって、正味の時間は残差増幅器が増幅する時間となる。
注記
本明細書において説明されている非限定的な態様または例はそれぞれ、それ自体で成り立つ場合もあれば、1つ以上の他の例とさまざまな順列または組み合わせで組み合わせてもよい。
上記の発明を実施するための形態は添付の図面への参照を含み、添付の図面は発明を実施するための形態の一部を構成する。図面は、本発明が実施され得る特定の実施形態を例証として示す。これらの実施形態は、本明細書では「例」とも呼ばれる。そのような例は、図示または説明されたものに加えて要素を含んでもよい。しかしながら、本発明者らは、図示または説明されたそれらの要素のみが提供される例も想定する。その上、本発明者らは、特定の例(またはその1つ以上の態様)、または本明細書に図示もしくは説明された他の例(またはその1つ以上の態様)のいずれかについて、図示または説明されたそれらの要素(またはその1つ以上の態様)の任意の組み合わせまたは順列を使用する例も想定する。
この文書と、参照によりそのように組み込まれた任意の文書との間に矛盾した使用法がある場合には、この文書における使用法が支配する。
この文書では、「ある(aまたはan)」という用語は、特許文書で一般的であるように、「少なくとも1つ」または「1つ以上」の他の例または使用法とは独立して、1つまたは2つ以上を含むように使用されている。この文書では、「または」という用語は、非排他的な「または」を指すために使用され、その結果、「AまたはB」は別段の指示がない限り、「AであるがBではない」、「BであるがAではない」、ならびに「AおよびB」を含む。この文書では、「含んでいる」および「ここで(in which)」という用語は、「備えている」および「ここで(wherein)」というそれぞれの用語の平易な英語の等価物として使用されている。また、以下の請求項において、「含んでいる」および「備えている」という用語は非限定型であり、すなわち、請求項においてそのような用語の後に列挙されたものに加えて要素を含むシステム、デバイス、物品、組成物、製剤、またはプロセスは、依然としてその請求項の範囲内にあると考えられる。その上、以降の請求項では、「第1の」、「第2の」および「第3の」などの用語は単にラベルとして使用され、それらの対象に数値的な要件を課すことは意図されていない。
本明細書において説明される方法の例は、少なくとも部分的に機械またはコンピュータ実装されてもよい。いくつかの例は、電子デバイスを構成するように動作可能な命令でコード化されたコンピュータ可読媒体または機械可読媒体を含み、上記の例において説明された方法を実行してもよい。そのような方法の実装形態は、マイクロコード、アセンブリ言語コード、高水準言語コードなどのコードを含んでもよい。そのようなコードは、さまざまな方法を実行するためのコンピュータ可読命令を含んでもよい。そのコードは、コンピュータプログラム製品の一部を形成してもよい。さらに、一例では、そのコードは、実行中または他の時点などにおいて、1つ以上の揮発性、非一時的、または不揮発性の有形のコンピュータ可読媒体に有形に格納されてもよい。これらの有形のコンピュータ可読媒体の例は、ハードディスク、リムーバブル磁気ディスク、リムーバブル光ディスク(コンパクトディスクおよびデジタルビデオディスクなど)、磁気カセット、メモリカードまたはメモリスティック、ランダムアクセスメモリ(RAM)、読み出し専用メモリ(ROM)などを含んでもよいが、これらに限定されない。
上記の説明は、限定的ではなく例示的であることが意図されている。たとえば、上で説明した例(またはその1つ以上の態様)は互いに組み合わせて使用してもよい。上記の説明を検討する際、当業者などにより他の実施形態が使用されてもよい。要約は、読者が技術的開示の性質を迅速に確認できるように、37C.F.R§1.72(b)に準拠して提供されている。要約は、請求項の範囲または意味を解釈または限定するために使用されないという理解の下で提出されている。また、上記の発明を実施するための形態では、開示を簡素化するために、さまざまな特徴が一つにまとめられている場合がある。これは、未請求の開示された特徴が任意の請求項に必須であることを意図していると解釈されるべきではない。むしろ、発明の主題は、特定の開示された実施形態のすべての特徴の中にない場合がある。したがって、以降の請求項はここで、例または実施形態として発明を実施するための形態に組み込まれ、各請求項は別個の実施形態としてそれ自体で成り立ち、かつそのような実施形態は、さまざまな組み合わせまたは順列で互いに組み合わせてもよいことが想定される。本発明の範囲は、そのような請求項が権利を与えられている等価物のすべての範囲とともに、添付の請求項を参照しながら決定されるべきである。
10 多段ADC回路
12 信号調整回路
14 第1のサンプルホールド(S/H)回路
15 加算ノード
16 第1のADCサブ回路
18 第1のデジタル-アナログ変換(DAC)回路
20 残差増幅回路
22 第2のS/H回路
24 第2のADCサブ回路
26 エンコーダ回路
28 制御回路
52 第1の比較回路
54 第1のSARレジスタ回路
56 第2の比較回路
58 第2のSARレジスタ回路
60 バッファ回路

Claims (20)

  1. 多段アナログ-デジタル変換(ADC)回路の入力に結合された信号調整回路のオフセットを相殺する方法であって、
    前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングすることと、
    前記ADC回路の第1段により、前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行することと、
    前記第1の変換において、前記合成から前記オフセットを相殺し、かつ前記サンプリングされたアナログ入力信号の残差を生成することと、
    前記生成された残差を増幅することと、
    前記ADC回路の第2段により、前記増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行することと、
    前記第1の変換および前記第2の変換の出力によって、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成することと、を含む方法。
  2. 前記オフセットを相殺することは、
    前記信号調整回路の入力を短絡させ、前記オフセットを決定することと、
    前記サンプリングされたアナログ入力信号およびオフセットから前記オフセットを減算することと、を含む、請求項1に記載の方法。
  3. 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
    前記ADC回路の前記第1段により、連続近似レジスタ(SAR)アルゴリズムを使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。
  4. 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
    前記ADC回路の前記第1段により、デルタ-シグマアルゴリズムを使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。
  5. 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することは、
    前記ADC回路の前記第1段により、フラッシュ変換器を使用して、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行することを含む、請求項1に記載の方法。
  6. 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
    前記ADC回路の前記第2段により、連続近似レジスタ(SAR)アルゴリズムを使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。
  7. 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
    前記ADC回路の前記第2段により、デルタ-シグマアルゴリズムを使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。
  8. 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することは、
    前記ADC回路の前記第2段により、フラッシュ変換器を使用して、前記サンプリングされたアナログ入力の残差に対して前記第2の変換を実行することを含む、請求項1に記載の方法。
  9. オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路であって、
    前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングするように構成されたサンプルホールド回路と、
    前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行するように構成された第1のADCサブ回路を含む第1段と、
    複数のスイッチを動作させ、前記第1の変換の残差を生成し、前記第1のADCサブ回路において前記合成から前記オフセットを除去するように構成された制御回路と、
    前記制御回路によって前記オフセットが除去された前記サンプリングされたアナログ入力信号の残差を増幅するように構成された残差増幅器と、
    前記残差増幅器によって増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行するように構成された第2のADCサブ回路を含む第2段と、
    前記第1の変換結果および前記第2の変換結果を合成し、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成するように構成されたエンコーダ回路と、を備える、回路。
  10. 前記第1のADCサブ回路は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項9に記載の回路。
  11. 前記第1のADCサブ回路は、デルタ-シグマアルゴリズムを実行するように構成されたデルタ-シグマADCを含む、請求項9に記載の回路。
  12. 前記第1のADCサブ回路は、フラッシュアルゴリズムを実行するように構成されたフラッシュADCを含む、請求項9に記載の回路。
  13. 前記第2のADCサブ回路は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項9に記載の回路。
  14. 前記第2のADCサブ回路は、デルタ-シグマアルゴリズムを実行するように構成されたデルタ-シグマADCを含む、請求項9に記載の回路。
  15. 前記第2のADCサブ回路は、フラッシュアルゴリズムを実行するように構成されたフラッシュADCを含む、請求項9に記載の回路。
  16. 前記第1のADCサブ回路および前記第2のADCサブ回路のうちの少なくとも1つは、連続近似レジスタ(SAR)アルゴリズム、デルタ-シグマアルゴリズム、およびフラッシュアルゴリズムからなるグループから選択される少なくとも2つのアルゴリズムを実行するように構成されたハイブリッドADC回路である、請求項9に記載の回路。
  17. 前記信号調整回路はバッファ回路である、請求項9に記載の回路。
  18. オフセットを有する信号調整回路に結合された入力を有する多段アナログ-デジタル変換(ADC)回路であって、
    前記信号調整回路からのアナログ入力信号および前記オフセットをサンプリングするように構成されたサンプルホールド回路と、
    前記ADC回路の第1段により、前記サンプリングされたアナログ入力信号およびオフセットの合成に対して、最上位ビットおよび残差の出力を生成するための第1の変換を実行する手段と、
    前記第1の変換において、前記合成から前記オフセットを相殺し、かつ前記サンプリングされたアナログ入力信号の残差を生成する手段と、
    前記生成された残差を増幅する手段と、
    前記ADC回路の第2段により、前記増幅された残差に対して、前記最上位ビット以外のビットを生成するための第2の変換を実行する手段と、
    前記第1の変換および前記第2の変換の出力によって、前記サンプリングされたアナログ入力信号を表すデジタル出力信号を生成する手段と、を備える回路。
  19. 前記ADC回路の前記第1段により、前記サンプリングされたアナログ入力信号およびオフセットに対して前記第1の変換を実行する前記手段は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項18に記載の回路。
  20. 前記ADC回路の前記第2段により、前記サンプリングされたアナログ入力信号の残差に対して前記第2の変換を実行する前記手段は、連続近似レジスタ(SAR)アルゴリズムを実行するように構成されたSAR-ADCを含む、請求項18に記載の回路。
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