JP7144651B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP7144651B2
JP7144651B2 JP2019030652A JP2019030652A JP7144651B2 JP 7144651 B2 JP7144651 B2 JP 7144651B2 JP 2019030652 A JP2019030652 A JP 2019030652A JP 2019030652 A JP2019030652 A JP 2019030652A JP 7144651 B2 JP7144651 B2 JP 7144651B2
Authority
JP
Japan
Prior art keywords
semiconductor layer
semiconductor
electrode
layer
conductivity type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2019030652A
Other languages
English (en)
Other versions
JP2020136575A (ja
Inventor
務 伊奈
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyoda Gosei Co Ltd
Original Assignee
Toyoda Gosei Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyoda Gosei Co Ltd filed Critical Toyoda Gosei Co Ltd
Priority to JP2019030652A priority Critical patent/JP7144651B2/ja
Priority to US16/793,949 priority patent/US20200273988A1/en
Publication of JP2020136575A publication Critical patent/JP2020136575A/ja
Application granted granted Critical
Publication of JP7144651B2 publication Critical patent/JP7144651B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827Vertical transistors
    • H01L29/7828Vertical transistors without inversion channel, e.g. vertical ACCUFETs, normally-on vertical MISFETs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063Reduced surface field [RESURF] pn-junction structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095Body region, i.e. base region, of DMOS transistors or IGBTs
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003Nitride compounds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76Unipolar devices, e.g. field effect transistors
    • H01L29/772Field effect transistors
    • H01L29/78Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725Source or drain electrodes for field effect devices
    • H01L29/41766Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

本明細書の技術分野は、半導体装置に関する。
GaNに代表されるIII 族窒化物半導体は、高い絶縁破壊電界と高い融点とを備えている。そのため、III 族窒化物半導体は、GaAs系半導体に代わる、高出力、高周波、高温用の半導体デバイスの材料として期待されている。そのため、III 族窒化物半導体を用いるHEMT素子などが研究開発されている。
例えば特許文献1には、p型GaN系半導体層にオーミック接触するp部電極を設ける技術が開示されている(特許文献1の段落[0007])。また、p部電極は、p型GaN系半導体層中の正孔を呼び込み、外部に引き抜くことができる旨が開示されている(特許文献1の段落[0007])。
特開2011-082397号公報
ところで、縦型FET等の半導体装置では、高い逆方向耐圧(逆方向バイアスされるpn接合の耐圧)と低いオン抵抗とが求められる。逆方向耐圧とは、逆方向に流れる電流に対する耐圧である。また、オン抵抗が低いほど、半導体装置に大電流を流すことができる。
本明細書の技術が解決しようとする課題は、十分な耐圧を維持しつつ低いオン抵抗を備える半導体装置を提供することである。
第1の態様における半導体装置は、第1面と第2面とを有する第1導電型の導電性基板と、導電性基板の第1面の上の第1導電型の第1半導体層と、第1半導体層の上の第2導電型の第2半導体層と、第2半導体層の上の第2導電型の第3半導体層と、第3半導体層の上の第1導電型の第4半導体層と、第4半導体層を貫通するとともに第2半導体層または第3半導体層まで達する凹部に形成された第1電極と、導電性基板の第2面の上の第2電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第3半導体層のキャリア濃度が、第2半導体層のキャリア濃度より低い。そして、第1電極は、第2半導体層および第3半導体層の両方に接触している。
この半導体装置は、第2半導体層より不純物濃度の低い第3半導体層を有する。第3半導体層のキャリア濃度が低いため、電子がゲート電極の近傍に集まりやすい。そのため、この半導体装置は従来に比べて低いオン抵抗を備えている。また、耐圧が低下するおそれもない。
本明細書では、十分な耐圧を維持しつつ低いオン抵抗を備える半導体装置が提供されている。
第1の実施形態の半導体装置の概略構成を示す図である。 第1の実施形態における第2半導体層の不純物濃度と第3半導体層の不純物濃度との関係を示すグラフである。 第1の実施形態の半導体装置におけるオン抵抗および耐圧を説明するための図である。 第1の実施形態の変形例における第2半導体層の不純物濃度と第3半導体層の不純物濃度との関係を示すグラフである。 第1の実施形態の変形例における半導体装置の概略構成を示す図である。 第3半導体層の不純物濃度に対するドレイン電流の大きさを示すグラフである。
以下、具体的な実施形態について、半導体装置を例に挙げて説明する。しかし、本明細書の技術はこれらの実施形態に限定されるものではない。
(第1の実施形態)
1.半導体装置
図1は、第1の実施形態の半導体装置100の概略構成を示す図である。半導体装置100は、縦型MOSFETである。図1に示すように、半導体装置100は、導電性基板110と、第1半導体層120と、第2半導体層130と、第3半導体層140と、第4半導体層150と、ボディ電極B1と、ドレイン電極D1と、ソース電極S1と、ゲート電極G1と、ゲート絶縁膜F1と、を有する。
導電性基板110は、導電性材料からなる基板である。導電性基板110は、第1面110aと第2面110bとを有する。第1面110aと第2面110bとは互いに正反対の面である。第1面110aは、半導体層を形成する面である。第2面110bは、ドレイン電極D1を形成する面である。例えば、第1面110aは+c面であり、第2面110bは-c面である。導電性基板110は、例えば、GaN基板である。GaN基板の材質は多くの場合nGaNである。導電性基板110としてその他の導電性材料を用いてもよいが、導電性基板110がIII 族窒化物半導体であれば、上層の半導体を成膜するのに好適である。
第1半導体層120は、導電性基板110の第1面110aの上に形成されている。第1半導体層120は第1導電型のIII 族窒化物半導体層である。第1半導体層120は、例えば、n- GaNである。第1半導体層120の膜厚は、例えば、5μm以上20μm以下である。ここで、第1導電型はn型を表し、第2導電型はp型を表す。
第2半導体層130は、第1半導体層120の上に形成されている。第2半導体層130は、第2導電型のIII 族窒化物半導体層である。第2半導体層130は、例えば、pGaNである。第2半導体層130の膜厚は、例えば、0.5μm以上1.5μm以下である。
第3半導体層140は、第2半導体層130の上に形成されている。第3半導体層140は、第2導電型のIII 族窒化物半導体層である。第3半導体層140は、例えば、p- GaNである。後述するように、第3半導体層140のキャリア濃度は、第2半導体層130のキャリア濃度よりも低い。第3半導体層140の膜厚は、例えば、0.01μm以上0.5μm以下である。
第4半導体層150は、第3半導体層140の上に形成されている。第4半導体層150は、第1導電型のIII 族窒化物半導体層である。第4半導体層150は、例えば、n+ GaNである。第4半導体層150の膜厚は、例えば、0.1μm以上0.6μm以下である。
ボディ電極B1は、第2半導体層130および第3半導体層140から正孔を引き抜くための第1電極である。ボディ電極B1は、リセスR1に形成されている。リセスR1は、第4半導体層150と、第3半導体層140と、を貫通し、第2半導体層130の途中まで達する凹部である。ボディ電極B1は、第2半導体層130と、第3半導体層140と、第4半導体層150と、ソース電極S1と、に接触している。
ドレイン電極D1は、導電性基板110の第2面110bの上に形成された第2電極である。前述のように、第2面110bは、例えば、-c面である。
ソース電極S1は、第4半導体層150およびボディ電極B1の上に形成された第3電極である。ソース電極S1は、第4半導体層150に接触している。そのためソース電極S1は、第4半導体層150から電流を受入することができる。ソース電極S1は、ボディ電極B1に接触している。そのため、ソース電極S1とボディ電極B1とは等電位である。
ゲート電極G1は、トレンチT1の箇所にゲート絶縁膜F1を介して形成された第4電極である。トレンチT1は、第4半導体層150と、第3半導体層140と、第2半導体層130と、を貫通し、第1半導体層120の途中まで達する凹部である。ゲート電極G1は、ソース電極S1に向かって延伸している。
ゲート絶縁膜F1は、トレンチT1を覆っている。つまり、ゲート絶縁膜F1は、第4半導体層150と、第3半導体層140と、第2半導体層130と、第1半導体層120と、の側面と、第4半導体層150の表面と、を覆っている。そのため、ゲート絶縁膜F1は、ゲート電極G1と各半導体層とを絶縁している。
ボディ電極B1の下端と第3半導体層140の下端とは、ほぼ同じ高さである。ボディ電極B1の下端と第3半導体層140の下端との差は、1nm以上100nm以下である。
2.半導体層の不純物濃度
第1半導体層120の不純物濃度は、例えば、5×1015cm-3以上2×1016cm-3以下である。第2半導体層130の不純物濃度は、例えば、6×1017cm-3以上2×1018cm-3以下である。第3半導体層140の不純物濃度は、例えば、5×1016cm-3以上3×1017cm-3以下である。第4半導体層150の不純物濃度は、例えば、2×1018cm-3以上4×1018cm-3以下である。
図2に示すように、第3半導体層140の不純物濃度は、第2半導体層130の不純物濃度より低い。また、第3半導体層140の不純物濃度が、第2半導体層130の不純物濃度の0.6倍以下である。より好ましくは、0.1倍以下である。
3.半導体装置の特性
3-1.ドレイン電流
図3は、第1の実施形態の半導体装置100に流れるドレイン電流Idを示している。ゲート電極G1が所定の電位となったときに、ドレイン電極D1からソース電極S1に向かって電流が流れる。これがドレイン電流Idである。図3に示すように、ドレイン電流Idは、ドレイン電極D1からゲート近傍のチャネルを通り、ソース電極S1に向かって流れる。
3-2.オン抵抗と耐圧
そのため、図3の矢印A1に示すように、半導体装置100のオン抵抗は、ソース電極S1とドレイン電極D1とに挟まれた層の電気抵抗である。つまり、導電性基板110から第4半導体層150までの電気抵抗が、半導体装置100のオン抵抗を担っている。
図3の矢印A2に示すように、半導体装置100の耐圧は、ボディ電極B1とドレイン電極D1とに挟まれた層により決定される。これはpn接合に印加された逆方向電圧による電界によって逆電圧降伏が生じるためである。したがって、導電性基板110と、第1半導体層120と、第2半導体層130の途中までの層が、半導体装置100の耐圧を担っている。
このように、導電性基板110と、第1半導体層120と、第2半導体層130の途中までとは、オン抵抗および逆方向耐圧の両方に関係している。一方、第3半導体層140と、第4半導体層150とは、オン抵抗に関係するものの、耐圧には関係しない。
4.第1の実施形態の効果
半導体装置100は、第2半導体層130より不純物濃度の低い第3半導体層140を有する。第3半導体層140のようにキャリア濃度が低いほうが、オン時に電子が集まりやすい。つまり、逆方向耐圧に関係せず、オン抵抗に関係する第3半導体層140のキャリア濃度を低くすることにより、低いオン抵抗の半導体装置100が実現される。このようにキャリア濃度の低い第3半導体層140が存在するため、半導体装置100のオン抵抗は従来に比べて低い。
また、第1の実施形態では、逆方向耐圧に関係しない第3半導体層140のキャリア濃度を調整するため、逆方向耐圧が下がるおそれはない。つまり、耐圧は従来と同じように高いままである。
5.変形例
5-1.キャリア濃度
図4に示すように、第3半導体層140に第1導電型(n型)とする不純物と第2導電型(p型)とする不純物とをドープしてもよい。n型にする不純物は、例えばSiである。p型にする不純物は、例えばMgである。ただし、第3半導体層140における第2導電型となる不純物の濃度が、第3半導体層140における第1導電型となる不純物の濃度より高い。
この場合には、第3半導体層140の実効キャリア濃度は、第3半導体層140における第2導電型の不純物濃度よりも小さくなる。第3半導体層140のキャリア濃度が、第2半導体層130のキャリア濃度より低ければよい。そして、第3半導体層140のキャリア濃度が、第2半導体層130のキャリア濃度の0.6倍以下である。
5-2.ボディ電極が接触する半導体層
図5は、第1の実施形態の変形例における半導体装置200の概略構成を示す図である。図5に示すように、半導体装置200においては、ボディ電極B2が、第2半導体層130に接触せず、第3半導体層140および第4半導体層150に接触している。リセスR2は、第4半導体層150を貫通し、第3半導体層140の途中まで達する凹部である。
このため、ボディ電極B2は、第3半導体層140から正孔を引き抜くことができるが、第2半導体層130から正孔を引き抜くことができない。また、不純物濃度が高いほどボディ電極B1が正孔を引き抜く効果が高い。図5の場合であっても、ボディ電極B2は、正孔を引き抜く効果をある程度有している。図1の半導体装置100よりも図5の半導体装置200のほうが、逆方向耐圧がわずかに向上している。しかし、正孔を引き抜く効果を考慮すると、図5の半導体装置200よりも図1の半導体装置100のほうが好ましい。
5-3.ボディ電極とソース電極
ボディ電極B1とソース電極S1とは、それぞれ独立して設けられていてもよい。この場合、ボディ電極B1とソース電極S1とは接触していない。
5-4.組み合わせ
上記の変形例を自由に組み合わせてよい。
(シミュレーション)
第3半導体層140のMg濃度を変えてドレイン電流Idをシミュレーションにより計算した。GaN基板の上にn- GaN層(第1半導体層120)、pGaN層(第2半導体層130)、p- GaN層(第3半導体層140)、n+ GaN層(第4半導体層150)を順に形成した構造を採用した。
- GaN層の膜厚は10μmであり、n- GaN層の不純物濃度は1×1016cm-3であった。pGaN層の膜厚は0.9μmであり、pGaN層の不純物濃度は1×1018cm-3であった。p- GaN層の膜厚は0.1μmであった。n+ GaN層の膜厚は0.3μmであり、n+ GaN層の不純物濃度は3×1018cm-3であった。そして、p- GaN層の不純物濃度を変化させた。
図6は、p- GaN層(第3半導体層140)の不純物濃度に対するドレイン電流の大きさを示すグラフである。図6の横軸はp- GaN層の不純物濃度である。図6の縦軸はドレイン電流Id/Id0 である。ここでId0 は、p- GaN層の不純物濃度が1×1018cm-3のときのドレイン電流Idの値である。
図6に示すように、p- GaN層(第3半導体層140)の不純物濃度がpGaN層(第2半導体層130)の不純物濃度の0.6倍以下の場合に、ドレイン電流Idは、基準値より1%以上大きい。また、p- GaN層(第3半導体層140)の不純物濃度がpGaN層(第2半導体層130)の不純物濃度の0.1倍以下の場合に、ドレイン電流Idは、基準値より3%以上大きい。
このように、p- GaN層(第3半導体層140)の不純物濃度が小さいほど、ドレイン電流Idは上昇する。そして、p- GaN層(第3半導体層140)の不純物濃度がpGaN層(第2半導体層130)の不純物濃度の0.1倍以下の場合に、ドレイン電流Idは飽和する。
(付記)
第1の態様における半導体装置は、第1面と第2面とを有する第1導電型の導電性基板と、導電性基板の第1面の上の第1導電型の第1半導体層と、第1半導体層の上の第2導電型の第2半導体層と、第2半導体層の上の第2導電型の第3半導体層と、第3半導体層の上の第1導電型の第4半導体層と、第4半導体層を貫通するとともに第2半導体層または第3半導体層まで達する凹部に形成された第1電極と、導電性基板の第2面の上の第2電極と、を有する。第1半導体層と第2半導体層と第3半導体層と第4半導体層とは、III 族窒化物半導体層である。第3半導体層のキャリア濃度が、第2半導体層のキャリア濃度より低い。
第2の態様における半導体装置においては、第3半導体層の不純物濃度が、第2半導体層の不純物濃度より低い。
第3の態様における半導体装置においては、第3半導体層における第2導電型となる不純物の濃度が、第3半導体層における第1導電型となる不純物の濃度より高い。
第4の態様における半導体装置においては、第1電極は、第2半導体層および第3半導体層の両方に接触している。
第5の態様における半導体装置においては、第3半導体層のキャリア濃度が、第2半導体層のキャリア濃度の0.6倍以下である。
第6の態様における半導体装置は、第4半導体層に接触する第3電極と、第4半導体層と第3半導体層と第2半導体層とを貫通するとともに第1半導体層の途中まで達する凹部に形成された第4電極と、を有する。
100…半導体装置
110…導電性基板
110a…第1面
110b…第2面
120…第1半導体層
130…第2半導体層
140…第3半導体層
150…第4半導体層
B1…ボディ電極
D1…ドレイン電極
S1…ソース電極
G1…ゲート電極

Claims (5)

  1. 第1面と第2面とを有する第1導電型の導電性基板と、
    前記導電性基板の前記第1面の上の第1導電型の第1半導体層と、
    前記第1半導体層の上の第2導電型の第2半導体層と、
    前記第2半導体層の上の第2導電型の第3半導体層と、
    前記第3半導体層の上の第1導電型の第4半導体層と、
    前記第4半導体層を貫通するとともに前記第2半導体層または前記第3半導体層まで達する凹部に形成された第1電極と、
    前記導電性基板の前記第2面の上の第2電極と、
    を有し、
    前記第1半導体層と前記第2半導体層と前記第3半導体層と前記第4半導体層とは、III 族窒化物半導体層であり、
    前記第3半導体層のキャリア濃度が、前記第2半導体層のキャリア濃度より低く、
    前記第1電極は、前記第2半導体層および前記第3半導体層の両方に接触していることを特徴とする半導体装置。
  2. 請求項1に記載の半導体装置において、
    前記第3半導体層の不純物濃度が、前記第2半導体層の不純物濃度より低いことを特徴とする半導体装置。
  3. 請求項1または請求項2に記載の半導体装置において、
    前記第3半導体層における第2導電型となる不純物の濃度が、前記第3半導体層における第1導電型となる不純物の濃度より高いことを特徴とする半導体装置。
  4. 請求項1から請求項3までのいずれか1項に記載の半導体装置において、
    前記第3半導体層のキャリア濃度が、前記第2半導体層のキャリア濃度の0.6倍以下であることを特徴とする半導体装置。
  5. 請求項1から請求項3までのいずれか1項に記載の半導体装置において、
    前記第4半導体層に接触する第3電極と、
    前記第4半導体層と前記第3半導体層と前記第2半導体層とを貫通するとともに前記第1半導体層の途中まで達する凹部に形成された第4電極と、
    を含む半導体装置。
JP2019030652A 2019-02-22 2019-02-22 半導体装置 Active JP7144651B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2019030652A JP7144651B2 (ja) 2019-02-22 2019-02-22 半導体装置
US16/793,949 US20200273988A1 (en) 2019-02-22 2020-02-18 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2019030652A JP7144651B2 (ja) 2019-02-22 2019-02-22 半導体装置

Publications (2)

Publication Number Publication Date
JP2020136575A JP2020136575A (ja) 2020-08-31
JP7144651B2 true JP7144651B2 (ja) 2022-09-30

Family

ID=72142740

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019030652A Active JP7144651B2 (ja) 2019-02-22 2019-02-22 半導体装置

Country Status (2)

Country Link
US (1) US20200273988A1 (ja)
JP (1) JP7144651B2 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015222787A (ja) 2014-05-23 2015-12-10 トヨタ自動車株式会社 イオン注入方法および半導体装置の製造方法
JP2017152490A (ja) 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2018170334A (ja) 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015222787A (ja) 2014-05-23 2015-12-10 トヨタ自動車株式会社 イオン注入方法および半導体装置の製造方法
JP2017152490A (ja) 2016-02-23 2017-08-31 株式会社デンソー 化合物半導体装置およびその製造方法
JP2018170334A (ja) 2017-03-29 2018-11-01 豊田合成株式会社 半導体装置の製造方法

Also Published As

Publication number Publication date
US20200273988A1 (en) 2020-08-27
JP2020136575A (ja) 2020-08-31

Similar Documents

Publication Publication Date Title
US11121216B2 (en) III-nitride devices including a graded depleting layer
JP6280796B2 (ja) ショットキーダイオードおよび高電子移動度トランジスタを備えた半導体デバイスの製造方法
JP5940235B1 (ja) 半導体装置
US8816355B2 (en) Semiconductor device
JP4929882B2 (ja) 半導体装置
JP2018110234A (ja) 半導体デバイスおよびその製造方法
JP5494474B2 (ja) 半導体装置及びその製造方法
JP2008034411A (ja) 窒化物半導体素子
CN110021661B (zh) 半导体器件及其制作方法
JPWO2011033550A1 (ja) 半導体装置
JP5386987B2 (ja) 半導体装置
JPWO2017179102A1 (ja) 半導体装置
JP6271197B2 (ja) 半導体装置およびその製造方法
CN105702719A (zh) 具有改进稳定性的功率半导体器件及其生产方法
JP2013016627A (ja) 窒化物半導体装置
JP5424128B2 (ja) 保護素子およびそれを備えた半導体装置
JP7144651B2 (ja) 半導体装置
JP2017050511A (ja) 半導体装置
US10777674B2 (en) Semiconductor device
JP2011023527A (ja) 半導体装置
JP2008235588A (ja) ショットキーバリアダイオード
JP7313197B2 (ja) 半導体装置
JP2012094889A (ja) 半導体装置
TW201338130A (zh) 垂直式半導體元件及其製造方法
JPWO2005093842A1 (ja) 半導体装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210528

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20220316

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20220322

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220510

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20220701

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220802

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220815

R151 Written notification of patent or utility model registration

Ref document number: 7144651

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151