JP7125679B2

JP7125679B2 - キャパシタ及びその製造方法

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Publication number: JP7125679B2
Application number: JP2021016074A
Authority: JP
Inventors: 宣博石田; 淳子泉谷; 真臣原田; 武史香川
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2016-12-01
Filing date: 2021-02-03
Publication date: 2022-08-25
Anticipated expiration: 2037-11-29
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Description

本発明は、キャパシタ及びその製造方法に関する。

半導体集積回路に用いられる代表的なキャパシタ素子として、例えばＭＩＭ（ＭｅｔａｌＩｎｓｕｌａｔｏｒＭｅｔａｌ）キャパシタがよく知られている。ＭＩＭキャパシタは、誘電体を下部電極と上部電極とで挟んだ平行平板型の構造を有するキャパシタである。例えば、特許文献１に記載のキャパシタは、下地電極と、該下地電極上に形成された誘電体層と、該誘電体層上に形成された上部電極層と、上部電極層に接続された端子電極と、を有する。

特開２０１５－２１６２４６号公報

例えば高周波インピーダンス用マッチング素子として用いられる、容量値が０．１～数１０ｐＦ程度のキャパシタは、狙い容量値が±０．０５ｐＦといった狭偏差で形成することが求められる。キャパシタを狙い通りの容量値で精度良く形成するためには、誘電体層を下部電極と上部電極とで挟んだＭＩＭ部の容量（真性容量）を高精度で形成するのに加えて、真性容量以外で発生する浮遊容量をできるだけ小さくすることが必要となる。例えば電極層の上に形成された保護層を挟んで端子電極と電極層とが対向するような従来の構成のキャパシタでは、電極層と端子電極との対向面積をＳ、層間距離をｄ、保護層の誘電率をεとすると、電極層と端子電極との間で発生する浮遊容量Ｃは、Ｃ=ε×Ｓ／ｄで表すことができる。上記従来のキャパシタでは、比較的大きな浮遊容量Ｃが発生してしまう。また、キャパシタを低背化するためには、層間距離ｄを小さくすることが必要となる。層間距離ｄが短い場合、層間距離ｄが変動することによる浮遊容量Ｃの変動も大きくなる。

これらのことから、下部電極と端子電極の間には、比較的大きな変動を持つ、比較的大きな浮遊容量Ｃが発生してしまう。浮遊容量はＭＩＭ部(真性容量)に並列に寄生するため、比較的大きな浮遊容量Ｃが発生すると、ＭＩＭ部(真性容量)を高精度で形成したとしても、狙いの容量値から外れてしまい、狭偏差化が実現できないという問題が生じていた。

本発明はこのような事情に鑑みてなされたものであり、容量値の変動の低減を図ることができるキャパシタを提供することを目的とする。

本発明の一態様に係るキャパシタは、第１主面、第１主面と対向する第２主面、及び第１主面と第２主面とを繋ぐ第１端面を有する基板と、基板の第１主面の上に設けられた下部電極と、下部電極の上に設けられた誘電膜と、誘電膜の上に設けられた上部電極と、上部電極の上に設けられ基板よりも膜厚が薄い保護膜と、第１端面の上に設けられ上部電極及び前記下部電極のいずれか一方と電気的に接続された第１端子電極と、を備える。

本発明の一側面に係るキャパシタは、基板が、さらに、第１端面と対向する第２端面を有し、さらに、第２端面の上に設けられ上部電極及び下部電極の他方と電気的に接続された第２端子電極を備えてもよい。

上記態様によれば、浮遊容量が発生する第１端子電極と下部電極との間の対向面積を低減できる。さらに、第１端子電極と下部電極との間の距離を長くすることができる。これらのことから、真性容量に寄生する浮遊容量を低減することができる。また、第２端子電極を備える構成の場合、第２端子電極は基板を挟んで同電位の下部電極と対向するため、第２端子電極によって構成される浮遊容量の発生を抑制することができる。

本発明の他の一態様に係るキャパシタは、第１主面、第１主面と対向する第２主面、第１主面と第２主面とを繋ぐ第１端面、及び第２主面から第１主面までを貫通する第１貫通孔を有する基板と、基板の第１主面の上に設けられた下部電極と、下部電極の上に設けられた誘電膜と、誘電膜の上に設けられた上部電極と、上部電極の上に設けられ基板よりも膜厚が薄い保護膜と、第１貫通孔の内部に設けられ上部電極及び前記下部電極のいずれか一方と電気的に接続された第１ビア電極と、第２主面に設けられ第１ビア電極と電気的に接続された第１端子電極と、を備える。

本発明の他の一側面に係るキャパシタは、基板が、さらに、第１端面と対向する第２端面と、第２端面の近くで第２主面から前記第１主面までを貫通する第２貫通孔と、を有し、さらに、第２貫通孔の内部に設けられ上部電極及び下部電極の他方と電気的に接続された第２ビア電極と、第２主面に設けられ第２ビア電極と電気的に接続された第２端子電極と、を備えてもよい。

上記態様によれば、浮遊容量が発生する第１端子電極と下部電極との間の距離を長くすることができる。従って、真性容量に寄生する浮遊容量を低減することができる。また、第２端子電極を備える構成の場合、第２端子電極は基板を挟んで同電位の下部電極と対向するため、第２端子電極によって構成される浮遊容量の発生を抑制することができる。

本発明の他の一側面に係るキャパシタの製造方法は、基板の第１主面の上に下部電極を含む下部導電層を設ける工程と、下部導電層の上に誘電膜を設ける工程と、誘電膜の上に上部電極を含む上部導電層を設ける工程と、上部導電層の上に保護膜を設ける工程と、基板に第１主面と対向する第２主面を設ける工程と、基板に第１主面と第２主面とを繋ぐ第１端面を設ける工程と、前記上部電極及び前記下部電極のいずれか一方と電気的に接続された第１端子電極を第１端面の上に設ける工程と、を含む。

上記態様によれば、真性容量に寄生する浮遊容量を低減することが可能なキャパシタを製造することができる。

本発明によれば、容量値の変動の低減を図ることができるキャパシタを提供することが可能となる。

図１は、本発明の第１実施形態に係るキャパシタを示す平面図である。図２は、図１に示したキャパシタの側面図である。図３は、図１に示したキャパシタのＩＩＩ－ＩＩＩ線に沿った断面図である。図４は、回路基板に実装したキャパシタを示す断面図である。図５Ａは、マザー基板に下部電極、誘電膜、上部電極、及び保護膜を設ける工程を示す図である。図５Ｂは、支持基板を設ける工程を示す図である。図５Ｃは、基板を研削する工程を示す図である。図５Ｄは、基板を掘削する工程を示す図である。図５Ｅは、シード層及びレジストを設ける工程を示す図である。図５Ｆは、第１端子電極及び第２端子電極を設ける工程を示す図である。図５Ｇは、レジスト及びシード層を除去する工程を示す図である。図５Ｈは、保護膜から支持基板を剥離する工程を示す図である。図６は、本発明の第２実施形態に係るキャパシタを示す断面図である。

以下、図面を参照しながら本発明の実施形態について説明する。但し、第２実施形態において、第１実施形態と同一又は類似の構成要素は、第１実施形態と同一又は類似の符号で表し、詳細な説明を適宜省略する。また、第２実施形態において得られる効果について、第１実施形態と同様のものについては説明を適宜省略する。各実施形態の図面は例示であり、各部の寸法や形状は模式的なものであり、本願発明の技術的範囲を当該実施形態に限定して解するべきではない。

各々の図面には、各々の図面相互の関係を明確にし、各部材の位置関係を理解する助けとするために、便宜的にＸ軸、Ｙ軸、及びＺ軸からなる直交座標系（ＸＹＺ座標系）を付すことがある。この場合、例えば、Ｘ軸と平行な方向を「第１方向Ｘ」と呼ぶこととする。同様に、Ｙ軸と平行な方向を「第２方向Ｙ」と呼び、Ｚ軸に平行な方向を「第３方向Ｚ」と呼ぶこととする。なお、第１方向は、Ｘ軸方向における矢印の正方向に限定されず、矢印とは反対の負方向も含むものとする。また、第１方向Ｘ及び第２方向Ｙによって特定される面と平行な面を「ＸＹ面」と呼ぶこととし、以下、他の軸によって特定される面と平行な面についても同様とする。なお、第１方向Ｘ、第２方向Ｙ、及び第３方向Ｚは、互いに直交以外の角度で交差する方向であってもよい。

＜第１実施形態＞
図１～図３を参照しつつ、本発明の第１実施形態に係るキャパシタについて説明する。ここで、図１は、本発明の第１実施形態に係るキャパシタを示す平面図である。図２は、図１に示したキャパシタの側面図である。図３は、図１に示したキャパシタのＩＩＩ－ＩＩＩ線に沿った断面図である。なお、図２は、キャパシタ１を第１方向Ｘの正方向側から見た場合の図である。

キャパシタ１は、基板１０と、下部導電層２１（下部電極２１Ａ、下部部分２１Ｂ）と、誘電膜４０と、上部導電層２２（上部電極２２Ａ、上部部分２２Ｂ）と、保護膜３０と、を備える。さらに、キャパシタ１は、第１端子電極２４と、第２端子電極２３と、を備える。また、キャパシタ１は、第３方向Ｚの正方向側から平面視（以下、「平面視」という。）したときに、目標とする容量値（真性容量）を形成する真性容量部２を中央部に有する。真性容量部２は、上部電極２２Ａ、下部電極２１Ａ、及び誘電膜４０によって形成される容量であり、真性容量部２では、上部電極２２Ａ及び下部電極２１Ａが後述する第１主面１１の法線方向で誘電膜４０を挟んで対向する。

キャパシタ１は、平面視したときに、例えば四角形状であり、第１方向Ｘで対向する１組の短辺３Ａ及び３Ｂと、第２方向Ｙで対向する１組の長辺４Ａ及び４Ｂと、を有する。なお、短辺３Ａ及び３Ｂは、第２方向Ｙと平行な直線でもよく、少なくとも一部が屈曲してもよい。短辺３Ａ及び３Ｂは、真性容量部２から離れている。

基板１０は、第１主面１１と、第３方向Ｚで第１主面１１と対向する第２主面１２と、を備えている。また、基板１０は、第１主面１１と第２主面１２とを繋ぐ第１端面１４と、第１方向Ｘで第１端面１４と対向する第２端面１３と、を備えている。第２端面１３も、第１主面１１と第２主面１２とを繋いでいる。本構成例において、第１主面１１及び第２主面１２は、第１方向Ｘ及び第２方向Ｙによって規定されるＸＹ平面と平行な平坦面であり、それぞれ四角形状である。第２主面１２の面積は、第１主面１１の面積よりも小さい。また、第１主面１１の法線方向から平面視したときに、第２主面１２は、第１主面１１の内側に位置する。第１端面１４が第２主面１２と成す角度θは、鈍角である。第２端面１３が第２主面１２と成す角度は、角度θと等しい。つまり、基板１０の第１端面１４及び第２端面１３を含むＺＸ平面と平行な断面は、いわゆる逆テーパ形状である。第１主面１１において真性容量部２の面積を充分に確保しつつ、第２主面１２における端子電極同士の短絡を防止する観点から、角度θは、９０°以上１３５°以下が好ましく、１００°以上１２０°以下が更に好ましい。なお、基板の形状は、これらに限定されるものではなく、第１端面及び第２端面が第２主面に対して垂直であってもよく、第１端面及び第２端面が第２主面と成す角度が鋭角である、いわゆる順テーパ形状であってもよい。また、第１端面及び第２端面の第２主面に対する角度が、それぞれ、第２主面からの距離に応じて変化するものであってもよい。このような構成であっても、第１端面１４の少なくとも一部は、第２主面１２と成す角度が鈍角であるテーパ形状を有することが好ましく、第２端面１３の少なくとも一部についても、第２主面１２と成す角度が鈍角であることが好ましい。

基板１０は、例えば、シリコン基板やガリウム砒素基板等の半導体基板、ガラス基板やアルミナ基板等の絶縁性基板である。例えば、第１主面１１を平面視したとき、基板１０の第１方向Ｘに沿った長さＬは２００μｍ以上６００μｍ以下、第２方向Ｙに沿った幅Ｗは１００μｍ以上３００μｍ以下である。基板１０の第３方向Ｚに沿った第１主面１１と第２主面１２との間の厚みＴは５μｍ以上３００μｍ以下である。また、キャパシタ１の機械的強度を確保する観点から、基板１０の厚みＴは、保護膜３０の厚みよりも厚いことが好ましく、下部導電層２１、保護膜３０、上部導電層２２、及び保護膜３０の厚みの合計よりも厚いことが好ましい。基板１０は、多層構造であってもよく、例えば、半導体基板と絶縁層とで構成される。このような多層構造の一例として、シリコン基板と、第１主面１１側に形成された酸化シリコンと、で構成される基板を挙げることができる。酸化シリコン等の絶縁層は、半導体基板と下部導電層とを電気的に絶縁できればよく、膜厚は０．５μｍ以上３μｍ以下が好ましい。

下部導電層２１は、下部電極２１Ａ及び下部部分２１Ｂを有する。下部電極２１Ａ及び下部部分２１Ｂは、互いに電気的に離れ、第１方向Ｘに隣り合う。具体的には、下部電極２１Ａは、短辺３Ａ側から第１方向Ｘに延在し、真性容量部２に配置される。下部部分２１Ｂは、短辺３Ｂ側から第１方向Ｘに延在する。下部電極２１Ａ及び下部部分２１Ｂは、基板１０の第１主面１１の上に形成される。下部導電層２１の膜厚は、直列抵抗を下げるために、厚い方が好ましい。具体的には、下部電極２１Ａの膜厚は、０．３μｍ以上１０μｍ以下が好ましく、０．５μｍ以上５μｍ以下が更に好ましい。なお、下部部分２１Ｂは、省略してもよい。

誘電膜４０は、下部電極２１Ａの上に形成される。具体的には、誘電膜４０は、下部電極２１Ａの真性容量部２に対応する部分を覆うように形成される。誘電膜４０は、ＳｉＯ₂、Ａｌ₂Ｏ₃、ＨｆＯ₂、Ｔａ₂Ｏ₅、ＺｒＯ₂等の酸化物、ＳｉＮ等の窒化物、などの誘電性ないし絶縁性を有する材料により形成される。誘電膜４０の膜厚は、０．０２μｍ以上２μｍ以下であることが好ましい。

上部導電層２２は、上部電極２２Ａ及び上部部分２２Ｂを有する。上部電極２２Ａ及び上部部分２２Ｂは、互いに電気的に離れ、第１方向Ｘに隣り合う。上部電極２２Ａは、短辺３Ｂ側から第１方向Ｘに延在し、真性容量部２に配置される。上部電極２２Ａは、誘電膜４０、下部部分２１Ｂ、及び基板１０の上に形成される。つまり、上部電極２２Ａは、誘電膜４０を挟んで第３方向Ｚで下部電極２１Ａと対向する。上部部分２２Ｂは、短辺３Ａ側から第１方向Ｘに延在する。上部部分２２Ｂは、下部電極２１Ａの上に形成される。上部導電層２２の膜厚は、直列抵抗を下げるために、厚い方が好ましい。具体的には、上部導電層の２２の膜厚は、０．３μｍ以上１０μｍ以下が好ましく、０．５μｍ以上５μｍ以下が更に好ましい。第１端面１４側において、下部部分２１Ｂ及び上部電極２２Ａは重なっている。第２端面１３側において、下部電極２１Ａ及び上部部分２２Ｂは重なっている。

下部電極２１Ａ及び上部電極２２Ａは、それぞれ、Ｃｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体によって形成されることが好ましい。下部電極２１Ａ及び上部電極２２Ａは、互いに異なる材料によって形成された複数の層を有してもよい。下部電極２１Ａ及び上部電極２２Ａは、互いに、同様の材料によって同様の構成となるように設けられてもよい。下部電極２１Ａ及び上部電極２２Ａは、互いに、異なる材料によって設けられてもよく、異なる構成となるように設けられてもよい。下部部分２１Ｂは、下部電極２１Ａと同時に形成されるものであり、下部電極２１Ａと同様の材料及び構成を有する。また、上部部分２２Ｂも、上部電極２２Ａと同様の材料及び構成を有する。但し、下部部分２１Ｂは下部電極２１Ａと異なる材料及び構成を有してもよく、上部部分２２Ｂは上部電極２２Ａと異なる材料及び構成を有してもよい。

保護膜３０は、上部導電層２２の上に形成される。具体的には、保護膜３０は、下部導電層２１、誘電膜４０、及び上部導電層２２を覆うように形成される。また、基板１０の第１主面１１を覆うように形成されてもよい。本構成例では、平面視したときにキャパシタ１の全面に亘って形成される。つまり、キャパシタ１の短辺３Ａ，３Ｂは保護膜３０の短辺に相当し、キャパシタ１の長辺４Ａ，４Ｂは、保護膜３０の長辺に相当する。保護膜３０は、基板１０から離れる側に位置する第３主面３１と、第３主面３１とは反対側に位置する第４主面３２と、を有する。第４主面３２は、下部導電層２１、上部導電層２２、等によって形成された凹凸に沿って延在するため、基板１０の第１主面１１や第２主面１２よりも平坦性が低い。第３主面３１は、第４主面３２の凹凸が反映されるため、基板１０の第１主面１１や第２主面１２よりも平坦性が低く、第４主面３２よりも平坦性が高い。保護膜３０は、ポリイミド樹脂や酸化シリコンなどの絶縁材料により形成される。保護膜３０は、下部導電層２１、誘電膜４０、及び上部導電層２２と比較して膜厚が厚く形成されることが好ましく、例えば有機材料によって形成される。保護膜３０の膜厚は、１μｍ以上２０μｍ以下であることが好ましい。

第１端子電極２４は、基板１０の第１端面１４から第２主面１２に亘って形成される。第１端子電極２４は、上部電極２２Ａと電気的に接続されるものであり、少なくとも第１端面１４の上に形成されればよい。図示した例では、第１端子電極２４は、下部導電層２１の下部部分２１Ｂを通して、上部電極２２Ａと電気的に接続される。つまり、第１端子電極２４は、下部部分２１Ｂ及び上部電極２２Ａの重なる領域において、下部部分２１Ｂに接続されている。これによれば、第１端子電極２４と上部電極２２Ａとの電気的な接続性を改善することができる。浮遊容量を低減する観点から、第１端子電極２４は、第１主面１１の法線方向から平面視したときに、真性容量部２の外側に位置することが好ましい。言い換えると、第１端子電極２４は、平面視で下部電極２１Ａの外側に位置することが好ましい。

第２端子電極２３は、基板１０の第２端面１３から第２主面１２に亘って形成される。第２端子電極２３は、下部電極２１Ａと電気的に接続されるものであり、少なくとも第２端面１３の上に形成されればよい。図示した例では、第２端子電極２３は、下部電極２１Ａに直接接続されている。第２端子電極２３は、下部電極２１Ａ及び上部部分２２Ｂの重なる領域において、下部電極２１Ａに接続されている。これによれば、第２端子電極２３と下部電極２１Ａとの電気的な接続性を改善することができる。第２主面１２において、第２端子電極２３及び第１端子電極２４は、第１方向Ｘで端子間距離Ｄを空けて互いに離れている。

次に、回路基板６０へのキャパシタ１の実装について、図４を参照しつつ説明する。ここで、図４は、回路基板に実装したキャパシタを示す断面図である。キャパシタ１は、はんだ５３、５４によって、回路基板６０へ固定される。はんだ５４は、回路基板６０と第１端子電極２４との間に形成される。つまり、上部電極２２Ａは、第１端子電極２４及びはんだ５４を通して外部と電気的に接続される。はんだ５４は、第１端子電極２４の第１端面１４側及び第２主面１２側に沿って配置され、平面視したときにキャパシタ１の外側に広がる。はんだ５３は、回路基板６０と第２端子電極２３との間に形成される。つまり、下部電極２１Ａは、第２端子電極２３及びはんだ５３を通して外部と電気的に接続される。はんだ５３は、第２端子電極２３の第２端面１３側及び第２主面１２側に沿って配置され、平面視したときにキャパシタ１の外側に広がる。つまり、はんだ５３及び５４は、フィレット形状となる。なお、浮遊容量を低減する観点から、はんだ５４は、平面視したときに下部電極２１Ａの外側に位置することが好ましい。

次に、図５Ａ～図５Ｈを参照して、キャパシタの製造方法の一例について説明する。

図５Ａは、マザー基板に下部電極、誘電膜、上部電極、及び保護膜を設ける工程を示す図である。まずは、マザー基板１０９を用意する。このとき、マザー基板１０９の厚みｔは、キャパシタの基板の厚みＴよりも厚い。次に、マザー基板１０９の上に下部電極を含む下部導電層１２１を形成する。下部導電層１２１は、例えば、セミアディティブ法によってパターン形成される。下部導電層１２１は、物理気相成長（ＰＶＤ：ＰｈｙｓｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ）法や化学気相成長（ＣＶＤ：ＣｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｉｎ）法によって形成された導電層をエッチング加工することでパターン形成されてもよい。次に、誘電膜１４０を形成する。誘電膜１４０は、例えば、ＰＶＤ法やＣＶＤ法によって形成された誘電体層をエッチング加工することでパターン形成される。次に、上部電極を含む上部導電層１２２を形成する。上部導電層１２２は、例えば下部導電層１２１と同様の方法によってパターン形成される。次に、保護膜１３０を形成する。保護膜１３０は、例えば、スピンコート法などのウェットプロセスによって形成される。これにより、保護膜１３０の第３主面１３１は、第４主面１３２に比べて平坦性が高く、以降の工程での加工性が向上する。

図５Ｂは、支持基板を設ける工程を示す図である。保護膜１３０を形成後、保護膜１３０に支持基板１７０を貼合する。支持基板１７０は、マザー基板１０９を仮固定するためのものである。後の工程においてマザー基板１０９の歪みを抑制するため、支持基板１７０は、例えばガラス基板やシリコン基板等の無機材料によって形成されることが好ましい。

図５Ｃは、基板を研削する工程を示す図である。ここでは、マザー基板１０９を研削して第２主面１１２を形成する。このとき、マザー基板１０９が厚みＴとなるように研削する。マザー基板１０９は、例えば物理研磨や化学研磨によって研削される。

図５Ｄは、基板を掘削する工程を示す図である。ここでは、マザー基板１０９を第２主面１１２側から掘削して第１端面１１４及び第２端面１１３を形成する。マザー基板１０９は、例えばレーザー加工やサンドブラスト加工によって掘削される。これにより、第１主面１１１、第２主面１１２、第１端面１１４、及び第２端面１１３を有する基板１１０が形成される。レーザー加工で掘削する場合には、例えばビーム形状を変えることやデフォーカスすることで、基板１１０のテーパ角を比較的広い範囲で制御することが可能となる。サンドブラスト加工で掘削する場合には、例えば加工圧や加工方式を変えることで、基板１１０のテーパ角を比較的広い範囲で制御することが可能となる。また、レーザー加工及びサンドブラスト加工の組み合わせで掘削してもよい。このとき、マザー基板１０９を貫通するように研削し、下部導電層１２１を露出させる。なお、マザー基板１０９の掘削箇所は、下部導電層１２１と上部導電層１２２とが重畳する部分である。このため、過度の掘削によって下部導電層１２１及び上部導電層１２２が掘削され、保護膜１３０が基板１１０の第２主面１１２側に露出させられることを抑制可能である。これによれば、後の工程で設ける第１端子電極１２４と上部導電層１２２との電気的な接続性を改善し、後の工程で設ける第２端子電極１２３と下部導電層１２１との電気的な接続性を改善することができる。

図５Ｅは、シード層及びレジストを設ける工程を示す図である。まず、基板１１０の第２主面１１２、第１端面１１４、及び第２端面１１３にシード層１２５を形成する。シード層１２５は、蒸着やスパッタリング等のＰＶＤ法によって形成される。シード層１２５は、後述する第１端子電極１２４及び第２端子電極１２３の一部となるものであり、例えばＣｕ、Ａｇ、Ａｕ、Ａｌ、Ｎｉ、Ｃｒ、Ｔｉ等からなる金属又はこれらの金属を含む導電体が好ましい。シード層１２５は、異なる材料から形成された複数の層を有するように形成されてもよい。次に、レジスト１２７をパターン形成する。レジスト１２７は、フォトレジストであり、シード層１２５の上にレジスト層を形成した後、露光・現像によってパターン形成される。レジスト１２７は、シード層１２５を挟んで第２主面１１２と対向する。また、レジスト１２７は、第１方向Ｘで第１端面１１４及び第２端面１１３から離れる。

図５Ｆは、第１端子電極及び第２端子電極を設ける工程を示す図である。シード層１２５の上にメッキ処理を施すことで、第１端子電極１２４及び第２端子電極１２３を形成する。メッキ処理は、電解めっき、無電解めっき等から適宜好適な処理が選択される。

図５Ｇは、レジスト及びシード層を除去する工程を示す図である。まず、剥離液への浸漬処理やアッシング処理によって、レジスト１２７を除去する。次に、ウェットエッチングやドライエッチング等によって、レジスト１２７に覆われていたシード層１２５を除去する。これにより、第１端子電極１２４と第２端子電極１２３とは、第２主面１１２上において、第１方向Ｘに端子間距離Ｄで離れる。つまり、端子間距離Ｄは、レジスト１２７の第１方向Ｘに沿った幅に相当する。

図５Ｈは、保護膜から支持基板を剥離する工程を示す図である。シード層１２５の除去後、第１端子電極１２４及び第２端子電極１２３に転写基板１８０を貼合し、保護膜１３０から支持基板１７０を剥離する。転写基板１８０は、例えば、紫外線（ＵＶ）を照射することで密着性を変化させることができるダイシングテープである。転写基板１８０が高密着性のときに保護膜１３０から支持基板１７０を剥離し、破線で図示した破断線ＢＲでキャパシタ１００間を切断する。キャパシタ１００間の切断は、ブレードダイシング、ステルスダイシング、ドライエッチングなどによって実施可能である。次に、転写基板１８０にＵＶを照射して転写基板１８０の密着性を低下させ、キャパシタ１００を転写基板１８０から剥離して個片化する。

次に、第１実施形態に係るキャパシタ１の浮遊容量の値について説明する。以下の表１は、本発明の第１実施形態に係るキャパシタにおいて測定した浮遊容量の実験結果を示す表である。表中の浮遊容量Ｃは、基板１０を挟んで対向する下部電極２１Ａと第１端子電極２４とが形成する容量である。基板寸法Ｌ，Ｗ，Ｔを変化させた実施例１～６の場合について、それぞれ浮遊容量を実験結果から算出した。なお、端子間距離Ｄは、基板の長さＬに基づいて、端子間の短絡が生じない最短の距離として一様に決まる。角度θが９０°より小さいと真性容量部が形成される第１主面の面積が小さくなるため、角度θの下限は９０°とした。また、端子間距離Ｄを確保できる角度範囲の最大値から、角度θの上限を決定した。実施例１，２，３は、基板の長さＬ＝０．４ｍｍ、幅Ｗ＝０．２ｍｍとし、厚みＴをそれぞれ０．２ｍｍ、０．１５ｍｍ、０．０５ｍｍとしたキャパシタにおける計算結果を示す。実施例１，２，３において、端子間距離Ｄ＝０．１５ｍｍであり、角度θの上限は、それぞれ１２２°、１３０°、１５８°である。実施例４，５，６は、基板の長さＬ＝０．２５ｍｍ、幅Ｗ＝０．１２５ｍｍとし、厚みＴをそれぞれ０．１２５ｍｍ、０．１ｍｍ、０．０５ｍｍとしたキャパシタにおける計算結果を示す。実施例４，５，６において、端子間距離Ｄ＝０．１ｍｍであり、角度θの上限は、それぞれ１２１°、１２７°、１４６°である。

実施例１では、浮遊容量Ｃ＝０．００１ｐＦである。実施例２では、浮遊容量Ｃ＝０．００１ｐＦである。実施例３では、浮遊容量Ｃ＝０．００４ｐＦである。実施例４では、浮遊容量Ｃ＝０．００１ｐＦである。実施例５では、浮遊容量Ｃ＝０．００１ｐＦである。実施例６では、浮遊容量Ｃ＝０．００２ｐＦである。保護膜１３０上に端子電極を形成する構成のキャパシタの場合、浮遊容量は０．１ｐＦ程度となる。つまり、実施例１～６のいずれにおいても、浮遊容量Ｃは十分に低減される。また、角度θが１４６°以下となる実施例１，２，４，５，６において浮遊容量Ｃが０．００２ｐＦ以下となり、角度θが１３０°以下となる実施例１，２，４，５において浮遊容量Ｃが０．００１ｐＦ以下となる。

＜第２実施形態＞
次に、本発明の第２実施形態に係るキャパシタ１について説明する。以下の第２実施形態では、上記第１実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については逐次言及しない。また、第２実施形態において第１実施形態と同一の符号が付された構成は、第１実施形態における構成と同様の構成及び機能を有する。

図６は、本発明の第２実施形態に係るキャパシタを示す断面図である。第２実施形態は、第１端子電極２４及び第２端子電極２３が下部導電層２１から離れている点で、第１実施形態と相違する。また、基板１０は、第１端面１４の近くで第２主面１２から第１主面１１までを貫通する第１貫通孔１６を有し、第２端面１３の近くで第２主面１２から第１主面１１までを貫通する第２貫通孔１５を有する。第１貫通孔１６の内部には上部電極２２Ａと電気的に接続された第１ビア電極２６が形成される。第２貫通孔１５の内部には下部電極２１Ａと電気的に接続された第２ビア電極２５が形成される。第１端子電極２４は、第１ビア電極２６を通して上部電極２２Ａと電気的に接続される。第２端子電極２３は、第２ビア電極２５を通して下部電極２１Ａと電気的に接続される。図７に示した構成例では、第１端子電極２４は、第２主面１２から第１端面１４に亘って形成されるが、少なくとも第２主面１２に形成されればよい。同様に、第２端子電極２３も、第２主面１２から第２端面１３に亘って形成されるが、少なくとも第２主面１２に形成されればよい。

以上のとおり、第１実施形態によれば、第１主面１１、第１主面１１と対向する第２主面１２、及び第１主面１１と第２主面１２とを繋ぐ第１端面１４を有する基板１０と、基板１０の第１主面１１の上に設けられた下部電極２１Ａと、下部電極２１Ａの上に設けられた誘電膜４０と、誘電膜４０の上に設けられた上部電極２２Ａと、上部電極２２Ａの上に設けられ基板１０よりも膜厚が薄い保護膜３０と、第１端面１４の上に設けられ上部電極２２Ａ及び下部電極２１Ａのいずれか一方と電気的に接続された第１端子電極２４と、を備えるキャパシタ、が提供される。

上記の第１実施形態によれば、浮遊容量が発生する第１端子電極と下部電極との間の対向面積を低減できる。さらに、第１端子電極と下部電極との間の距離を長くすることができる。これらのことから、真性容量に寄生する浮遊容量を低減することができる。また、第１端子電極の面積を増大させることができ、実装時にはんだをフィレット形状で形成することができるため、キャパシタ実装時の第１端子電極のはんだ固着力を向上させることができる。

第１端子電極２４は、基板１０の第１端面１４から第２主面１２に亘って設けられてもよい。これによれば、第１端子電極の面積をより増大させることができ、第１端子電極のはんだ固着力を向上させることができる。

キャパシタ１が、基板１０の第１主面１１の上に設けられ、下部電極２１Ａから電気的に離れており上部電極２２Ａの端部と重なる下部部分２１Ｂをさらに備え、第１端子電極２４は、下部部分２１Ｂに接続されてもよい。これによれば、第１端子電極と上部電極との電気的な接続性を改善することができる。

基板１０が、さらに、第１端面１４と対向する第２端面１３を有し、さらに、第２端面１３の上に設けられ上部電極２２Ａ及び下部電極２１Ａの他方と電気的に接続された第２端子電極２３を備えてもよい。これによれば、第２端子電極は基板を挟んで同電位の下部電極と対向するため、第２端子電極によって構成される浮遊容量の発生を抑制することができる。また、第２端子電極におけるはんだ固着力を向上させることができる。第１端子電極と第２端子電極とを対称な構造とすることができるため、キャパシタの実装姿勢が安定する。また、はんだがフィレット形状となる点も、実装姿勢の安定に寄与する。具体的には、基板の長さＬ＝０．４ｍｍ、幅Ｗ＝０．２ｍｍのキャパシタを例に挙げた場合、保護膜の上に端子電極を配置する構成では、例えば、はんだ固着力が１Ｎ程度、キャパシタ傾きが１０°であるのに対して、本実施形態に係る構成では、例えば、はんだ固着力が２Ｎ以上、キャパシタ傾きが３°以下に改善された。

第２端子電極２３は、基板１０の第２端面１３から第２主面１２に亘って設けられてもよい。これによれば、第２端子電極の面積をより増大させることができ、第２端子電極のはんだ固着力を向上させることができる。

キャパシタ１が、下部電極２１Ａの上に設けられ、上部電極２２Ａから電気的に離れており下部電極２１Ａの端部と重なる上部部分２２Ｂをさらに備え、第２端子電極２３は、下部電極２１Ａの上部部分２２Ｂと重なる領域に接続されている。これによれば、第２端子電極と下部電極との電気的な接続性を改善することができる。

また、第２実施形態によれば、第１主面１１、第１主面１１と対向する第２主面１２、第１主面１１と第２主面１２とを繋ぐ第１端面１４、及び第２主面１２から第１主面１１までを貫通する第１貫通孔１６を有する基板１０と、基板１０の第１主面１１の上に設けられた下部電極２１Ａと、下部電極２１Ａの上に設けられた誘電膜４０と、誘電膜４０の上に設けられた上部電極２２Ａと、上部電極２２Ａの上に設けられ基板１０よりも膜厚が薄い保護膜３０と、第１貫通孔１６の内部に設けられ上部電極２２Ａ及び下部電極２１Ａのいずれか一方と電気的に接続された第１ビア電極２６と、第２主面１２に設けられ第１ビア電極２６と電気的に接続された第１端子電極２４と、を備えるキャパシタ、が提供される。

上記の第２実施形態によれば、浮遊容量が発生する第１端子電極と下部電極との間の距離を長くすることができる。従って、第１端子電極と下部電極との間の対向面積が低減されなかったとしても、真性容量に寄生する浮遊容量を低減することができる。

第１端子電極２４は、基板１０の第２主面１２から第１端面１４に亘って設けられてもよい。これによれば、第１端子電極の面積を増大させることができる。また、実装時に第１たん電極を固着するはんだをフィレット形状で形成することができる。よって、第１端子電極のはんだ固着力を向上させることができる。

基板１０が、さらに、第１端面１４と対向する第２端面１３と、第２主面１２から第１主面１１までを貫通する第２貫通孔１５と、を有し、さらに、第２貫通孔１５の内部に設けられ上部電極２２Ａ及び下部電極２１Ａの他方と電気的に接続された第２ビア電極２５と、第２主面１２に設けられ第２ビア電極２５と電気的に接続された第２端子電極２３と、を備えてもよい。これによれば、第２端子電極は基板を挟んで同電位の下部電極と対向するため、第２端子電極によって構成される浮遊容量の発生を抑制することができる。また、第１端子電極と第２端子電極とを対称な構造とすることができるため、キャパシタの実装姿勢が安定する。

第２端子電極２３は、基板１０の第２主面１２から第２端面１３に亘って設けられてもよい。これによれば、第２端子電極の面積をより増大させることができる。また、実装時に第２端子電極を固着するはんだもフィレット形状で形成することができる。よって、第２端子電極のはんだ固着力を向上させることができる。特に、第１端子電極が第１端面に亘って設けられ且つ第２端子電極が第２端面に亘って設けられる構成では、キャパシタの実装姿勢が安定する。

いずれの実施形態に係るキャパシタにおいても、さらに、第１端子電極２４は、第１主面１１の法線方向から平面視したときに、上部電極２２Ａ、誘電膜４０及び下部電極２１Ａによって構成された真性容量部２の外側に位置してもよい。これによれば、下部電極と第１端子電極との対向面積をより低減することができ、浮遊容量を低減することができる。

いずれの実施形態に係るキャパシタにおいても、第１主面１１及び第２主面１２は、平坦な面であってもよい。これによれば、キャパシタの製造工程における基板のハンドリング性を向上することができる。また、凹凸に起因した端子電極の断線を抑制することができる。

いずれの実施形態に係るキャパシタにおいても、基板１０の厚みＴは、下部電極２１Ａ、誘電膜４０、上部電極２２Ａ、及び保護膜３０の厚みの合計よりも厚くてもよい。これによれば、浮遊容量を充分に低減することができる。また、基板の機械的強度を確保し、製造工程において、基板の割れ等の損傷や変形による形成不良を低減し、歩留りを向上させることができる。

いずれの実施形態に係るキャパシタにおいても、第１端面１４の少なくとも一部は、第２主面１２と成す角度が鈍角であるテーパ形状を有してもよい。これによれば、真性容量部の面積を確保しつつキャパシタの実装に要する回路基板の面積を低減することができる。また、第１端面の第１端子電極の面積をより増大することができ、さらにはんだ固着力を向上させることができる。

第１端面１４の少なくとも一部は、第２主面１２と成す角度が９０°以上１３５°以下であってもよい。これによれば、第１端面の第１端子電極の面積をより増大することができ、はんだ固着力をさらに向上させることができる。

また、本発明の他の態様によれば、基板１１０の第１主面１１１の上に下部電極を含む下部導電層１２１を設ける工程と、下部導電層１２１の上に誘電膜１４０を設ける工程と、誘電膜１４０の上に上部電極を含む上部導電層１２２を設ける工程と、上部導電層１２２の上に保護膜１３０を設ける工程と、基板１１０に第１主面１１１と対向する第２主面１１２を設ける工程と、基板１１０に第１主面１１１と第２主面１１２とを繋ぐ第１端面１１４を設ける工程と、上部電極及び下部電極のいずれか一方と電気的に接続された第１端子電極１２４を第１端面１１４の上に設ける工程と、を含むキャパシタの製造方法、が提供される。

上記の態様によれば、浮遊容量が発生する第１端子電極と下部電極との間の対向面積を低減できる。さらに、第１端子電極と下部電極との間の距離を長くすることができる。これらのことから、真性容量に寄生する浮遊容量を低減することが可能なキャパシタを提供することができる。また、第１端子電極の面積を増大させることができ、実装時にはんだをフィレット形状で形成することができるため、キャパシタ実装時の第１端子電極のはんだ固着力を向上させることができる。

第１端子電極１２４を設ける工程において、第１端子電極１２４を基板１１０の第２主面１１２に亘って設けてもよい。これによれば、第１端子電極の面積をより増大させることができ、第１端子電極のはんだ固着力を向上させることができる。

第１端面１１４を設ける工程において、第１主面１１１と第２主面１１２とを繋ぎ第１端面１１４と対向する第２端面１１３を設け、第１端子電極１２４を設ける工程において、上部電極及び前記下部電極の他方と電気的に接続された第２端子電極１２３を第２端面１１３の上に設けてもよい。これによれば、第２端子電極は基板を挟んで同電位の下部電極と対向するため、第２端子電極によって構成される浮遊容量の発生を抑制することができる。また、第２端子電極におけるはんだ固着力を向上させることができる。第１端子電極と第２端子電極とを対称な構造とすることができるため、キャパシタの実装姿勢が安定する。また、はんだがフィレット形状となる点も、実装姿勢の安定に寄与する。

第２端子電極１２３を設ける工程において、第２端子電極１２３を基板１１０の第２主面１１２に亘って設けてもよい。これによれば、第２端子電極の面積をより増大させることができ、第２端子電極のはんだ固着力を向上させることができる。

上記実施形態に係るキャパシタの製造方法において、第１端子電極２４は、第１主面１１の法線方向から平面視したときに、上部電極２２Ａ、誘電膜４０及び下部電極２１Ａによって構成された真性容量部２の外側に位置してもよい。これによれば、下部電極と第１端子電極との対向面積をより低減することができ、浮遊容量を低減することができる。

上記実施形態に係るキャパシタの製造方法において、第１主面１１及び第２主面１２は、平坦な面であってもよい。これによれば、キャパシタの製造工程における基板のハンドリング性を向上することができる。また、凹凸に起因した端子電極の断線を抑制することができる。

上記実施形態に係るキャパシタの製造方法において、基板１０の厚みＴは、下部電極２１Ａ、誘電膜４０、上部電極２２Ａ、及び保護膜３０の厚みの合計よりも厚くてもよい。これによれば、浮遊容量を充分に低減することができる。また、基板の機械的強度を確保し、製造工程において、基板の割れ等の損傷や変形による形成不良を低減し、歩留りを向上させることができる。

上記実施形態に係るキャパシタの製造方法において、第１端面１４の少なくとも一部は、第２主面１２と成す角度が鈍角であるテーパ形状を有してもよい。これによれば、真性容量部の面積を確保しつつキャパシタの実装に要する回路基板の面積を低減することができる。また、第１端面の第１端子電極の面積をより増大することができ、さらにはんだ固着力を向上させることができる。

上記実施形態に係るキャパシタの製造方法において、第１端面１４の少なくとも一部は、第２主面１２と成す角度が９０°以上１３５°以下であってもよい。これによれば、第１端面の第１端子電極の面積をより増大することができ、はんだ固着力をさらに向上させることができる。

下部導電層１２１を設ける工程において、下部電極２１Ａと、下部電極２１Ａから電気的に離れた下部部分２１Ｂと、をパターン形成し、第１端子電極１２４を設ける工程において、上部電極２２Ａの端部と重なる下部電極２１Ａに第１端子電極１２４を接続させてもよい。これによれば、第１端面を設ける工程において、基板を掘削する際に過度の掘削によって下部導電層が掘削され、保護膜が基板の第２主面側に露出させられることを抑制可能である。したがって、第１端子電極と上部導電層との電気的な接続性を改善することができる。

上部導電層１２２を設ける工程において、上部電極２２Ａと、上部電極２２Ａから電気的に離れており下部電極２１Ａの端部と重なる上部部分２２Ｂと、をパターン成形し、第２端子電極１２３を設ける工程において、下部電極２１Ａの上部部分２２Ｂと重なる領域に第２端子電極１２３を接続させてもよい。これによれば、第１端面を設ける工程において、基板を掘削する際に過度の掘削によって上部導電層が掘削され、保護膜が基板の第２主面側に露出させられることを抑制可能である。したがって、第２端子電極と下部導電層との電気的な接続性を改善することができる。

以上で説明したように、本発明によれば、容量値の変動の低減を図ることができるキャパシタを提供することが可能となる。

なお、以上説明した実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。本発明は、その趣旨を逸脱することなく、変更／改良され得るととともに、本発明にはその等価物も含まれる。即ち、各実施形態に当業者が適宜設計変更を加えたものも、本発明の特徴を備えている限り、本発明の範囲に包含される。例えば、各実施形態が備える各要素及びその配置、材料、条件、形状、サイズなどは、例示したものに限定されるわけではなく適宜変更することができる。また、各実施形態が備える各要素は、技術的に可能な限りにおいて組み合わせることができ、これらを組み合わせたものも本発明の特徴を含む限り本発明の範囲に包含される。

１…キャパシタ２…真性容量部１０…基板
１１…第１主面１２…第２主面１３…第２端面１４…第１端面
Ｌ…長さＷ…幅Ｔ…厚み θ…角度
２１…下部導電層２１Ａ…下部電極２１Ｂ…下部部分
２２…上部導電層２２Ａ…上部電極２２Ｂ…上部部分
２３…第２端子電極２４…第１端子電極
３０…保護膜４０…誘電膜

Claims

第１主面、前記第１主面と対向する第２主面、及び前記第１主面と前記第２主面とを繋ぐ第１端面を有する基板と、
前記基板の前記第１主面の上に設けられた下部電極と、
前記下部電極の上に設けられた誘電膜と、
前記誘電膜の上に設けられた上部電極と、
前記上部電極の上に設けられ前記基板よりも膜厚が薄い保護膜と、
前記第１端面の上に設けられ前記上部電極及び前記下部電極のいずれか一方と電気的に接続された第１端子電極と、
を備え、
前記基板が、さらに、前記第１端面と対向する第２端面を有し、
さらに、前記第２端面の上に設けられ前記上部電極及び前記下部電極の他方と電気的に接続された第２端子電極を備え、
前記保護膜は、平面視したときに前記基板の前記第１主面の全域に亘って形成されている、キャパシタ。
前記第１端子電極は、前記基板の前記第１端面から前記第２主面に亘って設けられる、
請求項１に記載のキャパシタ。
前記基板の前記第１主面の上に設けられ、前記下部電極から電気的に離れており前記上部電極の端部と重なる下部部分をさらに備え、
前記第１端子電極は、前記下部部分に接続される、
請求項１又は２に記載のキャパシタ。
前記第２端子電極は、前記基板の前記第２端面から前記第２主面に亘って設けられる、
請求項１から３のいずれか１項に記載のキャパシタ。
前記下部電極の上に設けられ、前記上部電極から電気的に離れており前記下部電極の端部と重なる上部部分をさらに備え、
前記第２端子電極は、前記下部電極の前記上部部分と重なる領域に接続される、
請求項１から４のいずれか１項に記載のキャパシタ。
第１主面、前記第１主面と対向する第２主面、前記第１主面と前記第２主面とを繋ぐ第１端面、及び前記第２主面から前記第１主面までを貫通する第１貫通孔を有する基板と、
前記基板の前記第１主面の上に設けられた下部電極と、
前記下部電極の上に設けられた誘電膜と、
前記誘電膜の上に設けられた上部電極と、
前記上部電極の上に設けられ前記基板よりも膜厚が薄い保護膜と、
前記第１貫通孔の内部に設けられ前記上部電極及び前記下部電極のいずれか一方と電気的に接続された第１ビア電極と、
前記第２主面に設けられ前記第１ビア電極と電気的に接続された第１端子電極と、
を備え、
前記基板が、さらに、前記第１端面と対向する第２端面と、前記第２主面から前記第１主面までを貫通する第２貫通孔と、を有し、
さらに、前記第２貫通孔の内部に設けられ前記上部電極及び前記下部電極の他方と電気的に接続された第２ビア電極と、
前記第２主面に設けられ前記第２ビア電極と電気的に接続された第２端子電極と、を備え、
前記保護膜は、平面視したときに前記基板の前記第１主面の全域に亘って形成されている、
キャパシタ。
前記第１端子電極は、前記基板の前記第２主面から前記第１端面に亘って設けられる、
請求項６に記載のキャパシタ。
前記第２端子電極は、前記基板の前記第２主面から前記第２端面に亘って設けられる、
請求項６又は７に記載のキャパシタ。
前記第１端子電極は、前記第１主面の法線方向から平面視したときに、前記上部電極、前記誘電膜及び前記下部電極によって構成された真性容量部の外側に位置する、
請求項１から８のいずれか１項に記載のキャパシタ。
前記第１主面及び前記第２主面は、平坦な面である、
請求項１から９のいずれか１項に記載のキャパシタ。
前記基板の厚みは、前記下部電極、前記誘電膜、前記上部電極、及び前記保護膜の厚みの合計よりも厚い、
請求項１から１０のいずれか１項に記載のキャパシタ。
前記第１端面の少なくとも一部は、前記第２主面と成す角度が９０°以上１３５°以下である、
請求項１から１１のいずれか１項に記載のキャパシタ。
前記第１端面の少なくとも一部は、前記第２主面と成す角度が鈍角であるテーパ形状を有する、
請求項１から１２のいずれか１項に記載のキャパシタ。
基板の第１主面の上に下部電極を含む下部導電層を設ける工程と、
前記下部導電層の上に誘電膜を設ける工程と、
前記誘電膜の上に上部電極を含む上部導電層を設ける工程と、
前記上部導電層の上に保護膜を設ける工程と、
前記基板に前記第１主面と対向する第２主面を設ける工程と、
前記基板に前記第１主面と前記第２主面とを繋ぐ第１端面を設ける工程と、
前記上部電極及び前記下部電極のいずれか一方と電気的に接続された第１端子電極を前記第１端面の上に設ける工程と、
を含み、
前記第１端面を設ける工程において、前記第１主面と前記第２主面とを繋ぎ前記第１端面と対向する第２端面を設け、
前記第１端子電極を設ける工程において、前記上部電極及び前記下部電極の他方と電気的に接続された第２端子電極を前記第２端面の上に設け、
前記保護膜は、平面視したときに前記基板の前記第１主面の全域に亘って形成されている、
キャパシタの製造方法。
前記第１端子電極を設ける工程において、前記第１端子電極を前記基板の前記第２主面に亘って設ける、
請求項１４に記載のキャパシタの製造方法。
前記第２端子電極を設ける工程において、前記第２端子電極を前記基板の前記第２主面に亘って設ける、
請求項１４又は１５に記載のキャパシタの製造方法。
前記第１端子電極は、前記第１主面の法線方向から平面視したときに、前記上部電極、前記誘電膜及び前記下部電極によって構成された真性容量部の外側に位置する、
請求項１４から１６のいずれか１項に記載のキャパシタの製造方法。
前記第１主面及び前記第２主面は、平坦な面である、
請求項１４から１７のいずれか１項に記載のキャパシタの製造方法。
前記基板の厚みは、前記下部電極、前記誘電膜、前記上部電極、及び前記保護膜の厚みの合計よりも厚い、
請求項１４から１８のいずれか１項に記載のキャパシタの製造方法。
前記第１端面の少なくとも一部は、前記第２主面と成す角度が９０°以上１３５°以下である、
請求項１４から１９のいずれか１項に記載のキャパシタの製造方法。
前記下部導電層を設ける工程において、前記下部電極と、前記下部電極から電気的に離れた下部部分と、をパターン形成し、
前記第１端子電極を設ける工程において、前記上部電極の端部と重なる前記下部電極に前記第１端子電極を接続させる、
請求項１４又は１５に記載のキャパシタの製造方法。
前記上部導電層を設ける工程において、前記上部電極と、前記上部電極から電気的に離れており前記下部電極の端部と重なる上部部分と、をパターン成形し、
前記第２端子電極を設ける工程において、前記下部電極の前記上部部分と重なる領域に前記第２端子電極を接続させる、
請求項１４から２１のいずれか１項に記載のキャパシタの製造方法。
前記第１端面の少なくとも一部は、前記第２主面と成す角度が鈍角であるテーパ形状を有する、
請求項１４から２２のいずれか１項に記載のキャパシタの製造方法。