JP7118288B2 - 電力変換装置、モータ駆動装置、送風機、圧縮機及び空気調和機 - Google Patents

電力変換装置、モータ駆動装置、送風機、圧縮機及び空気調和機 Download PDF

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Description

本発明は、交流電源から出力される交流電圧を直流電圧に変換する電力変換装置、電力変換装置を備えたモータ駆動装置、モータ駆動装置を備えた送風機及び圧縮機、並びに送風機又は圧縮機を備えた空気調和機に関する。
下記特許文献１には、ｎ相のスイッチング出力段を３６０°／ｎの位相差で駆動することにより所望の出力電圧を生成するインタリーブコンバータにおいて、各リアクタの検出電流に基づく電流帰還信号と、電圧帰還信号とに基づいて各相のリアクタに流れるリアクタ電流の平衡制御を行うことが記載されている。
特開２０１７－２０８９７６号公報
特許文献１に記載の電流平衡制御によって、各相のリアクタ電流は平準化される。しかしながら、特許文献１の技術では、各相におけるリアクタ電流を個々に検出する必要があり、各相ごとに電流検出器が必要となる。このため、特許文献１の技術では、製造コストが増加するという課題が生じる。
本発明は、上記に鑑みてなされたものであって、製造コストの増加を抑制しつつ、リアクタ電流を平準化することができる電力変換装置を得ることを目的とする。
上述した課題を解決し、目的を達成するため、本発明に係る電力変換装置は、１つのリアクタと、少なくとも１つのスイッチング素子とを有する単位コンバータを複数の相数分有し、交流電源から出力される交流電圧を直流電圧に変換するコンバータ回路を有する。また、電力変換装置は、複数のリアクタのそれぞれに流れる電流の合計値を検出する電流検出器と、コンバータ回路の出力電圧を検出する電圧検出器と、を備える。また、電力変換装置は、電流検出器及び電圧検出器の検出値に基づいて基準デューティを生成すると共に、基準デューティを補正した補正デューティと、キャリア信号との比較結果に基づいてスイッチング素子を制御するためのパルス幅変調信号を生成する制御装置を備える。キャリア信号の周期であるキャリア周期は、交流電圧の周期である電源周期よりも短い。第１キャリア周期における第１の基準デューティと、第１キャリア周期の次の周期である第２キャリア周期における第２の基準デューティとが異なる値である場合、第１の補正デューティと、第２の補正デューティとは異なる値に制御される。第１の補正デューティは、１電源周期後の第１キャリア周期における第１の相の補正デューティである。第２の補正デューティは、１電源周期後の第１キャリア周期における第２の相の補正デューティである。
本発明に係る電力変換装置によれば、製造コストの増加を抑制しつつ、リアクタ電流を平準化することができるという効果を奏する。
実施の形態１に係る電力変換装置の構成を示す図 実施の形態１に係る電力変換装置の動作説明に使用する波形図 実施の形態１の制御装置内に構成される制御系の構成例を示すブロック図 図３に示す制御系内で生成されるキャリア信号の波形例を示す図 実施の形態１における基準デューティ演算部の構成例を示す図 実施の形態１における補正デューティ演算部の構成例を示す図 実施の形態１の制御手法の説明に使用するタイムチャート 実施の形態１に係る電力変換装置の効果の説明に使用する図 実施の形態１に係る電力変換装置の効果の説明に使用する比較図 実施の形態１の第３の変形例に係る補正デューティ演算部の構成例を示す図 実施の形態１の第４の変形例に係る補正デューティ演算部の構成例を示す図 実施の形態１の第４の変形例に係る制御手法の説明に使用するタイムチャート 実施の形態２に係るモータ駆動装置の構成例を示す図 図１３に示すモータ駆動装置を空気調和機に適用した例を示す図
以下に添付図面を参照し、本発明の実施の形態に係る電力変換装置、モータ駆動装置、送風機、圧縮機及び空気調和機について説明する。なお、以下の実施の形態により、本発明が限定されるものではない。また、以下では、電気的な接続を単に「接続」と称して説明する。
実施の形態１．
図１は、実施の形態１に係る電力変換装置１２０の構成を示す図である。実施の形態１に係る電力変換装置１２０は、コンバータ回路１０と、平滑コンデンサ６と、電圧検出器７１，７２と、電流検出器７３と、制御装置２００とを備える。
コンバータ回路１０は、交流電源１から出力される交流電圧を直流電圧に変換する。平滑コンデンサ６は、コンバータ回路１０によって変換された直流電圧を平滑して保持する。
コンバータ回路１０は、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄと、整流回路２０とを有する。
コンバータ回路１０において、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄは、それぞれが互いに並列に接続されて構成される。単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄは、予め決められた周期に従って順番に動作する。この周期は「インタリーブ周期」と呼ばれる。
整流回路２０は、ブリッジ接続される４つのダイオードＤ２１，Ｄ２２，Ｄ２３，Ｄ２４を有する。整流回路２０は、交流電源１から出力される交流電圧を整流し、整流後の電圧を単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄに印加する。
単位コンバータ１００ａは、リアクタ４ａと、逆流阻止ダイオード５ａと、スイッチング素子３ａとを有する。単位コンバータ１００ｂは、リアクタ４ｂと、逆流阻止ダイオード５ｂと、スイッチング素子３ｂとを有する。単位コンバータ１００ｃは、リアクタ４ｃと、逆流阻止ダイオード５ｃと、スイッチング素子３ｃとを有する。単位コンバータ１００ｄは、リアクタ４ｄと、逆流阻止ダイオード５ｄと、スイッチング素子３ｄとを有する。
コンバータ回路１０において、１つのリアクタと、１つのスイッチング素子との組み合わせを「相」と定義し、「１相」と数える。
図１は４相の例であり、４相インタリーブ方式の構成である。各相の識別は、ａ，ｂ，ｃ，ｄの添字で行っている。以下、各相の動作を「ａ相」、「ｂ相」、「ｃ相」及び「ｄ相」と記載する場合がある。なお、本発明は、４相のみに限定されるものではなく、２相、３相又は５相以上であってもよい。即ち、本発明は、複数の相数分の単位コンバータを備えたインタリーブ方式の電力変換装置である。
コンバータ回路１０は、リアクタ４ａ，４ｂ，４ｃ，４ｄの各一端同士が接続される接続点１２を有する。接続点１２と整流回路２０の一端とは、電気配線１６ａによって接続される。また、コンバータ回路１０は、逆流阻止ダイオード５ａ，５ｂ，５ｃ，５ｄの各カソード同士が接続される接続点１４を有する。接続点１４は、平滑コンデンサ６の正極側端子に接続される。
また、単位コンバータ１００ａにおいて、リアクタ４ａの他端は、逆流阻止ダイオード５ａのアノードに接続される。リアクタ４ａと逆流阻止ダイオード５ａとの接続点は、スイッチング素子３ａの一端に接続される。単位コンバータ１００ｂ，１００ｃ，１００ｄも、単位コンバータ１００ａと同様に構成される。また、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄにおいて、スイッチング素子３ａ，３ｂ，３ｃ，３ｄの各他端同士も接続される。スイッチング素子３ａ，３ｂ，３ｃ，３ｄの各他端同士と、整流回路２０の他端とは、電気配線１６ｂによって接続される。
スイッチング素子３ａ，３ｂ，３ｃ，３ｄの一例は、金属酸化物半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）である。ＭＯＳＦＥＴに代えて、絶縁ゲートバイポーラトランジスタ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：ＩＧＢＴ）を用いてもよい。
スイッチング素子３ａ，３ｂ，３ｃ，３ｄのそれぞれは、ドレインとソースとの間に逆並列に接続されるダイオードを備えている。逆並列の接続とは、ＭＯＳＦＥＴのドレインとダイオードのカソードとが接続され、ＭＯＳＦＥＴのソースとダイオードのアノードとが接続されることを意味する。なお、ダイオードは、ＭＯＳＦＥＴ自身が内部に有する寄生ダイオードを用いてもよい。寄生ダイオードは、ボディダイオードとも呼ばれる。
また、スイッチング素子３ａ，３ｂ，３ｃ，３ｄは、シリコンにより形成されたＭＯＳＦＥＴに限定されず、炭化珪素、窒化ガリウム、酸化ガリウム又はダイヤモンドといったワイドバンドギャップ半導体により形成されたＭＯＳＦＥＴでもよい。
一般的にワイドバンドギャップ半導体は、シリコン半導体に比べて耐電圧及び耐熱性が高い。そのため、スイッチング素子３ａ，３ｂ，３ｃ，３ｄのそれぞれにワイドバンドギャップ半導体を用いることにより、スイッチング素子の耐電圧性及び許容電流密度が高くなり、スイッチング素子を組み込んだ半導体モジュールを小型化できる。
電流検出器７３は、電気配線１６ｂに配置される。電流検出器７３は、リアクタ４ａ，４ｂ，４ｃ，４ｄのそれぞれに流れるリアクタ電流の合計値である合算電流Ｉｄｃを検出する。なお、図１では、電流検出器７３が電気配線１６ｂに配置される構成を例示しているが、これに限定されない。電流検出器７３は、電気配線１６ａに配置されていてもよい。
電圧検出器７１は、交流電源１の出力電圧である交流電圧ｖａｃを検出する。電圧検出器７２は、平滑コンデンサ６の電圧であるコンデンサ電圧Ｖｄｃを検出する。コンデンサ電圧Ｖｄｃは、コンバータ回路１０の出力電圧でもある。
制御装置２００は、プロセッサ２００ａと、メモリ２００ｂとを備える。制御装置２００は、電流検出器７３によって検出された合算電流Ｉｄｃの検出値を受信する。制御装置２００は、電圧検出器７１によって検出された交流電圧ｖａｃの検出値を受信する。制御装置２００は、電圧検出器７２によって検出されたコンデンサ電圧Ｖｄｃの検出値を受信する。
制御装置２００は、合算電流Ｉｄｃ、交流電圧ｖａｃ及びコンデンサ電圧Ｖｄｃに基づいて、ゲート信号Ｇ３ａ，Ｇ３ｂ，Ｇ３ｃ，Ｇ３ｄを生成する。
単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄは、図示を省略したゲート駆動回路を有する。単位コンバータ１００ａのゲート駆動回路は、制御装置２００から出力されるゲート信号Ｇ３ａを用いて駆動パルスを生成し、生成した駆動パルスをスイッチング素子３ａのゲートに印加してスイッチング素子３ａを駆動する。
単位コンバータ１００ｂのゲート駆動回路は、制御装置２００から出力されるゲート信号Ｇ３ｂを用いて駆動パルスを生成し、生成した駆動パルスをスイッチング素子３ｂのゲートに印加してスイッチング素子３ｂを駆動する。
単位コンバータ１００ｃのゲート駆動回路は、制御装置２００から出力されるゲート信号Ｇ３ｃを用いて駆動パルスを生成し、生成した駆動パルスをスイッチング素子３ｃのゲートに印加してスイッチング素子３ｃを駆動する。
単位コンバータ１００ｄのゲート駆動回路は、制御装置２００から出力されるゲート信号Ｇ３ｄを用いて駆動パルスを生成し、生成した駆動パルスをスイッチング素子３ｄのゲートに印加してスイッチング素子３ｄを駆動する。
制御装置２００の詳細な動作については後述する。なお、制御装置２００に入力される検出値のうち、電圧検出器７１によって検出される交流電圧ｖａｃの検出値は、コンバータ回路１０に流れる電流のひずみの改善のために用いられる。このため、コンバータ回路１０の基本的な動作に関する制御は、電圧検出器７１を有していなくても成立する。
制御装置２００において、プロセッサ２００ａは、演算装置、マイクロプロセッサ、マイクロコンピュータ、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、又はＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）といった演算手段である。メモリ２００ｂは、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（登録商標）（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）といった不揮発性又は揮発性の半導体メモリである。
メモリ２００ｂには、上述した制御装置２００の機能、及び後述する制御装置２００の機能を実行するプログラムが格納されている。プロセッサ２００ａは、図示しないアナログディジタル変換器及びディジタルアナログ変換器を含むインタフェースを介して必要な情報を授受し、メモリ２００ｂに格納されたプログラムをプロセッサ２００ａが実行することにより、所要の処理を行う。プロセッサ２００ａによる演算結果は、メモリ２００ｂに記憶される。
スイッチング素子３ａ，３ｂ，３ｃ，３ｄの何れかが制御されてスイッチング動作すると、交流電源１から供給される電力が対応するリアクタに蓄積される。制御装置２００は、コンバータ回路１０から出力される電圧が所望の電圧となるように、予め決められたデューティでスイッチング素子３ａ，３ｂ，３ｃ，３ｄをスイッチング動作させる制御を行う。
次に、実施の形態１に係る電力変換装置１２０が動作するときに生じ得る各相間のリアクタ電流の偏差について説明する。以下、各相間のリアクタ電流の偏差を「電流偏差」と呼ぶ。
図２は、実施の形態１に係る電力変換装置１２０の動作説明に使用する波形図である。横軸は時間を表している。
図２において、太線の波形は、整流電圧Ｖｓを表している。整流電圧Ｖｓは、整流回路２０の出力電圧であり、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄへの印加電圧でもある。実線で示す４つのパルスは、着目するキャリア周期におけるゲート信号を示している。具体的に、４つのパルスは、時間軸の正方向に向かって左から順に、ゲート信号Ｇ３ａ、ゲート信号Ｇ３ｂ、ゲート信号Ｇ３ｃ及びゲート信号Ｇ３ｄを表している。
ゲート信号Ｇ３ａ，Ｇ３ｂ，Ｇ３ｃ，Ｇ３ｄは、パルス幅変調（Ｐｕｌｓｅ Ｗｉｄｔｈ Ｍｏｄｕｌａｔｉｏｎ：ＰＷＭ）信号である。これらのゲート信号に対して、破線で示される、１キャリア周期前の各ゲート信号のパルス幅は、着目するキャリア周期における各ゲート信号のパルス幅よりも広くなっている。また、破線で示される、１キャリア周期後の各ゲート信号のパルス幅は、着目するキャリア周期における各ゲート信号のパルス幅よりも狭くなっている。また、ゲート信号Ｇ３ａ，Ｇ３ｂ，Ｇ３ｃ，Ｇ３ｄにおいて、隣接するゲート信号間の間隔は、前述したインタリーブ周期に相当する。
１キャリア周期は、キャリア信号の周期である。１キャリア周期の位相を３６０°とすると、４相インタリーブ方式の電力変換装置におけるインタリーブ周期は、９０°（＝３６０°／４）になる。キャリア信号については、後述する。
次に、各単位コンバータにおいて、スイッチング素子がオンしたときに対応するリアクタに流れるリアクタ電流の変化について説明する。なお、リアクタ電流の変化を「電流リプル」と呼び、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄにおける電流リプルを、それぞれΔＩａ，ΔＩｂ，ΔＩｃ，ΔＩｄと表記する。これらの電流リプルΔＩａ，ΔＩｂ，ΔＩｃ，ΔＩｄは、以下の（１）～（４）式で表すことができる。
ΔＩａ＝（Ｖａｃ_ａ／Ｌａ）・Ｔｏｎ_ａ……（１）
ΔＩｂ＝（Ｖａｃ_ｂ／Ｌｂ）・Ｔｏｎ_ｂ……（２）
ΔＩｃ＝（Ｖａｃ_ｃ／Ｌｃ）・Ｔｏｎ_ｃ……（３）
ΔＩｄ＝（Ｖａｃ_ｄ／Ｌｄ）・Ｔｏｎ_ｄ……（４）
上記（１）～（４）式において、Ｌａ，Ｌｂ，Ｌｃ，Ｌｄは、リアクタ４ａ，４ｂ，４ｃ，４ｄの各インダクタ値である。また、Ｔｏｎ_ａ，Ｔｏｎ_ｂ，Ｔｏｎ_ｃ，Ｔｏｎ_ｄは、スイッチング素子３ａ，３ｂ，３ｃ，３ｄがオンするときの各オン時間である。また、Ｖａｃ_ａ，Ｖａｃ_ｂ，Ｖａｃ_ｃ，Ｖａｃ_ｄは、スイッチング素子３ａ，３ｂ，３ｃ，３ｄがオンしたときの、リアクタ４ａ，４ｂ，４ｃ，４ｄの両端に生ずるリアクタ電圧の瞬時値である。
ここで、各単位コンバータへの印加電圧が時間的に一定である場合、単位コンバータ１００ａ，１００ｂ，１００ｃ，１００ｄにおける各リアクタの個体差が十分に小さければ、リアクタ電圧の瞬時値Ｖａｃ_ａ，Ｖａｃ_ｂ，Ｖａｃ_ｃ，Ｖａｃ_ｄの値も、ほぼ一定となる。即ち、１キャリア周期中において、Ｖａｃ_ａ＝Ｖａｃ_ｂ＝Ｖａｃ_ｃ＝Ｖａｃ_ｄの関係が成立すると見なしてもよい。この場合、１キャリア周期中における各スイッチング素子へのＰＷＭ信号のデューティ比を同じ値に設定すれば、１キャリア周期における電流リプルも等しくなる。これにより、１キャリア周期中の各リアクタの平均電流値も等しくなる。
これに対し、実施の形態１に係る電力変換装置１２０の場合、交流電源１は、電源周期を有する電圧源であるため、各単位コンバータへの印加電圧は、時間的に変化する。図２には、単位コンバータ１００ｂのスイッチング素子３ｂがオンするときの単位コンバータ１００ｂへの印加電圧が、単位コンバータ１００ａのスイッチング素子３ａがオンするときの単位コンバータ１００ａへの印加電圧よりも、ΔＶｓだけ高くなる様子が示されている。
このため、電源周期を有する電圧源である場合、各スイッチング素子を同一のデューティ値のゲートパルスで駆動させると、各リアクタ電流の電流リプルに偏差が発生する。１キャリア周期中における電流リプルが異なるため、１電源周期中における各リアクタ電流の平均値にも偏りが発生する。また、各リアクタのインダクタ値が同一でない場合、Ｖａｃ_ａ＝Ｖａｃ_ｂ＝Ｖａｃ_ｃ＝Ｖａｃ_ｄの関係が成立しないため、この場合にも、各リアクタ電流の平均値に偏りが発生する。
次に、上述した各リアクタ電流の平均値の偏りを抑制するための制御系について説明する。図３は、実施の形態１の制御装置２００内に構成される制御系３０の構成例を示すブロック図である。図４は、図３に示す制御系３０内で生成されるキャリア信号の波形例を示す図である。
実施の形態１における制御系３０は、図３に示されるように、基準デューティ演算部３２と、補正デューティ演算部３４と、キャリア信号生成部３５と、比較器３７ａ，３７ｂ，３７ｃ，３７ｄとを備える。
図３において、基準デューティ演算部３２は、基準デューティＤｒｅｆを演算する。補正デューティ演算部３４は、基準デューティＤｒｅｆに基づいて、補正デューティＤｕｔｙａ，Ｄｕｔｙｂ，Ｄｕｔｙｃ，Ｄｕｔｙｄ（以下、適宜「Ｄｕｔｙａ～Ｄｕｔｙｄ」と表記）を演算する。
補正デューティＤｕｔｙａは、ゲート信号Ｇ３ａの生成に用いる第１の信号として、比較器３７ａの＋端子に入力される。補正デューティＤｕｔｙｂは、ゲート信号Ｇ３ｂの生成に用いる第１の信号として、比較器３７ｂの＋端子に入力される。補正デューティＤｕｔｙｃは、ゲート信号Ｇ３ｃの生成に用いる第１の信号として、比較器３７ｃの＋端子に入力される。補正デューティＤｕｔｙｄは、ゲート信号Ｇ３ｄの生成に用いる第１の信号として、比較器３７ｄの＋端子に入力される。
キャリア信号生成部３５は、キャリア信号Ｃａｒ３ａ，Ｃａｒ３ｂ，Ｃａｒ３ｃ，Ｃａｒ３ｄを生成する。キャリア信号Ｃａｒ３ａは、ゲート信号Ｇ３ａの生成に用いる第２の信号として、比較器３７ａの－端子に入力される。キャリア信号Ｃａｒ３ｂは、ゲート信号Ｇ３ｂの生成に用いる第２の信号として、比較器３７ｂの－端子に入力される。キャリア信号Ｃａｒ３ｃは、ゲート信号Ｇ３ｃの生成に用いる第２の信号として、比較器３７ｃの－端子に入力される。キャリア信号Ｃａｒ３ｄは、ゲート信号Ｇ３ｄの生成に用いる第２の信号として、比較器３７ｄの－端子に入力される。
図４には、４相インタリーブ方式の場合の各キャリア信号の例が示されている。４相の場合、各キャリア信号間の位相差は９０°である。このため、ａ相を基準相とするとき、ｂ相のキャリア信号Ｃａｒ３ｂは、ａ相のキャリア信号Ｃａｒ３ａに対して９０°の位相差を有している。また、ｃ相のキャリア信号Ｃａｒ３ｃは、ａ相のキャリア信号Ｃａｒ３ａに対して１８０°の位相差を有している。また、ｄ相のキャリア信号Ｃａｒ３ｄは、ａ相のキャリア信号Ｃａｒ３ａに対して２７０°の位相差を有している。
なお、図４では、各キャリア信号が、逆のこぎり波である場合を一例として示しているが、これに限定されない。各キャリア信号は、三角波又はのこぎり波であってもよい。
図３に戻り、比較器３７ａは、基準デューティＤｒｅｆとキャリア信号Ｃａｒ３ａの振幅値とを比較し、その比較結果を出力する。図示のように、比較器３７ａの出力がスイッチング素子３ａへのゲート信号Ｇ３ａとなる。他の比較器３７ｂ，３７ｃ，３７ｄにおいても同様の処理が行われる。比較器３７ｂの出力がスイッチング素子３ｂへのゲート信号Ｇ３ｂとなる。また、比較器３７ｃの出力がスイッチング素子３ｃへのゲート信号Ｇ３ｃとなる。また、比較器３７ｄの出力がスイッチング素子３ｄへのゲート信号Ｇ３ｄとなる。
次に、実施の形態１における基準デューティ演算部３２及び補正デューティ演算部３４の構成について説明する。図５は、実施の形態１における基準デューティ演算部３２の構成例を示す図である。図６は、実施の形態１における補正デューティ演算部３４の構成例を示す図である。
基準デューティ演算部３２は、図５に示すように、差分器３２１，３２４と、電圧制御器３２２と、乗算器３２３と、電流制御器３２５とを備える。電圧制御器３２２及び電流制御器３２５の例は、比例積分（Ｐｒｏｐｏｒｔｉｏｎａｌ Ｉｎｔｅｇｒａｌ：ＰＩ）制御器である。以下では、電圧制御器３２２及び電流制御器３２５がＰＩ制御器である場合を一例として説明する。
差分器３２１は、予め定めたコンデンサ電圧Ｖｄｃの指令値Ｖｄｃ＊と、コンデンサ電圧Ｖｄｃの検出値との偏差ΔＶｄｃを演算する。電圧制御器３２２は、偏差ΔＶｄｃをＰＩ制御することによって、合算電流Ｉｄｃの振幅指令値Ｉｄｃｒを生成する。
乗算器３２３では、合算電流Ｉｄｃの振幅指令値Ｉｄｃｒに対して角周波数ω（＝２πｆ）の正弦波信号の絶対値｜ｓｉｎωｔ｜が乗算される。ｆは、交流電源１が出力する交流電圧の周波数、即ち電源周波数である。正弦波信号の絶対値｜ｓｉｎωｔ｜は、交流電圧ｖａｃの位相に同期した信号であり、交流電圧ｖａｃの検出値に基づいて生成される。
差分器３２４は、乗算器３２３の出力である合算電流Ｉｄｃの指令値Ｉｄｃ＊と、合算電流Ｉｄｃとの偏差ΔＩｄｃを演算する。電流制御器３２５は、偏差ΔＩｄｃをＰＩ制御することによって、基準デューティＤｒｅｆを生成する。
また、補正デューティ演算部３４は、図６に示すように、保持部３４１と、補正量演算部３４２と、加算器３４３ａ，３４３ｂ，３４３ｃ，３４３ｄとを備える。保持部３４１は、ディジタルフィルタによる遅延フィルタ回路として構成してもよいし、制御装置２００のメモリ２００ｂ又は外部メモリを用いて構成してもよい。
保持部３４１には、基準デューティＤｒｅｆが入力される。ここで、着目するキャリア周期を「第１キャリア周期」と呼ぶ。保持部３４１は、入力された基準デューティＤｒｅｆのうち、少なくとも１電源周期前の第１キャリア周期における基準デューティＤｒｅｆと、第１キャリア周期の次の周期である第２キャリア周期における基準デューティＤｒｅｆを保持する。以下、１電源周期前の第１キャリア周期における基準デューティＤｒｅｆを「Ｄｒｅｆ１」と表記する。また、１電源周期前の第２キャリア周期における基準デューティＤｒｅｆを「Ｄｒｅｆ２」と表記する。保持部３４１によって保持された基準デューティＤｒｅｆ１及び基準デューティＤｒｅｆ２は、補正量演算部３４２に入力される。
補正量演算部３４２は、基準デューティＤｒｅｆ１，Ｄｒｅｆ２を用いて、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄを演算する。補正量ΔＤａは、ａ相の補正量であり、加算器３４３ａに入力される。以下同様に、補正量ΔＤｂは、ｂ相の補正量であり、加算器３４３ｂに入力される。また、補正量ΔＤｃは、ｃ相の補正量であり、加算器３４３ｃに入力される。また、補正量ΔＤｄは、ｄ相の補正量であり、加算器３４３ｄに入力される。
加算器３４３ａは、基準デューティ演算部３２から出力される基準デューティＤｒｅｆと、ａ相の補正量ΔＤａを加算し、その加算結果を出力する。加算器３４３ａの出力が、第１キャリア周期におけるａ相の補正デューティである。図示のように、ａ相の補正デューティを「Ｄｕｔｙａ」と表記する。
他の加算器３４３ｂ，３４３ｃ，３４３ｄにおいても同様の処理が行われる。加算器３４３ｂの出力がｂ相の補正デューティＤｕｔｙｂとなる。また、加算器３４３ｃの出力がｃ相の補正デューティＤｕｔｙｃとなる。また、加算器３４３ｄの出力がｄ相の補正デューティＤｕｔｙｄとなる。
補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの具体的な演算式は、以下の（５）式で表すことができる。
ΔＤａ＝０
ΔＤｂ＝(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
ΔＤｃ＝２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
ΔＤｄ＝３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
……（５）
上記（５）式において、ｎはインタリーブの相数である。
上記（５）式を用いると、第１キャリア周期における各相の補正デューティＤｕｔｙａ～Ｄｕｔｙｄは、以下の（６）式で表すことができる。
Ｄｕｔｙａ＝Ｄｒｅｆ
Ｄｕｔｙｂ＝Ｄｒｅｆ＋(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
Ｄｕｔｙｃ＝Ｄｒｅｆ＋２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
Ｄｕｔｙｄ＝Ｄｒｅｆ＋３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
……（６）
次に、実施の形態１の制御手法による具体的な動作例について、図７を参照して説明する。図７は、実施の形態１の制御手法の説明に使用するタイムチャートである。図７の縦軸方向には、上段部から順に、ａ相のキャリア信号Ｃａｒ３ａ、基準デューティＤｒｅｆ、補正デューティＤｕｔｙａ～Ｄｕｔｙｄ及びＰＷＭ信号を示している。また、図７では、基準デューティＤｒｅｆ及び補正デューティＤｕｔｙａ～Ｄｕｔｙｄの値は、基準デューティの最大値に対する比率であるデューティ比で示している。
以下、補足すると、上段部では、煩雑にならないように、基準相であるａ相のキャリア信号Ｃａｒ３ａの波形のみが示されている。中上段部の波形において、Ｄｒｅｆ１＝７５％及びＤｒｅｆ２＝２５％とあるのは、１電源周期前の基準デューティＤｒｅｆである。ここでは、現電源周期における基準デューティＤｒｅｆの値と、１電源周期前の基準デューティＤｒｅｆの値とは、同じであるとしている。Ｄｒｅｆ１及びＤｒｅｆ２の値は、保持部３４１に保持されている。時刻ｔ＝ｔ０は、基準相であるａ相のキャリア信号Ｃａｒ３ａが立ち上がる時刻である。合算電流Ｉｄｃは、遅くとも時刻ｔ＝ｔ０まで、即ち、第１キャリア周期が始まるタイミングまでに検出されている必要がある。なお、基準相がａ相である必要はなく、ｂ相、ｃ相又はｄ相が基準相であってもよい。
Ｄｒｅｆ１＝７５％、及びＤｒｅｆ２＝２５％の値を上記（２）式に代入すると、Ｄｕｔｙａ＝７５％、Ｄｕｔｙｂ＝６２．５％、Ｄｕｔｙｃ＝５０％、Ｄｕｔｙｄ＝３７．５％が得られる。また、次周期である第２キャリア周期におけるａ相の補正デューティは、基準デューティＤｒｅｆであるため、Ｄｕｔｙａ＝２５％となる。これらの演算結果により、ＰＷＭ信号は、図７の下段部に示された波形となる。
コンバータ回路１０の各単位コンバータは、図７のＰＷＭ信号に基づいて制御され、各キャリア周期内において、各スイッチング素子のオン時間が制御される。これにより、各単位コンバータ間において、１キャリア周期中の各リアクタ電流の電流リプルの偏差を小さくすることができる。その結果、１電源周期中における各リアクタ電流の平均値の偏りを小さくすることができる。これにより、リアクタ電流の平準化を図ることができる。
図８は、実施の形態１に係る電力変換装置１２０の効果の説明に使用する図である。図９は、実施の形態１に係る電力変換装置１２０の効果の説明に使用する比較図である。図８及び図９に示す図は、何れも数値シミュレーションを行った結果を示すものである。具体的に、図８は上述した補正制御を行った場合のシミュレーション結果であるのに対し、図９は、上述した補正制御を行わない場合のシミュレーション結果である。
補正制御を行わない場合、図９に示されるように、特にａ相のリアクタ電流と、ｄ相のリアクタ電流との間には、大きな差異が発生している。これに対し、補正制御を行った場合、図８に示されるように、各相のリアクタ電流間には、大きな差異が発生していない。即ち、図８及び図９には、実施の形態１の補正制御によって、複数の単位コンバータ間におけるリアクタ電流が平準化されることが示されている。
次に、実施の形態１の制御手法における幾つかの変形例について説明する。まず、実施の形態１の制御手法における第１の変形例について説明する。なお、第１の変形例を実施する構成についての変更はなく、図３、図５及び図６に示す構成が用いられる。
第１の変形例では、以下の（７）式を用いて、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの演算が実施される。
ΔＤａ＝(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
ΔＤｂ＝２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
ΔＤｃ＝３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
ΔＤｄ＝４＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
……（７）
上記（７）式を用いると、第１キャリア周期における各相の補正デューティＤｕｔｙａ～Ｄｕｔｙｄは、以下の（８）式で表すことができる。
Ｄｕｔｙａ＝Ｄｒｅｆ＋(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
Ｄｕｔｙｂ＝Ｄｒｅｆ＋２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
Ｄｕｔｙｃ＝Ｄｒｅｆ＋３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
Ｄｕｔｙｄ＝Ｄｒｅｆ＋４＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／ｎ
……（８）
以下、具体的な相違点を図７の例で説明する。即ち、１電源周期前の第１キャリア周期における基準デューティＤｒｅｆ１が“７５％”であり、１電源周期前の第１キャリア周期の次の周期である第２キャリア周期における基準デューティＤｒｅｆ２が“２５％”である場合を例とする。上記（６）式を用いると、Ｄｕｔｙａ＝７５％、Ｄｕｔｙｂ＝６２．５％、Ｄｕｔｙｃ＝５０％、Ｄｕｔｙｄ＝３７．５％が得られる。一方、上記（８）式を用いると、Ｄｕｔｙａ＝６２．５％、Ｄｕｔｙｂ＝５０％、Ｄｕｔｙｃ＝３７．５％、Ｄｕｔｙｄ＝２５％が得られる。即ち、第１の変形例の場合、基準相であるａ相のデューティが補正される点が相違点である。
なお、第１の変形例の場合、基準相であるａ相のキャリア信号Ｃａｒ３ａが立ち上がる時刻ｔ＝ｔ０で合算電流Ｉｄｃの検出を行った直後にａ相のデューティを補正する必要があり、補正制御の処理速度に対する要求が高くなる。このため、プロセッサ２００ａの性能に応じて、（６）式の演算式を用いるか、（８）式の演算式を用いるかの決定をすればよい。
次に、実施の形態１の制御手法における第２の変形例について説明する。なお、第２の変形例を実施する構成についての変更はなく、図３、図５及び図６に示す構成が用いられる。
第２の変形例では、以下の（９）式を用いて、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの演算が実施される。
ΔＤａ＝(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
ΔＤｂ＝２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
ΔＤｃ＝３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
ΔＤｄ＝４＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
……（９）
上記（９）式を用いると、第１キャリア周期における各相の補正デューティＤｕｔｙａ～Ｄｕｔｙｄは、以下の（１０）式で表すことができる。
Ｄｕｔｙａ＝Ｄｒｅｆ＋(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
Ｄｕｔｙｂ＝Ｄｒｅｆ＋２＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
Ｄｕｔｙｃ＝Ｄｒｅｆ＋３＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
Ｄｕｔｙｄ＝Ｄｒｅｆ＋４＊(Ｄｒｅｆ２－Ｄｒｅｆ１)／（ｎ＋１）
……（１０）
以下、具体的な相違点を図７の例で説明する。即ち、１電源周期前の第１キャリア周期における基準デューティＤｒｅｆ１が“７５％”であり、１電源周期前の第１キャリア周期の次の周期である第２キャリア周期における基準デューティＤｒｅｆ２が“２５％”である場合を例とする。上記（６）式を用いると、Ｄｕｔｙａ＝７５％、Ｄｕｔｙｂ＝６２．５％、Ｄｕｔｙｃ＝５０％、Ｄｕｔｙｄ＝３７．５％が得られる。一方、上記（１０）式を用いると、Ｄｕｔｙａ＝６５％、Ｄｕｔｙｂ＝５５％、Ｄｕｔｙｃ＝４５％、Ｄｕｔｙｄ＝３５％が得られる。即ち、第２の変形例の場合、基準相であるａ相のデューティが補正される点は第１の変形例と同じであるが、各相間の補正幅が小さくなる点が第１の変形例との相違点である。第２の変形例においても、基準相であるａ相のキャリア信号Ｃａｒ３ａが立ち上がる時刻ｔ＝ｔ０で合算電流Ｉｄｃの検出を行った直後にａ相のデューティを補正する必要がある。このため、プロセッサ２００ａの性能に応じて、第２の変形例を採用するか否かを決定すればよい。
次に、実施の形態１の制御手法における第３の変形例について説明する。図１０は、実施の形態１の第３の変形例に係る補正デューティ演算部３４Ａの構成例を示す図である。図１０に示す補正デューティ演算部３４Ａでは、図６に示す補正デューティ演算部３４の構成において、保持部３４１が保持部３４４に置き替えられ、補正量演算部３４２が補正量演算部３４５に置き替えられている。保持部３４４への入力信号は、基準デューティＤｒｅｆから偏差ΔＩｄｃに変更されている。その他の構成については、図６の構成と同一又は同等であり、同一又は同等の構成部には同一の符号を付して、重複する説明は省略する。
図１０において、保持部３４４は、入力された偏差ΔＩｄｃのうち、少なくとも１電源周期前の第１キャリア周期における偏差ΔＩｄｃと、第１キャリア周期の次の周期である第２キャリア周期における偏差ΔＩｄｃを保持する。以下、１電源周期前の第１キャリア周期における偏差ΔＩｄｃを「ΔＩｄｃ１」と表記し、「第１の偏差」と呼ぶ。また、１電源周期前の第２キャリア周期における偏差ΔＩｄｃを「ΔＩｄｃ２」と表記し、「第２の偏差」と呼ぶ。保持部３４４によって保持された第１の偏差ΔＩｄｃ１及び第２の偏差ΔＩｄｃ２は、補正量演算部３４５に入力される。
補正量演算部３４５は、第１の偏差ΔＩｄｃ１及び第２の偏差ΔＩｄｃ２を用いて、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄを演算する。補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの具体的な演算式は、以下の（１１）式で表すことができる。
ΔＤａ＝０
ΔＤｂ＝γａ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
ΔＤｃ＝γｂ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
ΔＤｄ＝γｃ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
……（１１）
上記（１１）式において、γａ，γｂ，γｃは、ゲイン値である。
上記（１１）式を用いると、第１キャリア周期における各相の補正デューティＤｕｔｙａ～Ｄｕｔｙｄは、以下の（１２）式で表すことができる。
Ｄｕｔｙａ＝Ｄｒｅｆ
Ｄｕｔｙｂ＝Ｄｒｅｆ＋γａ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
Ｄｕｔｙｃ＝Ｄｒｅｆ＋γｂ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
Ｄｕｔｙｄ＝Ｄｒｅｆ＋γｃ＊(ΔＩｄｃ２－ΔＩｄｃ１)／ｎ
……（１２）
なお、上記（１２）式の例に代え、上記第１の変形例のように、基準相であるａ相のデューティを補正してもよい。或いは、上記第２の変形例のように、基準相であるａ相のデューティを補正し、更に各相間の補正幅が小さくなるように各相のデューティを補正してもよい。
次に、実施の形態１の制御手法における第４の変形例について説明する。図１１は、実施の形態１の第４の変形例に係る補正デューティ演算部３４Ｂの構成例を示す図である。図１１に示す補正デューティ演算部３４Ｂでは、図６に示す補正デューティ演算部３４の構成において、保持部３４１が保持部３４６に置き替えられ、補正量演算部３４２と、加算器３４３ａ，３４３ｂ，３４３ｃ，３４３ｄとが補正量演算部３４７に置き替えられている。補正量演算部３４７は、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの演算、及び補正デューティＤｕｔｙａ～Ｄｕｔｙｄの生成を行う構成部である。
図１１において、保持部３４６は、入力された基準デューティＤｒｅｆのうち、少なくとも１電源周期前の第１キャリア周期の次の周期である第２キャリア周期における基準デューティＤｒｅｆと、第２キャリア周期の次の周期である第３キャリア周期における基準デューティＤｒｅｆを保持する。以下、１電源周期前の第２キャリア周期における基準デューティＤｒｅｆを「Ｄｒｅｆ２」と表記する。また、１電源周期前の第３キャリア周期における基準デューティＤｒｅｆを「Ｄｒｅｆ３」と表記する。保持部３４６によって保持された基準デューティＤｒｅｆ２，Ｄｒｅｆ３は、補正量演算部３４７に入力される。
補正量演算部３４７は、基準デューティＤｒｅｆ２，Ｄｒｅｆ３を用いて、補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄを演算する。また、補正量演算部３４７は、基準デューティＤｒｅｆ２，Ｄｒｅｆ３及び補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄを用いて、補正デューティＤｕｔｙａ～Ｄｕｔｙｄを生成する。
補正量ΔＤａ，ΔＤｂ，ΔＤｃ，ΔＤｄの具体的な演算式は、以下の（１３）式で表すことができる。
ΔＤａ＝０
ΔＤｂ＝(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
ΔＤｃ＝２＊(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
ΔＤｄ＝３＊(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
……（１３）
また、上記（１３）式を用いると、第１キャリア周期における各相の補正デューティＤｕｔｙａ～Ｄｕｔｙｄは、以下の（１４）式で表すことができる。
Ｄｕｔｙａ＝Ｄｒｅｆ２
Ｄｕｔｙｂ＝Ｄｒｅｆ２＋(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
Ｄｕｔｙｃ＝Ｄｒｅｆ２＋２＊(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
Ｄｕｔｙｄ＝Ｄｒｅｆ２＋３＊(Ｄｒｅｆ３－Ｄｒｅｆ２)／ｎ
……（１４）
次に、実施の形態１の第４の変形例による具体的な動作例について、図１２を参照して説明する。図１２は、実施の形態１の第４の変形例に係る制御手法の説明に使用するタイムチャートである。図１２の縦軸方向には、上段部から順に、ａ相のキャリア信号Ｃａｒ３ａ、基準デューティＤｒｅｆ、補正デューティＤｕｔｙａ～Ｄｕｔｙｄ及びＰＷＭ信号を示している。
以下、補足すると、中上段部の波形において、Ｄｒｅｆ２＝７５％及びＤｒｅｆ３＝２５％とあるのは、１電源周期前の基準デューティＤｒｅｆである。ここでは、現電源周期における基準デューティＤｒｅｆの値と、１電源周期前の基準デューティＤｒｅｆの値とは、同じであるとしている。Ｄｒｅｆ２及びＤｒｅｆ３の値は、保持部３４６に保持されている。時刻ｔ＝ｔ０は、基準相であるａ相において、第１キャリア周期におけるキャリア信号Ｃａｒ３ａが立ち上がる時刻であるが、合算電流Ｉｄｃの検出リミット時刻でもある。即ち、合算電流Ｉｄｃは、第１キャリア周期が始まるタイミングまでに検出されている必要がある。なお、基準相がａ相である必要はなく、ｂ相、ｃ相又はｄ相が基準相であってもよい。
また、時刻ｔ＝ｔ０は、補正デューティＤｕｔｙａ～Ｄｕｔｙｄの演算開始時刻でもある。更に、時刻ｔ＝ｔ１は、補正デューティＤｕｔｙａ～Ｄｕｔｙｄの演算終了時刻である。即ち、補正デューティＤｕｔｙａ～Ｄｕｔｙｄの演算は、時刻ｔ＝ｔ０から時刻ｔ＝ｔ１までの間において実施されることが想定されている。
Ｄｒｅｆ２＝７５％、及びＤｒｅｆ３＝２５％の値を上記（１４）式に代入すると、Ｄｕｔｙａ＝７５％、Ｄｕｔｙｂ＝６２．５％、Ｄｕｔｙｃ＝５０％、Ｄｕｔｙｄ＝３７．５％が得られる。また、第２キャリア周期の次の周期である第３キャリア周期におけるａ相の補正デューティは、Ｄｕｔｙａ＝２５％となる。これらの演算結果により、ＰＷＭ信号は、図１２の下段部に示された波形となる。
第４の変形例の場合、合算電流Ｉｄｃの検出を行った直後のキャリア周期において、当該合算電流Ｉｄｃの検出値に基づいて基準デューティＤｒｅｆの補正を行う必要はない。また、演算結果は、合算電流Ｉｄｃの検出を行ったキャリア周期よりも２キャリア周期先の期間において反映すればよい。このため、補正制御の処理速度に対する要求は、実施の形態１及び実施の形態１の他の変形例に比べて、小さくなる。何れにせよ、プロセッサ２００ａの性能に応じて、第４の変形例を採用するか否かを決定すればよい。
なお、上記の動作説明では、１電源周期前の基準デューティＤｒｅｆに基づいて、現電源周期における補正デューティＤｕｔｙａ～Ｄｕｔｙｄを演算する手法について説明した。この内容は、現電源周期の基準デューティＤｒｅｆに基づいて、１電源周期後における補正デューティＤｕｔｙａ～Ｄｕｔｙｄを演算する内容としても説明することができる。具体的には、以下の通りである。
例えば図７において、中上段部に示されるＤｒｅｆ１＝７５％及びＤｒｅｆ２＝２５％の値は、現電源周期の基準デューティＤｒｅｆに対応する。また、中下段部に示される補正デューティＤｕｔｙａ～Ｄｕｔｙｄの各値は、１電源周期後の補正デューティＤｕｔｙａ～Ｄｕｔｙｄの値に対応する。図１２も同様に説明することができる。
実施の形態１に係る電力変換装置の要旨は、第１キャリア周期における第１の基準デューティと、第１キャリア周期の次の周期である第２キャリア周期における第２の基準デューティとが異なる値である場合、第１の補正デューティと、第２の補正デューティとは異なる値に制御されることにある。ここで言う「第１の補正デューティ」は、１電源周期後の第１キャリア周期における第１の相の補正デューティである。また、「第２の補正デューティ」は、１電源周期後の第１キャリア周期における第２の相の補正デューティである。また、ここで言う「第１の相」及び「第２の相」は、必ずしも互いに隣接する相でなくてもよい。なお、「第１の補正デューティと第２の補正デューティとは異なる値に制御される」という記載は、補正処理によって、第１の補正デューティの値と第２の補正デューティの値とが偶然に一致する場合を除外する趣旨ではない。
また、上記で言う「第１キャリア周期における第１の基準デューティ」は、図７であれば「Ｄｒｅｆ１」に対応し、図１２であれば「Ｄｒｅｆ２」に対応する。以下同様に、「第２キャリア周期における第２の基準デューティ」は、図７であれば「Ｄｒｅｆ２」に対応し、図１２であれば「Ｄｒｅｆ３」に対応する。「第１の補正デューティ」は、図７であれば、第１キャリア周期における補正デューティＤｕｔｙａ～Ｄｕｔｙｄのうちの何れか１つの補正デューティに対応し、図１２であれば、第２キャリア周期における補正デューティＤｕｔｙａ～Ｄｕｔｙｄのうちの何れか１つの補正デューティに対応する。また、「第２の補正デューティ」は、図７であれば、第２キャリア周期における、第１の補正デューティとは異なる相の補正デューティに対応し、図１２であれば、第３キャリア周期における、第１の補正デューティとは異なる相の補正デューティに対応する。
以上説明したように、実施の形態１に係る電力変換装置では、第１キャリア周期における第１の基準デューティと、第１キャリア周期の次の周期である第２キャリア周期における第２の基準デューティとが異なる値である場合、第１の補正デューティと、第２の補正デューティとは異なる値に制御される。この制御により、各単位コンバータ回路においては、各相間の電流偏差が小さくなるように制御される。これにより、複数の単位コンバータ間におけるリアクタ電流を平準化することができる。また、リアクタ電流が平準化されるので、特定のリアクタが高温となってしまう状況を回避することができる。これにより、リアクタが大型化するのを回避することができる。
また、実施の形態１に係る電力変換装置では、各相におけるリアクタ電流を個々に検出せずに、各相のリアクタ電流の合計値である合算電流に基づいて補正制御を行うことができる。これにより、電流検出器の数は１つでよく、インタリーブの相数が増えた場合であっても、電流検出器の増加を抑制することができる。以上により、実施の形態１に係る電力変換装置によれば、製造コストの増加を抑制しつつ、リアクタ電流の平準化を図ることができる。
実施の形態２．
実施の形態２では、実施の形態１で説明した電力変換装置１２０のモータ駆動装置への適用例について説明する。図１３は、実施の形態２に係るモータ駆動装置１５０の構成例を示す図である。図１３に示す実施の形態２に係るモータ駆動装置１５０では、図１に示す電力変換装置１２０の構成に、インバータ７ａ及びモータ７ｂが追加されている。
インバータ７ａの出力側には、モータ７ｂが接続されている。モータ７ｂは、負荷機器の一例である。インバータ７ａは、平滑コンデンサ６に蓄積された直流電力を交流電力に変換し、変換した交流電力をモータ７ｂに供給することでモータ７ｂを駆動する。図１３に示すモータ駆動装置１５０は、送風機、圧縮機及び空気調和機といった製品に適用することが可能である。
図１４は、図１３に示すモータ駆動装置１５０を空気調和機に適用した例を示す図である。モータ駆動装置１５０の出力側にはモータ７ｂが接続されており、モータ７ｂは、圧縮要素５０４に連結されている。圧縮機５０５は、モータ７ｂと圧縮要素５０４とを備える。冷凍サイクル部５０６は、四方弁５０６ａ、室内熱交換器５０６ｂ、膨張弁５０６ｃ及び室外熱交換器５０６ｄを含む態様で構成されている。
空気調和機の内部を循環する冷媒の流路は、圧縮要素５０４から、四方弁５０６ａ、室内熱交換器５０６ｂ、膨張弁５０６ｃ、室外熱交換器５０６ｄを経由し、再び四方弁５０６ａを経由して、圧縮要素５０４へ戻る態様で構成されている。モータ駆動装置１５０は、交流電源１より電力の供給を受け、モータ７ｂを回転させる。圧縮要素５０４は、モータ７ｂが回転することによって、冷媒の圧縮動作を実行し、冷媒を冷凍サイクル部５０６の内部で循環させることができる。
実施の形態２に係るモータ駆動装置１５０によれば、実施の形態１に係る電力変換装置１２０を備えて構成される。これにより、実施の形態２に係るモータ駆動装置１５０を適用した送風機、圧縮機及び空気調和機といった製品において、実施の形態１で説明した効果を得ることができる。
また、以上の実施の形態に示した構成は、本発明の内容の一例を示すものであり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、構成の一部を省略、変更することも可能である。
１ 交流電源、３ａ，３ｂ，３ｃ，３ｄ スイッチング素子、４ａ，４ｂ，４ｃ，４ｄ リアクタ、５ａ，５ｂ，５ｃ，５ｄ 逆流阻止ダイオード、６ 平滑コンデンサ、７ａ インバータ、７ｂ モータ、１０ コンバータ回路、２０ 整流回路、３０ 制御系、３２ 基準デューティ演算部、３４，３４Ａ，３４Ｂ 補正デューティ演算部、３５ キャリア信号生成部、３７ａ，３７ｂ，３７ｃ，３７ｄ 比較器、７１，７２ 電圧検出器、７３ 電流検出器、１００ａ，１００ｂ，１００ｃ，１００ｄ 単位コンバータ、１２０ 電力変換装置、１５０ モータ駆動装置、２００ 制御装置、２００ａ プロセッサ、２００ｂ メモリ、３２１，３２４ 差分器、３２２ 電圧制御器、３２３ 乗算器、３２５ 電流制御器、３４１，３４４，３４６ 保持部、３４２，３４５，３４７ 補正量演算部、３４３ａ，３４３ｂ，３４３ｃ，３４３ｄ 加算器、５０４ 圧縮要素、５０５ 圧縮機、５０６ 冷凍サイクル部、５０６ａ 四方弁、５０６ｂ 室内熱交換器、５０６ｃ 膨張弁、５０６ｄ 室外熱交換器。

Claims (14)

  1. １つのリアクタと、少なくとも１つのスイッチング素子とを有する単位コンバータを複数の相数分有し、交流電源から出力される交流電圧を直流電圧に変換するコンバータ回路と、
    複数の前記リアクタのそれぞれに流れる電流の合計値を検出する電流検出器と、
    前記コンバータ回路の出力電圧を検出する電圧検出器と、
    前記電流検出器及び前記電圧検出器の検出値に基づいて基準デューティを生成すると共に、前記基準デューティを補正した補正デューティと、キャリア信号との比較結果に基づいて前記スイッチング素子を制御するためのパルス幅変調信号を生成する制御装置と、
    を備え、
    前記キャリア信号の周期であるキャリア周期は、前記交流電圧の周期である電源周期よりも短く、
    第１キャリア周期における第１の基準デューティと、前記第１キャリア周期の次の周期である第２キャリア周期における第２の基準デューティとが異なる値である場合、第１の補正デューティと、第２の補正デューティとは異なる値に制御され、
    前記第１の補正デューティは、１電源周期後の第１キャリア周期における第１の相の補正デューティであり、
    前記第２の補正デューティは、前記１電源周期後の前記第１キャリア周期における第２の相の補正デューティである
    電力変換装置。
  2. 前記第１及び第２の補正デューティの生成に用いられる前記電流検出器の検出値は、前記１電源周期後の前記第１キャリア周期が始まるタイミングまでに検出される
    請求項１に記載の電力変換装置。
  3. 前記第１及び第２の補正デューティの生成に用いられる前記電流検出器の検出値は、前記１電源周期後の前記第１キャリア周期よりも１キャリア周期前のキャリア周期が始まるタイミングまでに検出される
    請求項１に記載の電力変換装置。
  4. 前記制御装置は、前記第１及び第２の基準デューティを保持し、前記第１及び第２の基準デューティと、前記相数とに基づいて、前記第１及び第２の補正デューティを生成する
    請求項１から３の何れか１項に記載の電力変換装置。
  5. 前記制御装置は、基準相の基準デューティは補正せず、前記基準相以外の基準デューティを補正する
    請求項４に記載の電力変換装置。
  6. 前記制御装置は、基準相の基準デューティ及び前記基準相以外の基準デューティを共に補正する
    請求項４に記載の電力変換装置。
  7. 前記第１の相と前記第２の相とが隣接する相である場合、前記第１の補正デューティと前記第２の補正デューティとの間の差分は、前記第１の基準デューティと前記第２の基準デューティとの差分を前記相数で除した値に相当する
    請求項１から６の何れか１項に記載の電力変換装置。
  8. 前記第１の相と前記第２の相とが隣接する相である場合、前記第１の補正デューティと前記第２の補正デューティとの間の差分は、前記第１の基準デューティと前記第２の基準デューティとの差分を前記相数に１を加えた値で除した値に相当する
    請求項１から６の何れか１項に記載の電力変換装置。
  9. 複数の前記スイッチング素子は、ワイドバンドギャップ半導体により形成されている
    請求項１から８の何れか１項に記載の電力変換装置。
  10. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム、酸化ガリウム又はダイヤモンドである
    請求項９に記載の電力変換装置。
  11. 請求項１から１０の何れか１項に記載の電力変換装置と、
    前記電力変換装置から出力される直流電力を交流電力に変換するインバータと、を備える
    モータ駆動装置。
  12. 請求項１１に記載のモータ駆動装置を備える
    送風機。
  13. 請求項１１に記載のモータ駆動装置を備える
    圧縮機。
  14. 請求項１２に記載の送風機及び請求項１３に記載の圧縮機の少なくとも一方を備える
    空気調和機。
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