JP7040674B2 - 回路素子 - Google Patents

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Description

本発明は、基材層の積層体内にコイル導体を備える回路素子に関する。
従来、基材層の積層体内にコイル導体を設けることによって、チップインダクタや、チップトランス等の回路素子が構成されている。また、上記積層体内にキャパシタ電極を更に設けることによって、例えばＬＣ複合部品として用いられる回路素子が構成されている。
例えば特許文献１には、絶縁体層が積層されてなる積層体にインダクタ及びキャパシタが形成されることによって構成され、フィルタとして用いられる回路素子が示されている。
特開２０１３－２１４４９号公報
基材層の積層体内の所定の層間に積層方向に巻回軸を有するコイル導体が設けられた回路素子において、内部素子間を接続する電極（例えばキャパシタ電極とコイル導体とを接続する電極）として、ビア導体を積層体内に配置すると、そのビア導体の形成領域分だけコイル開口は小さくなる。例えば、ビア導体をコイル導体形成領域の外側に形成し、このビア導体の形成位置を避けるようにコイル導体の形状を定めた場合、コイル開口は小さくなる。キャパシタ電極についても同様に、ビア導体の形成領域分だけ面積は小さくなる。
一方、内部素子間を接続する電極を積層体の側面に形成すると、上記問題は避けられる。しかし、この内部素子間接続用外部電極はコイル導体が発する磁束を妨げるおそれがある。その結果、インダクタのＱ値の低下や、コイル間の結合係数の低下を招く。
そこで、本発明の目的は、基材層の積層体内部を効率的に利用でき、かつ、内部素子間接続用外部電極による、コイル導体の発する磁束の阻害を抑制した回路素子を提供することにある。
本開示の一例としての回路素子は、
基材層が積層されて形成される直方体形状の積層体、当該積層体の内部に設けられた内部素子、前記積層体の外面に設けられた第１外部電極及び第２外部電極を備え、
前記内部素子は前記第１外部電極及び前記第２外部電極に接続されるコイル導体を含み、
前記コイル導体は前記基材層の積層方向に巻回軸を有し、
前記第１外部電極は、前記積層体の、前記積層方向の底面である実装面に接する位置に設けられ、
前記第２外部電極は、前記積層体の４側面のうち隣接する第１側面及び第２側面の交線である側稜部に接する位置、かつ前記実装面から離間する位置に設けられ、
前記実装面に対する平行方向において、前記第２外部電極の最大幅は前記第１外部電極の最大幅より小さい。
本発明によれば、内部素子に接続される第２外部電極が積層体の側稜部に接する位置に形成されているので、基材層の積層体内部を効率的に利用でき、かつ、この第２外部電極による、コイル導体の発する磁束の阻害が抑制された回路素子が得られる。
図１は第１の実施形態に係る回路素子１０１の斜視図である。 図２は回路素子１０１の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。 図３（Ａ）は、Ｘ－Ｚ面に平行で、且つ回路素子１０１の中央を通る面での断面図である。図３（Ｂ）は、Ｘ－Ｚ面に平行で、且つ回路素子１０１の第３外部電極Ｅ３１及び第１外部電極Ｅ１４を通る面での断面図である。 図４は回路素子１０１の回路図である。 図５は回路素子１０１内のコイル導体と第２外部電極との干渉について示す図である。 図６は回路素子１０１の３つの側面に現れる各外部電極の幅を示す図である。 図７は第２の実施形態に係る回路素子１０２の斜視図である。 図８は回路素子１０２の各基材層に形成されている導体パターンを示す分解平面図である。 図９は回路素子１０２の回路図である。 図１０は比較例としての回路素子の斜視図である。 図１１は比較例としての回路素子内のコイル導体と外部電極との干渉について示す図である。
以降、図を参照して幾つかの具体的な例を挙げて、本発明を実施するための複数の形態を示す。各図中には同一箇所に同一符号を付している。要点の説明又は理解の容易性を考慮して、実施形態を説明の便宜上、複数の実施形態に分けて示すが、異なる実施形態で示した構成の部分的な置換又は組み合わせは可能である。第２の実施形態以降では第１の実施形態と共通の事柄についての記述を省略し、異なる点についてのみ説明する。特に、同様の構成による同様の作用効果については実施形態毎には逐次言及しない。
《第１の実施形態》
図１は第１の実施形態に係る回路素子１０１の斜視図である。この回路素子１０１は、基材層が積層されて形成される直方体形状の積層体１、この積層体１の内部に設けられた内部素子、積層体１の外面に設けられた第１外部電極Ｅ１２，Ｅ１３，Ｅ１４、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４及び第３外部電極Ｅ３１を備える。上記内部素子は第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４に接続されるコイル導体を含む。このコイル導体は、後に示すとおり、基材層の積層方向（図１におけるＺ軸に平行方向）に巻回軸を有する。図１においては、積層体１の各辺に平行な軸をＸ，Ｙ，Ｚ軸として座標軸を表している。
第１外部電極Ｅ１２，Ｅ１３，Ｅ１４は、積層体１の、積層方向の底面である実装面Ｂに接する位置に設けられている。第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は、積層体１の４側面ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４のうち、隣接する２側面の交線である側稜部ＳＬ１２，ＳＬ２３，ＳＬ３４，ＳＬ４１に、かつ実装面Ｂから離間する位置に設けられている。
実装面Ｂに対する平行方向において、第２外部電極Ｅ２２，Ｅ２３，Ｅ２４の最大幅は第１外部電極Ｅ１２，Ｅ１３，Ｅ１４の最大幅より小さい。また、第２外部電極Ｅ２１の最大幅は第３外部電極Ｅ３１の最大幅より小さい。
図２は回路素子１０１の各基材層に形成されている絶縁基材パターン及び導体パターンを示す分解平面図である。基材層Ｓ１は最上層の基材層であり、基材層Ｓ１３は最下層の基材層である。基材層Ｓ２～Ｓ１２は、最上層の基材層Ｓ１と最下層の基材層Ｓ１３との間にある基材層である。基材層Ｓ１３の下面には、第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第３外部電極Ｅ３１が形成されている。基材層Ｓ２～Ｓ１０には第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が形成されている。基材層Ｓ１１には第２外部電極Ｅ２２，Ｅ２３，Ｅ２４が形成されている。また、基材層Ｓ１２には第２外部電極Ｅ２２，Ｅ２３，Ｅ２４及び第３外部電極Ｅ３１が形成されている。第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は各基材層Ｓ２～Ｓ１２を貫通するように設けられている。つまり、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は複数の基材層にまたがるように基材層の積層方向において連続的に形成されている。このように、各基材層に形成されている第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は同一符号の外部電極同士で導通する。基材層Ｓ１２に形成されている第２外部電極Ｅ２２，Ｅ２３，Ｅ２４は基材層Ｓ１３に形成されている第１外部電極Ｅ１２，Ｅ１３，Ｅ１４にそれぞれ導通する。また、基材層Ｓ１２に形成されている第３外部電極Ｅ３１と基材層Ｓ１３に形成されている第３外部電極Ｅ３１とは導通する。
基材層Ｓ２，Ｓ３，Ｓ４には第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３がそれぞれ形成されている。また、基材層Ｓ６，Ｓ７，Ｓ８には第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３がそれぞれ形成されている。図２において破線はビア導体による接続位置を示している。
第１コイル導体Ｌ１１の第１端は第２外部電極Ｅ２２に接続されている。基材層Ｓ３には、第１コイル導体Ｌ１１の第２端と第１コイル導体Ｌ１２の第１端とを接続するビア導体が形成されている。また、基材層Ｓ４には、第１コイル導体Ｌ１２の第２端と第１コイル導体Ｌ１３の第１端とを接続するビア導体が形成されている。第１コイル導体Ｌ１３の第２端は第２外部電極Ｅ２１に接続されている。上記第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３及びビア導体によって、後に示す第１コイルＬ１が構成される。
第２コイル導体Ｌ２１の第１端は第２外部電極Ｅ２１に接続されている。基材層Ｓ７には、第２コイル導体Ｌ２１の第２端と第２コイル導体Ｌ２２の第１端とを接続するビア導体が形成されている。また、基材層Ｓ８には、第２コイル導体Ｌ２２の第２端と第２コイル導体Ｌ２３の第１端とを接続するビア導体が形成されている。第２コイル導体Ｌ２３の第２端は第２外部電極Ｅ２３に接続されている。上記第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３及びビア導体によって、後に示す第２コイルＬ２が構成される。
基材層Ｓ９，Ｓ１０には、キャパシタ電極Ｃ１，Ｃ２がそれぞれ形成されている。上記キャパシタ電極Ｃ１，Ｃ２によって、後に示すキャパシタＣが構成される。
積層体１の各基材層Ｓ１～Ｓ１３は、感光性絶縁ペースト及び感光性導電ペーストのスクリーン印刷、露光及び現像によって形成され、これら基材層の積層形成によって積層体１は形成される。
具体的には、感光性絶縁ペースト層をスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像する。これにより外部電極用の開口やビアホール等を有する絶縁基材パターンを形成する。また、感光性導電ペーストをスクリーン印刷し、紫外線を照射し、アルカリ溶液で現像することによって導体パターンを形成する。この絶縁基材パターン及び導体パターンの積層によって、マザー積層体を得る。その後、このマザー積層体を個片に分断することによって多数の積層体１を得る。各外部電極の表面には、はんだ付け性向上、導電率向上、耐環境性向上を目的として、例えばNi / Auめっきを施す。
上記積層体１の形成方法はこれに限らない。例えば、導体パターン形状に開口したスクリーン版による導体ペーストを印刷し積層する工法でもよい。絶縁基材に導体箔を貼付し、導体箔のパターンニングによって各基材層の導体パターンを形成してもよい。また、外部電極の形成方法もこれに限らず、例えば、積層した素体に対する導体ペーストのディッピングやスパッタリング法によって、積層体１の底面及び側面に外部電極を形成してもよく、さらに、その表面にめっき加工を施してもよい。
図３（Ａ）は、Ｘ－Ｚ面に平行で、且つ回路素子１０１の中央を通る面での断面図である。また、図３（Ｂ）は、Ｘ－Ｚ面に平行で、且つ回路素子１０１の第３外部電極Ｅ３１及び第１外部電極Ｅ１４を通る面での断面図である。
Ｚ軸に平行方向に視て、上記第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３のコイル開口と上記第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３のコイル開口とは重なるので（巻回軸が揃っているので）、第１コイルＬ１と第２コイルＬ２とは磁界結合する。
図４は回路素子１０１の回路図である。回路素子１０１は、上記第１コイル導体Ｌ１１，Ｌ１２，Ｌ１３によって構成される第１コイルＬ１、上記第２コイル導体Ｌ２１，Ｌ２２，Ｌ２３によって構成される第２コイルＬ２、上記キャパシタ電極Ｃ１，Ｃ２によって構成されるキャパシタＣを備える。端子Ｔ１は上記第１外部電極Ｅ１２に相当し、端子Ｔ２は上記第１外部電極Ｅ１３に相当する。また、端子Ｔ４は上記第１外部電極Ｅ１４に相当する。この回路は、端子Ｔ４がグランド電位に接続され、端子Ｔ１，Ｔ２に不平衡信号を入出力するフィルタ回路として作用する。つまり、第１コイルＬ１、第２コイルＬ２のインダクタとキャパシタＣとでＬＣフィルタ回路が構成される。
図５は本実施形態の回路素子内のコイル導体と第２外部電極との干渉について示す図である。図１０は比較例としての回路素子の斜視図であり、図１１はこの比較例としての回路素子内のコイル導体と外部電極との干渉について示す図である。
図１０、図１１に示す比較例としての回路素子は、対向する２側面に外部電極Ｅ１Ａ，Ｅ１Ｂ，Ｅ１Ｃ，Ｅ１Ｄ及び外部電極Ｅ２を備える。外部電極Ｅ２は、積層体内の内部素子に接続される。この例のように、外部電極が直方体状の積層体１の対向する２側面に形成されていると、これら外部電極を避ける形状のコイル導体パターンを設けることになり、コイル導体パターンの周回範囲を大きくとれない。また、キャパシタ電極についてもその面積を大きくとれない。
これに対して、本実施形態では、図５に表れているように、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４はコイル導体の周回範囲を阻害しにくい。このことにより、コイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３の周回範囲を大きく確保できる。
図５、図１１において、矢じり付き破線は、コイル導体によって形成される磁束を概略的に表している。比較例としての回路素子では、図１１に示すように、外部電極Ｅ１Ａ，Ｅ１Ｂ，Ｅ１Ｃ，Ｅ１Ｄ及び外部電極Ｅ２が磁束の経路を遮ってしまう。そのため、コイル間の結合係数の低下やコイルのＱ値の劣化が生じる。
図５に示すコイル開口の内側において破線で示す領域は、コイル導体が周回することで形成される角部の内側に挟まれる領域であり、磁束密度の高い領域である。一方、コイル開口の外側において二点鎖線で示す領域は、コイル導体が周回することで形成される角部の外側に形成される領域であり、磁束密度の低い領域である。本実施形態の回路素子１０１では、この磁束密度の低い領域に第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が形成されているので、これら第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が、コイル導体によって形成される磁束を遮る割合は非常に少ない。その結果、コイル間の結合係数の低下やコイルのＱ値の劣化が回避される。
図６は回路素子１０１の３つの側面に現れる各外部電極の幅を示す図である。図１、図６から明らかなように、この例では、第１側面ＲＳ１は広面積の側面、第２側面ＲＳ２は狭面積の側面である。第２外部電極Ｅ２１，Ｅ２４の第１側面ＲＳ１における幅（実装面に対する平行方向の幅）は、第２側面ＲＳ２における幅（実装面に対する平行方向の幅）より大きい。第２外部電極Ｅ２２，Ｅ２３についても同様である。また、第３外部電極Ｅ３１も、第１側面ＲＳ１における幅は、第２側面ＲＳ２における幅より大きい。
このように、直方体形状の積層体の長手方向と、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４の長手方向が一致しているので、積層体１の各側面において、側面に対する第２外部電極の占有率が揃う。そのことにより、コイル導体パターンは、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４を避ける形状にしやすく、積層体１内部の容積を効率的に利用できる。
既に述べたとおり、本実施形態によれば、内部素子であるコイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３及びキャパシタ電極Ｃ１，Ｃ２に接続される第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が積層体１の側稜部ＳＬ１２，ＳＬ２３，ＳＬ３４，ＳＬ４１に接する位置に形成されているので、積層体１の内部容積が効率的に利用できる。また、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は、コイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３が発する磁束を遮り難い位置にあるので、第１コイルＬ１と第２コイルＬ２との結合係数の低下やコイルのＱ値の劣化が抑制される。
また、本実施形態によれば、第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第３外部電極Ｅ３１は、積層体１の実装面Ｂに接し、かつ側稜部ＳＬ１２，ＳＬ２３，ＳＬ３４，ＳＬ４１に接する位置に設けられているので、積層体１の内部容積が効率的に利用できる。また、第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第３外部電極Ｅ３１は、コイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３が発する磁束を遮り難い位置にあるので、第１コイルＬ１と第２コイルＬ２との結合係数の低下やコイルのＱ値の劣化が抑制される。
また、本実施形態によれば、第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第３外部電極Ｅ３１が、直方体形状の積層体１の実装面Ｂに角部に配置されるので、回路基板への回路素子１０１の表面実装時に、回路素子１０１が立ち上がるツームストーン現象が起きにくい。
さらに、本実施形態によれば、実装面Ｂに対する平行方向において、第２外部電極Ｅ２２，Ｅ２３，Ｅ２４の幅は第１外部電極Ｅ１２，Ｅ１３，Ｅ１４の幅より小さい。同様に、第２外部電極Ｅ２１の幅は第３外部電極Ｅ３１の幅より小さい。この構造により、磁束密度が高い箇所での外部電極の占有領域が小さくなるため、外部電極に磁束がぶつかりにくくなり、コイル導体の発する磁束の阻害が抑制される。このような効果を有効とするためには、第２外部電極Ｅ２２，Ｅ２３，Ｅ２４の最大幅が第１外部電極Ｅ１２，Ｅ１３，Ｅ１４の最大幅より小さくなっていればよい。同様に、第２外部電極Ｅ２１の最大幅が第３外部電極Ｅ３１の最大幅より小さくなっていればよい。
また、図６から明らかなように、第１の外部電極E１２および第２の外部電極E２２は積層体の側面ＲＳ２においてＬ字状に形成され、実装面と接するＬ字状下部である第１外部電極Ｅ１２の、積層方向の長さは、積層体の側稜部（図１に示すＳＬ２３）と接するＬ字状側部である第２外部電極Ｅ２２の長さよりも小さい。この構造により、リフローはんだ工程が複数回繰り返されても、はんだが第１外部電極Ｅ１２，Ｅ１３，Ｅ１４及び第３外部電極Ｅ３１部分にまで濡れ上がり、その部分にのみ「はんだフィレット」が形成される。つまり、はんだの濡れ上がり範囲が規制される。その結果、回路基板に対する回路素子１０１の高い実装強度が得られる。また、積層方向の長い範囲に亘って外部電極が形成されているにもかかわらず、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４にまでははんだが濡れ上がり難いので、回路素子１０１が立ち上がるツームストーン現象を防止できる。また、第２外部電極Ｅ２１と第３外部電極Ｅ３１とのはんだブリッジも防止できる。
《第２の実施形態》
第２の実施形態では、第１の実施形態で示した回路素子１０１とは、第１外部電極及び第２外部電極の構成が異なる回路素子の例について示す。
図７は第２の実施形態に係る回路素子１０２の斜視図である。この回路素子１０２は、基材層が積層されて形成される直方体形状の積層体１、この積層体１の内部に設けられた内部素子、積層体１の外面に設けられた第１外部電極Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４及び第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４を備える。図１に示した回路素子１０１とは、第１外部電極Ｅ１１を備えることと、この第１外部電極Ｅ１１に第２外部電極Ｅ２１が導通している点で異なる。
図８は回路素子１０２の各基材層に形成されている導体パターンを示す分解平面図である。基材層Ｓ１は最上層の基材層であり、基材層Ｓ１３は最下層の基材層である。基材層Ｓ２～Ｓ１２は、最上層の基材層Ｓ１と最下層の基材層Ｓ１３との間にある基材層である。基材層Ｓ１３の下面には、第１外部電極Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４が形成されている。基材層Ｓ２～Ｓ１２には第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が形成されている。各基材層に形成されている第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は同一符号の外部電極同士で導通する。基材層Ｓ１２に形成されている第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は、基材層Ｓ１３に形成されている第１外部電極Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４にそれぞれ導通する。その他の構成は第１の実施形態で示したとおりである。
図９は回路素子１０２の回路図である。回路素子１０２は、第１コイルＬ１、第２コイルＬ２及びキャパシタＣを備える。端子Ｔ１は第１外部電極Ｅ１２に相当し、端子Ｔ２は第１外部電極Ｅ１３に相当する。端子Ｔ３は第１外部電極Ｅ１１に相当する。また、端子Ｔ４は第１外部電極Ｅ１４に相当する。この回路は、端子Ｔ４がグランド電位に接続され、端子Ｔ１，Ｔ２に不平衡信号を入出力するＬＣフィルタ回路として作用する。
図１に示した例では、第３外部電極Ｅ３１が第１外部電極及び第２外部電極に繋がらない、単なる実装用の電極であったが、第２の実施形態で示すように、全ての第２外部電極がそれぞれ第１外部電極に繋がっていてもよい。
本実施形態によれば、内部素子であるコイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３及びキャパシタ電極Ｃ１，Ｃ２に接続される第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４が積層体１の側稜部に接する位置に形成されているので、積層体１の内部容積が効率的に利用できる。また、第２外部電極Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４は、コイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３が発する磁束を遮り難い位置にあるので、第１コイルＬ１と第２コイルＬ２との結合係数の低下やコイルのＱ値の劣化が抑制される。
また、本実施形態によれば、第１外部電極Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４は、積層体１の実装面Ｂに接し、かつ側稜部に接する位置に設けられているので、積層体１の内部容積が効率的に利用できる。また、第１外部電極Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４は、コイル導体Ｌ１１，Ｌ１２，Ｌ１３，Ｌ２１，Ｌ２２，Ｌ２３が発する磁束を遮り難い位置にあるので、第１コイルＬ１と第２コイルＬ２との結合係数の低下やコイルのＱ値の劣化が抑制される。
最後に、上述の実施形態の説明は、すべての点で例示であって、制限的なものではない。当業者にとって変形及び変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
例えば、外部電極の外形線は、図１、図７に示した直交３軸の座標におけるＸ，Ｙ，Ｚの軸に平行な線で構成されるものに限らない。例えば、上記外形線に、上記３軸から傾斜する部分を有していてもよい。また、丸みや曲線を有していてもよい。外部電極の形状については種々のバリエーションが考えられる。
また、第２外部電極は直方体形状の積層体１の４つの角部すべてに無くてもよく、必要な数だけ設ければよい。
また、以上に示した例では、第１外部電極を実装面及び側稜部に接する位置に設けたが、側稜部に接しない位置に設けてもよい。その場合でも、第１外部電極は実装面に接する位置にあるので、積層体内の内部素子のパターン形成範囲にあまり制限を与えることはない。
Ｂ…実装面
Ｃ…キャパシタ
Ｃ１，Ｃ２…キャパシタ電極
Ｅ１１，Ｅ１２，Ｅ１３，Ｅ１４…第１外部電極
Ｅ１Ａ，Ｅ１Ｂ，Ｅ１Ｃ，Ｅ１Ｄ…外部電極
Ｅ２…外部電極
Ｅ２１，Ｅ２２，Ｅ２３，Ｅ２４…第２外部電極
Ｅ３１…第３外部電極
Ｌ１…第１コイル
Ｌ１１，Ｌ１２，Ｌ１３…第１コイル導体
Ｌ２…第２コイル
Ｌ２１，Ｌ２２，Ｌ２３…第２コイル導体
ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ４…側面
Ｓ１～Ｓ１３…基材層
ＳＬ１２，ＳＬ２３，ＳＬ３４，ＳＬ４１…側稜部
Ｔ１，Ｔ２，Ｔ３，Ｔ４…端子
１…積層体
１０１，１０２…回路素子

Claims (7)

  1. 基材層が積層されて形成される直方体形状の積層体、当該積層体の内部に設けられた内部素子、前記積層体の外面に設けられた第１外部電極、第２外部電極及び第３外部電極を備え、
    前記内部素子は前記第１外部電極に接続されるコイル導体を含み、
    前記コイル導体は前記基材層の積層方向に巻回軸を有し、
    前記第１外部電極は、前記積層体の、前記積層方向の底面である実装面に接する位置に設けられ、
    前記第２外部電極は、前記積層体の４側面のうち隣接する２側面の交線である側稜部に接する位置、かつ前記積層体の、前記積層方向の底面である実装面から離間する位置に設けられ、
    前記第３外部電極は、前記第２外部電極に繋がらず、前記実装面に接する位置に設けられ、かつ前記第２外部電極と共に前記側稜部に設けられる、
    回路素子。
  2. 前記実装面に対する平行方向において、前記第２外部電極の最大幅は前記第１外部電極の最大幅より小さい、
    請求項１に記載の回路素子。
  3. 前記第１外部電極は、前記実装面及び前記側稜部に接する位置に設けられた、
    請求項１または請求項２に記載の回路素子。
  4. 前記積層体の隣接する２側面は、広面積の第１側面と狭面積の第２側面とで構成され、
    前記第２外部電極の、前記第１側面における前記実装面に対する平行方向の幅は前記第２側面における前記実装面に対する平行方向の幅より大きい、
    請求項１から３のいずれかに記載の回路素子。
  5. 前記内部素子は前記第２外部電極に接続されるキャパシタ電極を含む、
    請求項１から４のいずれかに記載の回路素子。
  6. 前記コイル導体によるインダクタと前記キャパシタ電極によるキャパシタとでＬＣフィルタ回路が構成される、請求項５に記載の回路素子。
  7. 前記第１外部電極及び前記第２外部電極は前記積層体の側面においてＬ字状に形成され、前記実装面に接するＬ字状下部の前記積層方向の長さは、前記側稜部に接するＬ字状側部の前記積層方向の長さよりも小さい、請求項１から６のいずれかに記載の回路素子。
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