JP2009076719A

JP2009076719A - チップ型ｌｃ複合素子

Info

Publication number: JP2009076719A
Application number: JP2007244830A
Authority: JP
Inventors: Hiroshi Tomita; 浩史冨田; Mikio Taoka; 幹夫田岡
Original assignee: Panasonic Corp
Current assignee: Panasonic Corp
Priority date: 2007-09-21
Filing date: 2007-09-21
Publication date: 2009-04-09

Abstract

【課題】本発明は、導体パターンが収縮してコイル部のインダクタンス値とコンデンサ部の静電容量値がばらつくのを抑制することができ、これにより、特性のばらつきの抑制が図れる信頼性の高いチップ型ＬＣ複合素子を提供することを目的とするものである。
【解決手段】本発明のチップ型ＬＣ複合素子は、保護部５を、絶縁体層８に導体パターン１ａ〜１ｃを埋設した絶縁樹脂層を積層することにより形成し、かつコイル部２とコンデンサ部３および外部電極部６は前記絶縁体層８に埋設された導体パターン１ａ〜１ｃを積層することにより形成し、さらに前記絶縁体層８は感光性樹脂を感光させて形成するとともに前記導体パターン１ａ〜１ｃはメッキにより析出された銅により形成し、かつ前記導体パターン１ａ〜１ｃと前記絶縁体層８は非焼成により形成したものである。
【選択図】図１

Description

本発明は、各種電子機器のトラップ回路またはフィルタ回路に用いられるチップ型ＬＣ複合素子に関するものである。

従来のこの種のチップ型ＬＣ複合素子としては、銀、銀−パラジウム等の導電ペーストをスパイラル状に印刷した複数のセラミックグリーンシートと、導電ペーストをコンデンサ電極状に印刷した複数のセラミックグリーンシートとを積層し、そしてチップ状の個片に分断するとともに焼成し、その後、外部電極部をメッキ等により形成するようにしたものが知られている（特許文献１参照）。
特開２００３−６９３５８号公報

上記した従来のチップ型ＬＣ複合素子は、導電ペーストの印刷にスクリーン印刷を用いているが、焼成前の導電パターンの寸法精度は悪く、また焼成時には導電パターンの収縮が生じる。さらに、導電ペーストに加えてセラミックグリーンシートも焼成時には収縮が生じるため、その影響はさらに大きくなる。

このため、収縮度を予測して導電パターンの寸法を設定する必要があるが、焼成時の条件のばらつきによって収縮度が安定しないため、所定の導体パターンを精度よく形成することは難しい。

特に、外形寸法が１ｍｍ以下である小型化されたチップ部品では、この収縮の影響が大きく所定の導体パターンが精度よく形成されないため、コイル部のインダクタンス値や、コンデンサ部の静電容量値のばらつきへの影響が大きくなり、その結果、トラップ回路やフィルター回路としての共振周波数が設定値からずれたり、除去信号の減衰特性が悪化したり、信号波形が劣化するなど特性劣化を生じて、チップ型ＬＣ複合素子の小型化ができないという課題を有していた。

本発明は上記従来の課題を解決するもので、導体パターンが収縮してコイル部のインダクタンス値とコンデンサ部の静電容量値がばらつくのを抑制することができ、これにより、特性のばらつきの抑制が図れる信頼性の高いチップ型ＬＣ複合素子を提供することを目的とするものである。

上記目的を達成するために、本発明は以下の構成を有するものである。

本発明の請求項１に記載の発明は、複数の導体パターンを螺旋状に配置して形成したコイル部と、このコイル部に対応するとともに平板状の複数の導体パターンを平行に配置して形成したコンデンサ部とにより構成されたＬＣ回路部と、このＬＣ回路部を埋設した保護部と、前記ＬＣ回路部と接続されるとともに一部を前記保護部から露出させた外部電極部とを備え、前記保護部を、絶縁体層に導体パターンを埋設した絶縁樹脂層を積層することにより形成し、かつ前記コイル部とコンデンサ部および外部電極部は前記絶縁体層に埋設された導体パターンを積層することにより形成し、さらに前記絶縁体層は感光性樹脂を感光させて形成するとともに前記導体パターンはメッキにより析出された銅により形成し、かつ前記導体パターンと絶縁体層は非焼成により形成したもので、この構成によれば、導体パターンと絶縁体層を非焼成により形成しているため、焼成工程時に発生する導体パターンと絶縁体層の寸法収縮をなくすることができるものである。この場合、特に、絶縁体層は感光性樹脂を感光させて形成しているため、フォトリソグラフィー工法を用い、導電パターンに合わせたマスクで絶縁体層を形成すれば、導体パターンが埋設されるパターンを高精度に絶縁体層に形成することができ、また、このパターンにメッキにより析出される銅で導体パターンを形成しているため、導電パターンが収縮することはなくなり、これにより、コイル部のインダクタンス値とコンデンサ部の静電容量値がばらつくのを抑制することができるため、トラップ回路、フィルタ回路としての特性がばらつくのも抑制することができるという作用効果を有するものである。

本発明の請求項２に記載の発明は、特に、コイル部の両端に一対の外部電極部を設けるとともに、コンデンサ部の両端に一対の外部電極部を設けたもので、この構成によれば、コイル部とコンデンサ部のそれぞれの両端に独立した外部電極部を設けているため、チップ型ＬＣ複合素子を実装する実装基板で外部電極部間を接続すれば、並列共振回路、直列共振回路として用いたり、Ｌ型のフィルター回路として用いたりすることができ、これにより、複数のバリエーションの回路素子として用いることができるという作用効果を有するものである。

本発明の請求項３に記載の発明は、特に、ＬＣ回路部を、コイル部とコンデンサ部を並列接続したものを二組接続部で直列に接続することにより構成したもので、この構成によれば、ＬＣ並列共振型のトラップ回路を二組接続部で直列に接続することにより構成しているため、１つのチップ型ＬＣ複合素子で不要な２つの特定周波数のノイズをカットしたトラップ回路として用いることができ、これにより、部品点数の増大を抑制することができるという作用効果を有するものである。

本発明の請求項４に記載の発明は、特に、螺旋状のコイル部の巻回軸方向と平行に平板状の導体パターンを配置してコンデンサ部を形成したもので、この構成によれば、平板状の導体パターンがコイル部で発生する磁束を遮ることがなくなるため、コイル部のＱ特性を向上させることができ、これにより、トラップ回路、フィルタ回路としての特性を向上させることができるという作用効果を有するものである。

本発明の請求項５に記載の発明は、特に、ＬＣ回路部とこのＬＣ回路部の両端に接続した外部電極部とを複数組一体に保護部に埋設したもので、この構成によれば、ＬＣ回路部と外部電極部とを複数組アレイ化しているため、アレイ化していないチップ型ＬＣ複合素子を複数個用いた場合に比べて、部品点数の削減が図れて実装基板の実装面積を小さくすることができるとともに、実装時の工数も削減することができるという作用効果を有するものである。

以上のように本発明のチップ型ＬＣ複合素子は、ＬＣ回路部を埋設した保護部を、絶縁体層に導体パターンを埋設した絶縁樹脂層を積層することにより形成し、かつコイル部とコンデンサ部および外部電極部は前記絶縁体層に埋設された導体パターンを積層することにより形成し、さらに前記絶縁体層は感光性樹脂を感光させて形成するとともに前記導体パターンはメッキにより析出された銅により形成し、かつ前記導体パターンと絶縁体層は非焼成により形成しているため、焼成工程時に発生する導体パターンと絶縁体層の寸法収縮をなくすることができ、また、絶縁体層は感光性樹脂を感光させて形成しているため、フォトリソグラフィー工法を用い、導電パターンに合わせたマスクで絶縁体層を形成すれば、導体パターンが埋設されるパターンを高精度に絶縁体層に形成でき、そしてまた、このパターンにメッキにより析出される銅で導体パターンを形成しているため、導電パターンが収縮することはなくなり、これにより、コイル部のインダクタンス値とコンデンサ部の静電容量値がばらつくのも抑制することができ、この結果、外形寸法を１ｍｍ以下に小型化することが可能になるという優れた効果を奏するものである。

（実施の形態１）
以下、実施の形態１を用いて、本発明の特に請求項１に記載の発明について図面を参照しながら説明する。

図１は本発明の実施の形態１におけるチップ型ＬＣ複合素子の保護部を透過した斜視図、図２は図１のＡ−Ａ線断面図、図３は図１のチップ型ＬＣ複合素子を絶縁樹脂層毎に分解した状態を示す斜視図である。

この図１〜図３に示すように、本発明の実施の形態１におけるチップ型ＬＣ複合素子は、複数の導体パターン１ａを螺旋状に配置して形成したコイル部２と、このコイル部２に対応するとともに平板状の複数の導体パターン１ｂを平行に配置して形成したコンデンサ部３とにより構成されたＬＣ回路部４と、このＬＣ回路部４を埋設した保護部５と、前記ＬＣ回路部４と接続されるとともに一部を前記保護部５から露出させた外部電極部６とを備えることにより、チップ型ＬＣ複合素子７を構成しているものである。

この場合、前記保護部５は、絶縁体層８に所定の導体パターン１ａ、１ｂ、１ｃを埋設した絶縁樹脂層９ａ〜９ｐを積層することにより形成しており、図２における破線は絶縁樹脂層９ａ〜９ｐのそれぞれの境界を示したものである。

また、前記コイル部２は導体パターン１ａを積層することにより形成し、かつコンデンサ部３は導電パターン１ｂを積層することにより形成し、さらに外部電極部６は導体パターン１ｃを積層することにより形成しているものである。

そしてまた、前記絶縁体層８は感光性樹脂１１を感光させて形成するとともに導体パターン１ａ、１ｂ、１ｃはメッキにより析出された銅により形成しており、さらにこれらの導体パターン１ａ、１ｂ、１ｃと絶縁樹脂層９ａ〜９ｐは非焼成により形成しているものである。

ここで、前記絶縁樹脂層９ａ〜９ｐの形成方法について、図４（ａ）〜（ｄ）に示す本発明の実施の形態１におけるチップ型ＬＣ複合素子の絶縁樹脂層の形成工程を示す断面図を用いて説明する。

図４（ａ）〜（ｄ）は最下層の絶縁樹脂層９ａを形成する工程を示しており、形成工程は次の通りである。

まず、図４（ａ）に示すように、剥離基板１０に感光性樹脂１１を所定の厚みに塗布する。

次に、図４（ｂ）に示すように、フォトリソグラフフィー工法により、所定のマスクを用いて感光性樹脂１１を感光させて絶縁体層８を形成するとともに、所定の空隙部１２を形成する。

次に、図４（ｃ）に示すように、この空隙部１２を有する絶縁体層８の表面に、スパッタ工法、無電解メッキ工法、蒸着工法等により下地導体層（図示せず）を形成し、さらに、この下地導体層上に電解メッキ工法などにより銅をメッキして銅メッキ層１３を形成する。

最後に、図４（ｄ）に示すように、銅メッキ層１３を少なくとも絶縁体層８の上面まで研磨することにより導体パターン１ｃを形成して、絶縁樹脂層９ａを形成したものである。

そして、この絶縁樹脂層９ａの上面に上記と同様の方法で絶縁樹脂層９ｂ〜９ｐを繰り返し積層しながら形成し、最上層の絶縁樹脂層９ｐを形成した後、これらの絶縁樹脂層９ａ〜９ｐを積層して形成した保護部５を剥離基板１０から剥離すれば、チップ型ＬＣ複合素子７を製造することができるものである。

上記のようにして製造されたチップ型ＬＣ複合素子７は、図５の本発明の実施の形態１におけるチップ型ＬＣ複合素子の等価回路図に示すように、コイル部２とコンデンサ部３を並列に接続したＬＣ並列共振回路を構成しており、そして図６の同チップ型ＬＣ複合素子の減衰量と周波数の関係を示した特性曲線図に示すように、ＬＣ並列共振の共振周波数によって特定の周波数１４の減衰量が大きい特性を有しており、この特定の周波数１４のノイズを減衰させるトラップ回路などに使用される。

以上のように本発明の実施の形態１においては、ＬＣ回路部４を埋設した保護部５を、絶縁体層８に導体パターン１ａ、１ｂ、１ｃを埋設した絶縁樹脂層９ａ〜９ｐを積層することにより形成し、かつコイル部２とコンデンサ部３と外部電極部６は絶縁体層８に埋設された導体パターン１ａ、１ｂ、１ｃを積層することにより形成し、さらに前記絶縁体層８は感光性樹脂１１を感光させて形成するとともに導体パターン１ａ、１ｂ、１ｃはメッキにより析出された銅により形成し、かつ導体パターン１ａ、１ｂ、１ｃと絶縁体層８は非焼成により形成しているため、セラミックグリーンシートなどの焼成工程時に発生する導体パターン１ａ、１ｂ、１ｃと絶縁体層８の寸法収縮をなくすることができるものである。

この場合、特に、絶縁体層８は感光性樹脂を感光させて形成しているため、フォトリソグラフィー工法を用い、導電パターン１ａ、１ｂ、１ｃに合わせたマスクで絶縁体層８を形成すれば、導体パターン１ａ、１ｂ、１ｃが埋設されるパターンを高精度に絶縁体層８に形成することができる。

また、このパターンにメッキにより析出される銅で導体パターンを１ａ、１ｂ、１ｃで形成しているため、導電パターン１ａ、１ｂ、１ｃの寸法が収縮することはなくなり、これにより、コイル部２のインダクタンス値とコンデンサ部３の静電容量値がばらつくのを抑制することができるものである。これにより、共振周波数１４がばらつくのを抑制することができるため、トラップ回路、フィルタ回路としての特性がばらつくのも抑制することができるものである。

そして、これらの結果から、チップ型ＬＣ複合素子７の外形寸法を１ｍｍ以下に小型化することが可能になるものである。

（実施の形態２）
以下、実施の形態２を用いて、本発明の特に請求項２に記載の発明について図面を参照しながら説明する。

図７は本発明の実施の形態２におけるチップ型ＬＣ複合素子の保護部を透過した斜視図、図８は同チップ型ＬＣ複合素子の等価回路図、図９は同チップ型ＬＣ複合素子の接続例を示した図であり、この図７〜図９においては、上記した本発明の実施の形態１における構成要素と同じものについては同一番号を付しており、その説明は省略する。

本発明の実施の形態２におけるチップ型ＬＣ複合素子７が、上記した本発明の実施の形態１におけるチップ型ＬＣ複合素子７と異なる点は、コイル部２の両端に一対の外部電極部１５ａ、１５ｂを設けるとともに、コンデンサ部３の両端に一対の外部電極部１６ａ、１６ｂを設けたものである。

この構成においては、コイル部２とコンデンサ部３のそれぞれの両端に独立した外部電極部１５ａ、１５ｂ、１６ａ、１６ｂを設けているため、チップ型ＬＣ複合素子７を実装する実装基板で外部電極部１５ａ、１５ｂ、１６ａ、１６ｂ間を接続すれば、複数のバリエーションの回路素子として使用することができるものである。

図９（ａ）はＬＣの直列共振回路を構成したものであり、図９（ｂ）はＬＣ並列共振回路を構成したもの、また、図９（ｃ）および図９（ｄ）はＬ型のフィルター回路を構成したもので、トラップ回路、ローパスフィルター回路、ハイパスフィルター回路など複数のバリエーションの回路素子として使用することができるものである。

（実施の形態３）
以下、実施の形態３を用いて、本発明の特に請求項３に記載の発明について図面を参照しながら説明する。

図１０は本発明の実施の形態３におけるチップ型ＬＣ複合素子の保護部を透過した斜視図、図１１は図１０におけるＢ−Ｂ線断面図、図１２は本発明の実施の形態３におけるチップ型ＬＣ複合素子の等価回路図、図１３は同チップ型ＬＣ複合素子の減衰量と周波数の関係を示した特性曲線図であり、この図１０〜図１３においては、上記した本発明の実施の形態１における構成要素と同じものについては同一番号を付しており、その説明は省略する。

本発明の実施の形態３におけるチップ型ＬＣ複合素子７が、上記した本発明の実施の形態１におけるチップ型ＬＣ複合素子７と異なる点は、ＬＣ回路部４を、コイル部２とコンデンサ部３を並列接続したものを二組接続部１７で直列に接続することにより構成したものである。

この構成においては、図１２に示すように、ＬＣ並列共振型のトラップ回路を二組接続部１７で直列に接続した構成となるため、図１３に示すように１つのチップ型ＬＣ複合素子７で不要な２つの特定周波数１８、１９のノイズをカットしたトラップ回路として用いることができ、これにより、部品点数の増大を抑制することができるものである。

（実施の形態４）
以下、実施の形態４を用いて、本発明の特に請求項４に記載の発明について図面を参照しながら説明する。

図１４は本発明の実施の形態４におけるチップ型ＬＣ複合素子の保護部を透過した斜視図、図１５は図１４におけるＣ−Ｃ線断面斜視図、図１６は本発明の実施の形態４におけるチップ型ＬＣ複合素子の等価回路図であり、この図１４〜図１６においては、上記した本発明の実施の形態１における構成要素と同じものについては同一番号を付しており、その説明は省略する。

本発明の実施の形態４におけるチップ型ＬＣ複合素子７が、上記した本発明の実施の形態１におけるチップ型ＬＣ複合素子７と異なる点は、螺旋状のコイル部２の巻回軸２０方向と平行に平板状の導体パターン１ｂを配置してコンデンサ部３を形成したものである。

この構成においては、コンデンサ部３の平板状の導体パターン１ｂがコイル部２で発生する磁束２１を遮ることがなくなるため、コイル部２のＱ特性を向上させることができ、これにより、トラップ回路、フィルタ回路としての特性を向上させることができるものである。

（実施の形態５）
以下、実施の形態５を用いて、本発明の特に請求項５に記載の発明について図面を参照しながら説明する。

図１７は本発明の実施の形態５におけるチップ型ＬＣ複合素子の保護部を透過した斜視図、図１８は同チップ型ＬＣ複合素子の等価回路図であり、この図１７、図１８においては、上記した本発明の実施の形態１における構成要素と同じものについては同一番号を付しており、その説明は省略する。

本発明の実施の形態５におけるチップ型ＬＣ複合素子２２が、上記した本発明の実施の形態１におけるチップ型ＬＣ複合素子７と異なる点は、ＬＣ回路部４とこのＬＣ回路部４の両端に接続した外部電極部６とを複数組一体に保護部５に埋設したものである。

この構成においては、ＬＣ回路部４と外部電極部６（チップ型ＬＣ複合素子７に相当）を複数組設けてアレイ化することによりチップ型ＬＣ複合素子２２を構成しているため、アレイ化していないチップ型ＬＣ複合素子７を複数個用いた場合に比べて、部品点数の削減が図れて実装基板の実装面積を小さくすることができるとともに、実装時の工数も削減することができるものである。

なお、上記本発明の実施の形態５においては、コイル部２とコンデンサ部３を並列接続したものを二組接続部１７で直列に接続してＬＣ回路部４を構成しているが、これに限定されるものではなく、これ以外のものとして、例えば、コイル部２とコンデンサ部３を並列接続したものを一組設けてこれでＬＣ回路部４を構成してもよく、これらの構成の適用については、チップ型ＬＣ複合素子を使用する電子回路の条件に合わせて実施すればよいものである。

本発明に係るチップ型ＬＣ複合素子は、導体パターンが収縮してコイル部のインダクタンス値とコンデンサ部の静電容量値がばらつくのを抑制することができ、これにより、外形寸法を１ｍｍ以下に小型化することが可能になるという効果を有するものであり、特に各種電子機器のトラップ回路またはフィルタ回路に適用して有用となるものである。

本発明の実施の形態１におけるチップ型ＬＣ複合素子の保護部を透過した斜視図図１のＡ−Ａ線断面図図１のチップ型ＬＣ複合素子を絶縁樹脂層毎に分解した状態を示す斜視図（ａ）〜（ｄ）本発明の実施の形態１におけるチップ型ＬＣ複合素子の絶縁樹脂層の形成工程を示す断面図同チップ型ＬＣ複合素子の等価回路図同チップ型ＬＣ複合素子の減衰量と周波数の関係を示した特性曲線図本発明の実施の形態２におけるチップ型ＬＣ複合素子の保護部を透過した斜視図同チップ型ＬＣ複合素子の等価回路図（ａ）〜（ｄ）同チップ型ＬＣ複合素子の接続例を示した図本発明の実施の形態３におけるチップ型ＬＣ複合素子の保護部を透過した斜視図図１０のＢ−Ｂ線断面図同チップ型ＬＣ複合素子の等価回路図同チップ型ＬＣ複合素子の減衰量と周波数の関係を示した特性曲線図本発明の実施の形態４におけるチップ型ＬＣ複合素子の保護部を透過した斜視図図１４のＣ−Ｃ線断面斜視図同チップ型ＬＣ複合素子の等価回路図本発明の実施の形態５におけるチップ型ＬＣ複合素子の保護部を透過した斜視図同チップ型ＬＣ複合素子の等価回路図

符号の説明

１ａ導体パターン
１ｂ導体パターン
１ｃ導体パターン
２コイル部
３コンデンサ部
４ＬＣ回路部
５保護部
６外部電極部
７チップ型ＬＣ複合素子
８絶縁体層
９ａ〜９ｐ絶縁樹脂層

Claims

複数の導体パターンを螺旋状に配置して形成したコイル部と、このコイル部に対応するとともに平板状の複数の導体パターンを平行に配置して形成したコンデンサ部とにより構成されたＬＣ回路部と、このＬＣ回路部を埋設した保護部と、前記ＬＣ回路部と接続されるとともに一部を前記保護部から露出させた外部電極部とを備え、前記保護部を、絶縁体層に導体パターンを埋設した絶縁樹脂層を積層することにより形成し、かつ前記コイル部とコンデンサ部および外部電極部は前記絶縁体層に埋設された導体パターンを積層することにより形成し、さらに前記絶縁体層は感光性樹脂を感光させて形成するとともに前記導体パターンはメッキにより析出された銅により形成し、かつ前記導体パターンと絶縁体層は非焼成により形成したチップ型ＬＣ複合素子。
コイル部の両端に一対の外部電極部を設けるとともに、コンデンサ部の両端に一対の外部電極部を設けた請求項１記載のチップ型ＬＣ複合素子。
ＬＣ回路部を、コイル部とコンデンサ部を並列接続したものを二組接続部で直列に接続することにより構成した請求項１記載のチップ型ＬＣ複合素子。
螺旋状のコイル部の巻回軸方向と平行に平板状の導体パターンを配置してコンデンサ部を形成した請求項１記載のチップ型ＬＣ複合素子。
ＬＣ回路部とこのＬＣ回路部の両端に接続した外部電極部とを複数組一体に保護部に埋設した請求項１または３記載のチップ型ＬＣ複合素子。