JP7033695B2 - スタックメモリアレイの誘電体延長部 - Google Patents

スタックメモリアレイの誘電体延長部 Download PDF

Info

Publication number
JP7033695B2
JP7033695B2 JP2021533329A JP2021533329A JP7033695B2 JP 7033695 B2 JP7033695 B2 JP 7033695B2 JP 2021533329 A JP2021533329 A JP 2021533329A JP 2021533329 A JP2021533329 A JP 2021533329A JP 7033695 B2 JP7033695 B2 JP 7033695B2
Authority
JP
Japan
Prior art keywords
dielectric
region
stack
extension
memory cell
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2021533329A
Other languages
English (en)
Other versions
JP2021530121A (ja
Inventor
パオロ テサリオール
嘉晃 福住
Original Assignee
マイクロン テクノロジー，インク．
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by マイクロン テクノロジー，インク． filed Critical マイクロン テクノロジー，インク．
Publication of JP2021530121A publication Critical patent/JP2021530121A/ja
Application granted granted Critical
Publication of JP7033695B2 publication Critical patent/JP7033695B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
    • H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/40—EEPROM devices comprising charge-trapping gate insulators characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region

Landscapes

  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Description

本開示は、一般に、メモリアレイ及びその形成に関し、より詳細には、スタックメモリアレイにおける誘電体延長部に関する。
メモリデバイスは典型的には、コンピュータまたは他の電子デバイスの内部の、半導体、集積回路として設けられる。とりわけ、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）、抵抗変化型メモリ（ＲＲＡＭなど）、及びフラッシュメモリを含むさまざまな種類のメモリがある。
メモリデバイスは、広範囲な電子的用途のために揮発性及び不揮発性データストレージとして利用され得る。揮発性メモリはデータを維持するために電力を必要とする場合があるが、不揮発性メモリは電力が供給されていないときに格納されたデータを保持することで永続的なデータを提供し得る。フラッシュメモリは、単に１種類の不揮発性メモリであり、高い記憶密度、高い信頼性、及び低消費電力を可能にする１トランジスタメモリセルを使用し得る。不揮発性メモリは、例えば、パーソナルコンピュータ、ポータブルメモリスティック、ソリッドステートドライブ（ＳＳＤ）、デジタルカメラ、携帯電話、ＭＰ３プレイヤなどの携帯型ミュージックプレイヤ、ムービープレイヤ及びその他の電子デバイスにおいて使用され得る。メモリセルは、アレイに配列される場合があり、アレイは、メモリデバイスにおいて使用される。
メモリデバイスは、メモリセルのアレイを持つことができる。メモリアレイは、ブロック、サブブロック、ストリングなどのメモリセルのグループを含むことができる。いくつかの実施例では、メモリアレイは、３次元（３Ｄ）メモリアレイと呼ばれることができるスタックメモリアレイであり得る。例えば、スタックメモリアレイ内の共通の位置（例えば、共通の垂直レベル）にあるメモリセルは、メモリセルの層を形成し得る。各層のメモリセルは、ワードラインなどの共通のアクセスラインに一般的に結合され得る。いくつかの実施例では、メモリセルのグループは、直列に結合された異なる層からのメモリセルを含み、ソースに結合された選択トランジスタとビットラインなどのデータラインに結合された選択トランジスタとの間に直列結合されたメモリセルのストリング（例えば、ＮＡＮＤストリング）を形成することができる。
いくつかの実施例では、スタックメモリアレイの形成は、置換ゲートプロセスを含むことができる。半導体構造体（例えば、半導体ピラー）が交互の誘電体のスタックを通して形成された後、置換ゲートプロセスを使用して、メモリセルが半導体構造体に隣接して形成されることになるレベルでスタックから誘電体を除去し、除去された誘電体の代わりに導電性アクセスライン（例えば、金属アクセスライン）を形成することができる。様々な実施例において、スタックを通して開口部（例えば、スロットまたはスリット）を形成して、選択された誘電体材料層を（例えば、エッチング液を介して）除去し、それらをアクセスラインとして機能することができる導電性材料（例えば、金属）レベルと置き換えるために、スタック内の様々なレベルへのアクセスを提供することができる。
背景技術による、スタックメモリアレイの形成に関連する特定の処理段階での上面図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。 本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。 本開示のいくつかの実施形態による、スタックメモリアレイを示す。 本開示のいくつかの実施形態による、装置のブロック図である。
スタックメモリアレイ及びそれらの形成は、本明細書に開示されている。スタックメモリアレイを形成するための例示的な方法では、仕切り壁または終端構造と呼ばれ得る誘電体延長部が、交互の第１及び第２の誘電体のスタックを介して形成され得る。例えば、第１の誘電体は、半導体構造体に隣接してメモリセルが形成されることになるスタック内のレベルにあり得る。
誘電体延長部は、メモリセルが形成され得るスタックのメモリセル領域内の半導体構造体のグループ間から、メモリセルが形成されず半導体構造体を含まないスタックの非メモリセル領域まで、延長し得る。誘電体延長部は、メモリセル領域の交互の誘電体を非メモリセル領域の交互の誘電体に結合することができる。
誘電体延長部がメモリセル領域の交互の誘電体を非メモリセル領域の交互の誘電体に結合する間に、グループの半導体構造体の間に開口部を形成することができる。例えば、開口部は、除去のために第１の誘電体へのアクセスを提供することができる（例えば、置換ゲートプロセスの一部として）。結合は、開口部が形成されている間に発生する可能性のある半導体構造体の動きを制限する可能性がある。例えば、半導体構造体の過度の動きは、後続の処理中にデータラインの接点を半導体構造体と位置合わせすることを困難にする可能性がある。
メモリセル領域の第１の誘電体は、誘電体延長部がメモリセル領域の第２の誘電体を非メモリセル領域の交互の誘電体に結合する間に除去することができる。結合は、第１の誘電体が除去されている間に発生する可能性のある半導体構造体の動きを制限するように機能する。後続の処理では、開口部から金属を供給することにより、第１の誘電体に対応する空間に金属を形成してアクセスラインを形成できると同時に、誘電体延長部はメモリセル領域の第２の誘電体を非メモリセル領域の交互の誘電体に結合する。結合は、金属が形成されている間に発生する可能性のある半導体構造体の動きを制限するように機能する。
いくつかの実施例では、以前の置換ゲートプロセスなどの以前の処理方法は、半導体構造体の過度の動きにつながる可能性がある処理中に非メモリセル領域をメモリセル領域から分離して、データラインの接点を半導体構造体と位置合わせすることを難しくする場合がある。いくつかの以前の手法では、「ダミー」メモリセル（例えば、データを格納するために使用されないセル）は、半導体構造体の動きが許容できないと見なされる半導体構造体に隣接して形成され得る。ただし、これにより、データの格納に使用できるメモリセルの数が減る可能性がある。上記のように、誘電体延長部は、メモリセル領域を非メモリセル領域に結合することによって、半導体構造体の動きを制限することができる。これにより、「ダミー」メモリセルの数を減らすこともできる。
いくつかの実施例では、交互の誘電体にアクセスするために使用される開口部（例えば、スロット）は、第１の方向及び第２の（例えば、横）方向に誘電体スタックを通る単一のエッチングによって（例えば、同時に）形成することができ、これにより、開口部が誘電体で充填された後、メモリセルのブロックの相互の電気絶縁を容易にする。スタックを通る横方向のエッチングは、形成するのが困難であり得、そして様々な欠点を有する可能性がある「Ｔ字路」を形成する。本開示の様々な実施形態は、「Ｔ字路」を形成することなくメモリセルのブロックを互いに分離するのを支援できる誘電体延長部を利用することができ、それによってそれに関連する困難及び欠点を回避する。メモリセルのブロックは、例えば、共通して消去されるメモリセルのグループであってよい。
図１は、背景技術による、スタックメモリアレイの形成に関連する特定の処理段階での上面図である。図１では、酸化物と交互になっている窒化物などの交互の誘電体のスタック１０１は、メモリセルが領域１０２に形成されることになるという点で、メモリセル領域と呼ばれることができる領域１０２を含むことができる。半導体構造体１０５のグループ１１８－１及び１１８－２は、領域１０２に形成される。半導体構造体１０５は、領域１０２のスタック１０１を通過する。いくつかの実施例では、メモリセルは、こうした窒化物を有するスタック１０１のレベルで、半導体構造体１０５に隣接して部分的に形成することができる。
セグメント１１０－１、１１０－２、１１０－３、及び１１２を含む開口部１０８は、スタック１０１を通して形成される。例えば、窒化物を選択する除去材料を開口部１０８を通して供給して、酸化物を残しながら窒化物を除去することができる。いくつかの実施例では、部分的に形成されたメモリセルは、開口部１０８を通してメモリセルにアクセスすることによって完成され得る。タングステンなどの金属は、メモリセルに結合することができるアクセスラインを形成するために開口部１０８を通して供給することができる。いくつかの実施例では、開口部１０８の形成、窒化物の除去、メモリセルの完成、及びアクセスラインの形成は、置換ゲートプロセスの一部として形成することができる。
誘電体を開口部１０８に形成して、グループ１１８－１に対応するアクセスラインをグループ１１８－２に対応するアクセスラインから電気的に絶縁することができる。開口部１０８のセグメント１１２は、セグメント１１０－１から１１０－３に横切る。例えば、セグメント１１０－１から１１０－３及び１１２は、それぞれの「Ｔ字路」を形成する。いくつかの実施例では、開口部１０８は、セグメント１１０－１から１１０－３及び１１２を同時に形成することができる単一の処理工程中に（例えば、単一のエッチング中に）形成することができる。しかしながら、実施例として、「Ｔ字路」は、スタック１０１を通して第１のエッチングを実行してセグメント１１０－１から１１０－３を形成し、スタック１０１を通して第２のエッチングを実行してセグメント１１２を形成することによって形成することができる。このような「Ｔ字路」の形成は困難であり、さまざまな欠点があり得る。例えば、セグメント１１２を形成することは、オーバーエッチングまたはアンダーエッチングをもたらす可能性があり、これは、グループ１１８－１及び１１８－２の不適切な分離をもたらす可能性があり、または適切な電気絶縁を妨げる可能性がある。また、スタック１０１を通してセグメント１１２を形成すると、ブロック１１８－１及び１１８－２はセグメント１１２の形成後にもはや固定されなくなるため、ブロック１１８－１及び１１８－２への局所応力が増加する可能性があり、これは、ブロックの動きの増加をもたらし、後続の処理段階で構造体１０５への接続を正確に形成する能力に悪影響を及ぼし得る。
セグメント１１２は、メモリセルが形成されず、非メモリセル領域と呼ばれ得るスタック１０１の領域１１４に形成され得る。例えば、セグメント１１２は、領域１１４をグループ１１８－１及び１１８－２の端部から分離することができる。いくつかの実施例では、領域１１４をグループ１１８－１及び１１８－２の端部から分離することにより、半導体構造体１０５を、例えば、開口部１０８の形成中、窒化物の除去中、及び／またはアクセスラインの形成中などに移動することができる。
この動きは、データラインを半導体構造体１０５に結合するなど、データラインの接点を半導体構造体１０５と位置合わせすることを困難にする可能性がある。場合によっては、半導体構造体１０５の動きは、グループ１１８－１及び１１８－２の端部及びその近くで比較的大きく、端部から離れると比較的小さくなり得る。したがって、グループ１１８－１及び１１８－２の端部及びその近くの半導体構造体１０５に隣接するメモリセルは、「ダミー」メモリセルであり得る。ただし、これにより、データストレージに使用できるメモリセルの総数が減少する可能性がある。
図２Ａは、本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。いくつかの実施例では、アレイは３次元ＮＡＮＤメモリアレイであり得る。図２Ｂは、本開示のいくつかの実施形態による、図２Ａの処理段階中の図２Ａの線Ｂ－Ｂに沿って見た断面図である。図２Ｃは、本開示のいくつかの実施形態による、図２Ａの線Ｃ－Ｃに沿って見た断面図である。図２Ａ～２Ｃは、いくつかの処理段階が発生した後に発生する可能性がある処理段階に対応することができる。いくつかの実施例では、処理段階は、いくつかのサブステップを持つことができるいくつかのステップを含むことができる。
半導体構造体２０５－１のグループ２１８－１は、半導体２２３上に（例えば、上に）形成された交互の誘電体２２０及び２２１のスタック２０１の領域２０２を通過する。半導体構造体２０５－２のグループ２１８－２は、スタック２０１の領域２０２を通過する。いくつかの例では、グループ２１８－１及び２１８－２は、領域２０２に形成されることになるメモリセルのブロックに対応することができ、領域２０２は、メモリセル領域と呼ばれることができる。
半導体構造体２０５－１、２０５－２及び半導体２２３は、ポリシリコン、ｐ型の導電性を有するように導電的にドープされたシリコン（例えば、単結晶ｐ－シリコン）などであり得る。誘電体２２０は酸化物であり得、誘電体２２１は窒化物であり得る。例えば、誘電体２２１は、後続の処理段階の間に除去することができる犠牲誘電体であり得る。
いくつかの実施例では、メモリセル２２５は、誘電体２２１を有するスタック２０１のレベルで、各半導体構造体２０５に隣接して部分的に形成され得る。例えば、メモリセル２２５のトンネル誘電体２２７（例えば、トンネル酸化物）は、半導体構造体２０５に隣接して形成することができ、電荷貯蔵構造体２２８（例えば、電荷トラップ、フローティングゲートなど）は、トンネル誘電体２２７に隣接して形成することができ、ブロッキング誘電体２３０（例えば、酸化物）は、電荷貯蔵構造体２２８に隣接して形成され得る。誘電体２２１は、ブロッキング誘電体２３０に隣接することができる。いくつかの実施例では、トンネル誘電体２２７、電荷貯蔵構造体２２８、及びブロッキング誘電体２３０は、対応する半導体構造体２０５を完全に包み込む（例えば、完全に囲む）ことができる。
いくつかの実施例では、選択トランジスタ２３２は、最上部の誘電体２２１を有するスタック２０１のレベルで各半導体構造体２０５に隣接して部分的に形成され得、選択トランジスタ２３４は、最下部の誘電体２２１を有するスタック２０１のレベルで各半導体構造体２０５に隣接して部分的に形成され得る。例えば、選択トランジスタ２３２及び２３４のゲート誘電体２３６（例えば、ゲート酸化物）は、各半導体構造体２０５に隣接して形成され得る。誘電体２２１は、ゲート誘電体２３６に隣接することができる。いくつかの実施例では、ゲート誘電体２３６は、対応する半導体構造体２２５を完全に包み込むことができる。半導体構造体２０５は、図２Ａ～２Ｃに示される処理段階の前に形成され得、選択トランジスタ２３２及び２３４ならびにメモリセル２２５は、図２Ａ～２Ｃに示される処理段階の前に部分的に形成され得ることに留意されたい。
いくつかの実施例では、スタック２０１は、領域２０２が階段構造と領域２１４の間にあることができるように、領域２０２に隣接する階段構造（図２Ａに示さず）を含むことができる。階段構造のそれぞれのステップは、スタック２０１の異なるレベルにあってよい。階段構造の各ステップは、例えば、誘電体２２０の上に誘電体２２１を含むことができる。
図２Ａ～２Ｃに対応する処理段階において、開口部２４０（例えば、開口部２４０－１から２４０－３）は、スタック２０１を通して形成される。例えば、イメージングレジストなどのマスク２４２は、最上部の誘電体２２０の上に形成され、除去用にスタック２０１の領域を画定するためにパターン形成される。除去用に画定された領域は、その後（例えば、エッチングによって）除去されて、開口部２４０を形成する。
開口部２４０は、半導体構造体２０５を含むスタック２０１の領域２０２から、メモリセルが形成されない領域２１４まで延びる。たとえば、領域２１４は、非メモリセル領域と呼ばれてもよい。開口部２４０－２は、グループ２１８－１と２１８－２の間の領域２４５にあることに留意されたい。開口部２４０－２は、領域２４５から領域２１４に延びている。
図２Ｄは、本開示のいくつかの実施形態による、図２Ａの処理の段階に続く処理の段階に対応する上面図である。図２Ｅは、本開示のいくつかの実施形態による、図２Ｄの処理段階中の図２Ｄの線Ｅ－Ｅに沿って見た断面図である。図２Ｆは、本開示のいくつかの実施形態による、図２Ｄの処理段階中の図２Ｄの線Ｆ－Ｆに沿って見た断面図である。
図２Ｄ～２Ｆの処理段階中に、酸化物であり得る誘電体延長部２４７が開口部２４０に形成される。例えば、誘電体延長部２４７の一部分は、グループ２１８－１とグループ２１８－２との間の領域２４５にあり得る。誘電体延長部２４７が領域２４５から領域２１４に延びることに留意されたい。いくつかの実施例では、誘電体延長部２４７は、仕切り壁終端などの終端構造と呼ばれてもよい。図２Ｅに示すように、誘電体延長部２４７は、領域２１４内の交互の誘電体２２０と２２１を交互の誘電体２２０と２２１に結合できることに留意されたい。
図２Ｇは、本開示のいくつかの実施形態による、図２Ｄの処理の段階に続く処理の段階に対応する上面図である。図２Ｈは、本開示のいくつかの実施形態による、図２Ｇの処理段階の処理工程中の図２Ｇの線Ｈ－Ｈに沿って見た断面図である。図２Ｉは、本開示のいくつかの実施形態による、図２Ｇの処理段階の処理工程中の図２Ｇの線Ｉ－Ｉに沿って見た断面図である。
図２Ｈ及び２Ｉの処理工程中に、開口部２５０は、スタック２０１を通して、及び領域２０２内の誘電体延長部２４７の部分を通して形成され、半導体２２３の上面またはその中で停止する。例えば、開口部２５０は、置換ゲートプロセスの一部として実行することができる。誘電体延長部２４７及び対応する開口部２５０は、領域２０２において重なり合うことができる。いくつかの実施例では、誘電体延長部２４７及び対応する開口部２５０の重なりは、領域２１４内に延在してもよい。例えば、開口部２５０は、誘電体延長部２４７内で終結することができる。開口部２５０は、交互の誘電体２２０及び２２１ならびにグループ２１８－１及び２１８－２へのアクセスを提供することができる。
図２Ｇに示すように、開口部２５０の１つが領域２４５に形成されている。図２Ｇ及び２Ｉに示すように、開口部２５０は、開口部２５０と誘電体延長部２４７が重なり合う誘電体延長部２４７の中央部分を通過する。例えば、開口部２５０と誘電体延長部２４７が重なり合う場合、図２Ｉに示すように、誘電体延長部２４７は、開口部２５０をライニングすることができる。例えば、図２Ｉに示すように、誘電体延長部２４７の一部分は開口部２５０とグループ２１８－１の間にあり、誘電体延長部２４７の別の部分は開口部２５０とグループ２１８－２の間にある。
誘電体延長部２４７は、開口部２５０が形成されている間、領域２１４の交互の誘電体２２０及び２２１を領域２０２の交互の誘電体２２０及び２２１に結合することに留意されたい。この結合は、開口部２５０が形成されている間に起こり得る半導体構造体２０５の動きを制限する。図２Ｇの構造体は、図１の横方向セグメント１１２の形成を省略し、したがって、横方向セグメント１１２の形成に関連する困難を回避する。さらに、横方向セグメント１１２に関連する半導体の動きは、領域２１４の交互の誘電体２２０及び２２１を領域２０２の交互の誘電体２２０及び２２１に結合する誘電体延長部２４７の結果として低減することができる。
図２Ｊは、本開示のいくつかの実施形態による、図２Ｇの処理段階の後続の処理工程中の図２Ｇの線Ｈ－Ｈに沿って見た断面図である。図２Ｋは、本開示のいくつかの実施形態による、図２Ｇの処理段階の後続の処理工程中の図２Ｇの線Ｉ－Ｉに沿って見た断面図である。図２Ｌは、本開示のいくつかの実施形態による、図２Ｇの処理段階の後続の処理工程中の図２Ｇの線Ｌ－Ｌに沿って見た断面図である。
開口部２５０は、誘電体２２１を除去するため誘電体２２１へのアクセスを提供することができる。例えば、誘電体２２１は、置換ゲートプロセスの一部として除去することができる。図２Ｊ及び２Ｋに示すように、ウェットエッチャントなどの除去材料を開口部２５０を通して供給して、誘電体２２１を除去し、領域２０２内の空間２５２と交互になっている誘電体２２０のスタックを形成することができる。最上部及び最下部の空間２５２はゲート誘電体２３６を露出し、最上部の空間２５２と最下部の空間２５２との間の空間２５２はブロッキング誘電体２３０を露出することに留意されたい。誘電体延長部２４７は、図２Ｌに示されるように領域２１４の交互の誘電体２２０及び２２１のスタックを通過し、図２Ｋに示されるように、領域２０２の交互の誘電体２２０及び空間２５２のスタックを通過する。階段構造を有する実施例では、除去により、各ステップから誘電体２２１を除去することができる。
誘電体延長部２４７は、誘電体２２１が除去されている間、領域２１４の交互の誘電体２２０及び２２１を領域２０２の交互の誘電体２２０及び２２１に結合する。この結合は、誘電体２２１が除去されている間に起こり得る半導体構造体２０５の動きを制限する。例えば、結合は、図１の横方向セグメント１１２に関連する半導体構造体の動きに対して、半導体構造体の動きを低減することができる。
除去材料は、図２Ｇの長さＬ１に対応する開口部２５０の部分から領域２０２に流れ込むことができる。しかしながら、除去材料は、誘電体延長部２４７が重なる開口部２５０の部分から流れない場合がある。誘電体延長部２４７が領域２０２内に延びる距離Ｄ１は、除去材料が、領域２０２内にある誘電体延長部２４７の部分の間にあるグループ２１８－１及び２１８－２の部分２５６に侵入することを可能にするように選択することができる。距離Ｄ１は、領域２１４への除去材料の侵入を制限するようにさらに選択することができる。例えば、距離Ｄ１が大きすぎる場合、除去材料は、部分２５６から誘電体２２１を完全に除去しない可能性がある。距離Ｄ１が小さすぎる場合、除去材料は、領域２１４から誘電体２２１を過剰に除去する可能性がある。
誘電体延長部２４７が領域２１４に延びる距離Ｄ２、及び距離Ｄ１は、除去材料が誘電体延長部２４７の端部の周りでそうしないようなものであり得る。例えば、誘電体延長部２４７の端部の周りでそうする外来除去材料は、領域２１４から誘電体２２１を除去し、後続の金属処理工程中に外来金属用に誘電体延長部２４７の端部の周りに経路を提供することができる。例えば、金属は、金属から形成され得るグループ２１８－１に対応するアクセスラインとグループ２１８－２に対応するアクセスラインとの間に電気的短絡を引き起こす可能性がある。したがって、誘電体延長部２４７は、除去材料、したがって金属の経路を遮断するように作用することができ、それにより、グループ２１８－１に対応するアクセスラインとグループ２１８－２に対応するアクセスラインとの間で短絡が発生するのを防ぐ。
図２Ｍは、本開示のいくつかの実施形態による、図２Ｇの処理の段階に続く処理の段階に対応する上面図である。図２Ｎは、本開示のいくつかの実施形態による、図２Ｍの処理段階中の図２Ｍの線Ｎ－Ｎに沿って見た断面図である。図２Ｏは、本開示のいくつかの実施形態による、図２Ｍの処理段階中の図２Ｍの線Ｏ－Ｏに沿って見た断面図である。図２Ｐは、本開示のいくつかの実施形態による、図２Ｍの処理段階中の図２Ｍの線Ｐ－Ｐに沿って見た断面図である。
図２Ｍ～２Ｐに示される処理段階は、例えば、メモリアレイ２６０を形成することができる。いくつかの実施例では、図２Ｇの開口部２５０は、メモリセル２２５ならびに選択トランジスタ２３２及び２３４の形成を完了するために、図２Ｊ及び２Ｋの空間２５２へのアクセスを提供する。例えば、メモリセル２２５ならびに選択トランジスタ２３２及び２３４の形成は、置換ゲートプロセスの一部として完了することができる。
いくつかの実施例では、開口部２５０を通して誘電体２６５を供給して、ゲート誘電体２３６及びブロッキング誘電体２３０に隣接する空間２５２に誘電体２６５を形成することができる。例えば、誘電体２６５は、アルミナ（Ａｌ２Ｏ３）、ハフニア（ＨｆＯ２）、ジルコニア（ＺｒＯ２）、プラセオジム酸化物（Ｐｒ２Ｏ３）、酸窒化ハフニウムタンタル（ＨｆＴａＯＮ）、酸窒化ハフニウムシリコン（ＨｆＳｉＯＮ）などの高誘電率（ｈｉｇｈ－Ｋ）誘電体とすることができる。開口部２５０を通して窒化タンタル（ＴａＮ）、窒化チタン（ＴｉＮ）などの界面金属２６７（例えば、バリア金属）を供給して、誘電体２６５に隣接する空間２５２に界面金属２６７を形成することができる。
タングステンなどの金属２７０を、開口部２５０を通して供給して、界面金属２６７に隣接する空間２５２に金属２７０を形成することができる。例えば、金属２７０は、メモリセル２２５の制御ゲートを含むことができるアクセスラインと、選択トランジスタ２３２及び２３６のゲートを含むことができる制御ラインとを形成することができる。例えば、金属２７０は、置換ゲートプロセスの一部として、空間２５２内に形成することができる。いくつかの実施例では、誘電体２６５、界面金属２６７、及び金属２７０は、対応する半導体構造体２０５を完全に包み込むことができる。階段構造を有する実施例では、各ステップは、誘電体２２０の上にレベル金属２７０を含むことができる。
いくつかの実施例では、メモリセル２３５は、半導体構造体２０５に隣接し、選択トランジスタ２３２及び２３６と直列に結合された、直列結合されたメモリセルのグループ（例えば、ＮＡＮＤストリング）を形成することができる。半導体２２３は、選択トランジスタ２３４によって直列結合されたメモリセルのグループに選択的に結合され得るソースであり得る。データライン（図示せず）は、半導体２２３の反対側の半導体構造体２０５の端部に結合することができる。例えば、選択トランジスタ２３２は、データラインを直列結合されたメモリセルのグループに選択的に結合することができる。半導体構造体２０５－１に隣接するメモリセルは、メモリセルのブロック２７４－１を形成することができ、半導体構造体２０５－２に隣接するメモリセルは、メモリセルのブロック２７４－２を形成することができる。
誘電体延長部２４７は、領域２１４の交互の誘電体２２０及び２２１を領域２０２の誘電体２２０に結合し、一方、金属２７０は、空間２５２に形成されている。この結合は、金属２７０が空間２５２に形成されている間に起こり得る半導体構造体２０５の動きを制限する。例えば、結合は、横方向セグメント１１２に関連する半導体構造体の動きに対して、半導体構造体の動きを低減することができる。いくつかの例では、半導体構造体２０５の制限された動きは、データライン接点を横方向セグメント１１２に関連する半導体構造体と位置合わせする困難さを軽減することができる。これにより、図１に関連して説明した手法と比較して、「ダミー」メモリセルが少なくなり、データを格納するために使用できるメモリセルの数を増加させることができる。
誘電体延長部２４７は、図２Ｐに示されるように、領域２１４の交互の誘電体２２０及び２２１のスタックを通過し、図２Ｏに示されるように、領域２０２の交互の誘電体２２０及び金属２７０のスタックを通過する。続いて、誘電体２７２が、誘電体延長部２４７に隣接する開口部２５０に形成される。例えば、誘電体延長部２４７は、図２Ｍに示されるように、領域２０２の領域２４５の誘電体２７２を、誘電体２７２のいずれかの側の誘電体延長部２４７の一部分に重ねることができる。例えば、領域２４５において、誘電体延長部２４７の一部分は、誘電体２７２とブロック２７４－１との間にあり、誘電体延長部２４７の別の部分は、誘電体２７２とブロック２７４－２との間にある。例えば、誘電体延長部２４７は、領域２１４の誘電体２７２の一部分を包む。いくつかの実施例では、誘電体２７２は、誘電体２２０と同じであり得る。
図３Ａは、本開示のいくつかの実施形態による、スタックメモリアレイの形成に関連する処理の特定の段階に対応する上面図である。いくつかの実施例では、アレイは３次元ＮＡＮＤメモリアレイであり得る。
半導体構造体３０５－１のグループ３１８－１は、半導体２２３などの半導体上に（例えば、上に）形成された、図２Ｃの交互の誘電体２２０及び２２１などの交互の誘電体のスタック３０１の領域３０２を通過する。半導体構造体３０５－２のグループ３１８－２もスタック３０１の領域３０２を通過する。いくつかの実施例では、グループ３１８－１及び３１８－２は、領域３０２に形成されることになるメモリセルのブロックに対応することができ、領域３０２は、メモリセル領域と呼ばれることができる。
いくつかの実施例では、スタック３０１は、スタック２０１について前述した通りであり得、半導体構造体３１８は、半導体構造体２１８について前述した通りであり得、領域３０２は、領域２０２について前述した通りであり得る。いくつかの実施例では、図２Ｃのメモリセル２２５などのメモリセルは、図２Ｃに関連して前述したように、各半導体構造体３０５に隣接して部分的に形成することができる。
スタック３０１は、領域３０２が階段構造と領域３１４との間にあることができるように、領域３０２に隣接する階段構造（図３Ａには示さず）を含むことができる。階段構造のそれぞれのステップは、スタック３０１の異なるレベルにあってよい。
いくつかの実施例では、領域３１４は、スタック３０１を通過することができるピラーなどの構造体３３１－１及び３３１－２のグループを含むことができる。構造体３３１は、置換ゲートプロセス中にスタック３０１に構造的安定性を提供することができる支持構造体であり得る。例えば、構造体３３１は、スタック３０１からの誘電体２２１などの誘電体の除去中及び除去後に、スタック３０１の動きを安定化及び制限するように作用する支持を提供することができる。いくつかの実施例では、構造体３３１は、半導体構造体３１８と同時に形成することができる、半導体ピラーなどの半導体構造体であり得る。代替で、構造体３３１は、アレイのルーティング回路に結合することができる電気接点であり得る。領域３１４は、領域３１４内にメモリセルが形成されないため、非メモリセル領域と呼ぶことができる。
開口部３５０は、図３Ａに対応する処理段階の間にスタック３０１を通して形成される。各開口部３５０は、領域３０２にセグメント３５１－１、及び領域３１４にセグメント３５１－２を有することができる。例えば、開口部３５０は、グループ３１８－１と３１８－２との間にセグメント３５１－１を有し、構造体３３１－１と３３１－２との間にセグメント３５１－２を有することができる。
図３Ｂは、本開示のいくつかの実施形態による、図３Ａの処理の段階に続く処理の段階に対応する上面図である。酸化物ライナなどの誘電体ライナ３４７は、開口部３５０をライニングするため、図３Ａの開口部３５０に形成される。例えば、誘電体ライナ３４７は、各開口部３５０のセグメント３５１－１及び３５１－２に形成される。続いて、犠牲材料３５４が、誘電体ライナ３４７に隣接するライニングされた開口部３５０に形成される。例えば、犠牲材料３５４は、誘電体ライナ３４７に隣接するセグメント３５１－１及び３５１－２に形成される。いくつかの実施例では、犠牲材料３５４は、アモルファスシリコンなどの半導体、ネガ型フォトレジストなどのフォトレジスト、カーボンなどであり得る。
次に、マスク３５５がスタック３０１の一部分の上に形成される。例えば、マスク３５５は、図３Ｂに示されるように、領域３１４の誘電体ライナ３４７及び犠牲材料３５４の一部分を覆うように、領域３１４の一部分の上に形成することができる。例えば、マスク３５５は、各セグメント３５１－２に形成された誘電体ライナ３４７及び犠牲材料３５４の一部分の上に形成することができる。
図３Ｃは、本開示のいくつかの実施形態による、図３Ｂの処理の段階に続く処理の段階に対応する上面図である。図３Ｃに示されるように、図３Ｂの誘電体ライナ３４７及び犠牲材料３５４の部分が除去される。例えば、セグメント３５１－２に形成された誘電体ライナ３４７及び犠牲材料３５４を残して、セグメント３５１－１に形成された誘電体ライナ３４７及び犠牲材料３５４が除去される。いくつかの実施例では、図３Ｃに示すように、セグメント３５１－２の別の部分の誘電体ライナ３４７及び犠牲材料３５４を残して、セグメント３５１－２の一部分に形成された誘電体ライナ３４７及び犠牲材料３５４を除去してもよい。
いくつかの実施例では、マスク３５５によって覆われた犠牲材料３５４の部分を残し、及び誘電体ライナ３４７を残して、マスク３５５によって覆われていない犠牲材料３５４の部分は、ウェットエッチングまたは反応性イオンエッチング（ＲＩＥ）などによって除去される。次に、マスク３５５を除去することができ、犠牲材料３５４が除去された誘電体ライナ３４７の部分は、等方性エッチング（例えば、ウェットまたはドライ化学等方性エッチング）などによって除去することができる。犠牲材料３５４の残りの部分は、マスク３５５が除去された後、犠牲材料３５４が除去された誘電体ライナ３４７の部分の除去中に誘電体ライナ３４７の対応する部分を保護するためにマスクとして機能することができる。しかしながら、いくつかの実施例では、残りの誘電体ライナ３４７の端部は、残りの犠牲材料の端部に対して凹むことができる（図３Ｃには示さず）。
代替で、犠牲材料３５４がフォトレジストである実施例では、マスク３５５は、図３Ｂでは省略され得る。例えば、犠牲材料３５４がネガ型フォトレジストである場合、残ることになる犠牲材料３５４の部分は、光などの電磁放射に露出され得、除去されることになる犠牲材料３５４の部分は、露出されないままにされ得る。次に、犠牲材料３５４の露出された部分を残し、及び誘電体ライナ３４７を残して、犠牲材料３５４の露出されていない部分を前述のように除去することができる。次に、誘電体ライナ３４７の部分は、前述のように除去することができる。
図３Ｄは、本開示のいくつかの実施形態による、図３Ｃの処理の段階に続く処理の段階に対応する上面図である。例えば、図３Ｄに対応する処理段階は、スタックメモリアレイ３６０を形成することができる。図３Ｄに対応する処理段階の間に、セグメント３５１－２のそれぞれに形成された犠牲材料３５４の残りは、セグメント３５１－２のそれぞれの一部分が誘電体ライナ３４７でライニングされるように除去される。例えば、残りの誘電体ライナ３４７は、誘電体延長部と呼ばれ得る。
次に、スタック３０１内の誘電体２２１などの誘電体は、セグメント３５１－１及びセグメント３５１－２のライニングされていない部分を通ってそれらにアクセスすることによって除去することができる。例えば、除去材料は、セグメント３５１－１及びセグメント３５１－２のライニングされていない部分を通して供給され、誘電体を除去し、除去された誘電体の代わりに、図２Ｊ及び２Ｋの空間２５２などの空間を形成することができる。
除去材料は、図３Ｄのセグメント３５１－１から領域３０２内に流れ込んで、半導体構造体３０５が、図２Ｋと併せて半導体構造体２０５について前述したように、誘電体２２０などの除去材料によって除去されない誘電体と交互になっている空間のスタックを通過するように領域３０２内の空間を形成することができる。
除去材料の一部はまた、誘電体ライナ３４７によってライニングされていないセグメント３５１－２の部分の間にある領域３１４の部分３５７に流れ込むことができる。例えば、除去材料は、セグメント３５１－２のライニングされていない部分から流れ込んで、空間が、領域３５７において除去材料によって除去されない誘電体と交互になるように、部分３５７に空間を形成することができる。
除去材料はまた、誘電体ライナ３４７によってライニングされたセグメント３５１－２の部分に流れ込むことができる。しかしながら、誘電体ライナ３４７は、誘電体ライナ３４７によってライニングされたセグメント３５１－２の部分から領域３１４に除去材料が流れるのを防ぐように作用する。いくつかの実施例では、セグメント３５１－１及びセグメント３５１－２のライニングされていない部分に流れ込む除去材料は、誘電体ライナ３４７によってライニングされたセグメント３５１－２の部分の間にある領域３１４の部分３５６に、例えば、セグメント３５１－２がライニングされていない状態から誘電体ライナ３４７によってライニングされている状態に移行する場所から、最大でセグメント３５１－２のライニングされていない部分の始点からのＤ３の距離だけ流れ込むことができる。
誘電体ライナ３４７は、誘電体ライナ３４７によってライニングされたセグメント３５１－２の部分の長さＬ２にわたって、誘電体ライナ３４７によってライニングされたセグメント３５１－２の部分から除去材料が流れるのを防ぐことに留意されたい。しかしながら、セグメント３５１－１及びセグメント３５１－２のライニングされていない部分の除去材料は、領域３１４の部分３５６に流れ込むことができる。そのため、長さＬ２、したがって、端部の厚さを含む誘電体ライナ３４７の全長は、除去材料が誘電体ライナ３４７の端部の周りにそうすることができないようなものであり得る。
例えば、誘電体ライナ３４７の端部の周りでそうする外来除去材料は、誘電体ライナ３４７の端部の周りから誘電体を除去し、後続の金属処理工程中に外来金属用に誘電体ライナ３４７の端部の周りの経路を提供することができる。例えば、金属は、金属から形成され得るグループ３１８－１に対応するアクセスラインとグループ３１８－２に対応するアクセスラインとの間に電気的短絡を引き起こす可能性がある。したがって、誘電体ライナ３４７は、除去材料、したがって金属の経路を遮断するように作用することができ、それにより、グループ３１８－１に対応するアクセスラインとグループ３１８－２に対応するアクセスラインとの間で短絡が発生するのを防ぐ。
いくつかの実施例では、領域３１４の部分３５６は、空間と交互になっている除去材料によって除去されていない誘電体のスタックを含むことができる。したがって、部分３５６内の誘電体ライナ３４７の部分は、空間と交互になっている誘電体のスタックを通過することができる。しかしながら、領域３１４の部分３５８は、図２Ｊに示されるものと同様の方法で誘電体２２１と交互になっている誘電体２２０などの交互の誘電体のスタックを含むことができる。したがって、部分３５８内の誘電体ライナ３４７の部分は、交互の誘電体のスタックを通過することができる。
いくつかの実施例では、セグメント３５１－１は、半導体構造体３０５に隣接する図２Ｏのメモリセル２２５などのメモリセル、ならびに図２Ｏに関連して前述したものと同様の方法で半導体構造体３０５に隣接する選択トランジスタ２３２及び２３４などの選択トランジスタの形成を完了するため空間へのアクセスを提供することができる。例えば、メモリセル及び選択トランジスタの形成は、置換ゲートプロセスの一部として完了することができる。
続いて、図２Ｏの金属２７０などの金属を、セグメント３５１－１及びセグメント３５１－２のライニングされていない部分を通して供給して、空間内に金属を形成することができる。例えば、金属は、メモリセルの制御ゲートを含むことができるアクセスラインと、選択トランジスタのゲートを含むことができる制御ラインとを形成することができる。例えば、金属は、置換ゲートプロセスの一部として、空間内に形成されることができる。
いくつかの実施例では、金属の形成後、誘電体構造体３０５は、図２Ｏに関連して前述したように、金属と交互になっている、図２Ｏの誘電体２２０などの除去材料によって除去されない誘電体のスタックを通過することができる。領域３１４の部分３５６及び３５７はまた、金属と交互になっている誘電体のスタックを含むことができる。例えば、セグメント３５１－２のライニングされていない部分の金属は、部分３５６に流れ込むことができる。したがって、領域３０２のセグメント３５１－１、領域３５７のセグメント３５１－２のライニングされていない部分、及び部分３５６の誘電体ライナ３４７の部分は、金属と交互になっている誘電体のスタックを通過することができる。
しかしながら、領域３１４の部分３５８は、誘電体２２１と交互になっている誘電体２２０などの、交互の誘電体のスタックを含むことができる。したがって、部分３５８内の誘電体ライナ３４７の部分は、交互の誘電体のスタックを通過することができる。
金属の形成後、誘電体２７２について前述した通りであり得る誘電体３７２を、領域３０２のセグメント３５１－１、部分３５７のセグメント３５１－２のライニングされていない部分、及び部分３５８の誘電体ライナ３４７でライニングされたセグメント３５１－２の部分に形成することができる。例えば、誘電体３７２は、誘電体ライナ３４７に隣接して形成することができる。したがって、領域３０２のセグメント３５１－１の誘電体、及びセグメント３５１－２のライニングされていない部分の誘電体は、金属と交互になっている誘電体のスタックを通過することができる。
誘電体ライナ３４７は、領域３１４において誘電体３７２と重なっていることに留意されたい。例えば、領域３１４の各誘電体ライナ３４７は、領域３１４のそれぞれの誘電体３７２の一部分を包む。
図３Ａから３Ｄに関連して形成された誘電体ライナ３４７は、「Ｔ字路」を形成することなく、グループ３１８－１及び３１８－２に対応するメモリセルのブロックを互いに分離するのに役立ち、それによってそれに関連する困難及び欠点を回避することができる。
図４は、本開示のいくつかの実施形態による、スタックメモリアレイ４６０などのスタックメモリアレイを示す。例えば、アレイ４６０は、図２Ａ、２Ｄ、２Ｇ、及び２Ｍの領域２０２または図３Ａから３Ｄの領域３０２に対応することができる領域４０２（例えば、メモリセル領域）を含むことができる。アレイ４６０は、領域４０２に隣接する階段構造４７５を含む。
アレイ４６０は、金属４７０のレベルと交互になっている誘電体４２０のスタックを含むことができる。半導体構造体４０５は、領域４０２でスタックを通過し、半導体４２３の上面または半導体４２３内で終結する。選択トランジスタ４３２は、金属４７０の最上部レベルに対応するレベルで各半導体構造体４０５に隣接することができ、選択トランジスタ４３４は、金属４７０の最下部レベルに対応するレベルで各半導体構造体４０５に隣接することができる。メモリセル４２５は、金属４７０の最上部レベルと最下部レベルとの間の金属４７０のレベルに対応するレベルで、各半導体構造体４０５に隣接することができる。例えば、半導体構造体４０５、誘電体４２０、半導体４２３、及び金属４７０は、それぞれ、半導体構造体２０５、誘電体２２０、半導体２２３、及び金属２７０について前述した通りであり得る。
金属４７０の最上部及び最下部レベルは、それぞれ、選択トランジスタ４３２及び４３４の制御ゲートを形成するか、またはそれらに結合される制御ラインであり得る。金属４７０の最上部レベルと最下部レベルとの間の金属４７０のレベルは、メモリセル４２５の制御ゲートを形成するか、またはそれに結合されるアクセスラインであり得る。
階段構造４７５は、隣接する誘電体４２０上にそれぞれのレベルの金属４７０をそれぞれ含むことができるステップ４７６を含む。それぞれの接点４７８は、それぞれのステップ４７６の金属４７０のレベルに結合されている。それぞれの接点４７８は、それぞれのライン４７９によって起動（例えば、アクセス）回路に結合することができる。データライン４８０は、データライン接点４８２によって半導体構造体４０５に結合されている。
開口部４５０は、スタックを通して形成される。開口部４５０は、図２Ｇから２Ｌに関連して開口部２５０について前述した通りであることができる。開口部４５０は、開口部２５０が誘電体延長部２４７で終結する方法と同様の方法で（例えば、同じように）誘電体延長部で終結することができる。いくつかの実施例では、開口部４５０は、開口部３５０について前述した通りであり得る。例えば、誘電体ライナ３４７などの誘電体延長部は、誘電体ライナ３４７が開口部３５０のセグメントをライニングするのと同様の方法で（例えば、同じように）開口部４５０のセグメントをライニングすることができる。
誘電体延長部は、以前の手法と比較して、図４の開口部４５０の両側にある隣接するブロック間でよりコンパクトな分離を提供できる。例えば、いくつかの以前の手法は、開口部４５０のいずれかの側の隣接するブロックを分離するために、図４の階段構造４７５の反対側の別の階段構造を追加してもよい。ただし、追加された階段構造は、誘電体延長部と比較して追加の空間を占める可能性がある。
図５は、本開示のいくつかの実施形態による、装置のブロック図である。例えば、装置は、コンピューティングシステム５９０などの電子システムであり得る。コンピューティングシステム５９０は、例えば、ソリッドステートドライブ（ＳＳＤ）であり得るメモリシステム５９２を含むことができる。メモリシステム５９２は、ホストインターフェース５９４、プロセッサ及び／または他の制御回路などのコントローラ５９５、及びメモリシステム５９２に記憶ボリュームを提供するＮＡＮＤフラッシュデバイスなどのいくつかのメモリデバイス５９６を含むことができる。メモリデバイス５９６は、図２Ｍから２Ｐに示されるメモリアレイ２６０、図３Ｄに示されるメモリアレイ３６０、または図４に示されるメモリアレイ４６０などのいくつかのメモリアレイ５６０を有することができる。
コントローラ５９５は、１つ以上のチャネルを介してホストインターフェース５９４及びいくつかのメモリデバイス５９６に結合することができ、メモリシステム５９２とホスト５９１との間でデータを転送するために使用することができる。ホスト５９１は、通信チャネル５９３によってホストインターフェース５９４に結合することができる。ホスト４９１は、様々な種類のホストの中でも、パーソナルラップトップコンピュータ、デスクトップコンピュータ、デジタルカメラ、携帯電話、またはメモリカードリーダなどのホストシステムであり得る。
半導体という用語は、例えば、材料の層、ウェーハ、または基板を指すことができ、任意のベース半導体構造体を含む。「半導体」は、シリコン・オン・サファイア（ＳＯＳ）技術、シリコン・オン・インシュレータ（ＳＯＩ）技術、薄膜トランジスタ（ＴＦＴ）技術、ドープ及び非ドープ半導体、ベース半導体構造体、ならびに当業者に周知の他の半導体構造体によって支持されるシリコンのエピタキシャル層を含むと理解されるべきである。さらに、以下の説明で半導体に言及する場合、前の処理ステップを利用して、ベース半導体構造体内に領域／接合を形成した場合があり、半導体という用語は、そのような領域／接合を含む下層を含むことができる。
本明細書で使用される「１つの（ａ）」、または「１つの（ａｎ）」は、１つ以上のものを指すことができ、「いくつかの（ａ ｎｕｍｂｅｒ ｏｆ）」は、こうしたものの内の１つ以上を指すことができる。例えば、いくつかのメモリセルは、１つ以上のメモリセルを指すことができる。「複数の（ｐｌｕｒａｌｉｔｙ）」何かは、２つ以上を意図している。本明細書で使用される用語「結合される（ｃｏｕｐｌｅｄ）」は、電気的に結合されること、介入要素なしに直接結合されること及び／または直接接続されること（例えば、直接の物理的な接触によって）、または介入要素により間接的に結合されること及び／または接続されることを含んでもよい。結合されるという用語は更に、相互に協働または対話する（例えば、因果関係にあるように）２つ以上の要素を含んでもよい。本明細書で使用される場合、同時に実行される複数の行為は、特定の期間にわたって少なくとも部分的に重なる行為を指す。
本明細書の図は、最初の数字（複数可）が図面の図番号に対応し、残りの数字が図面の要素または構成要素を識別する番号付け規則に従う。異なる図の間の同様の要素または構成要素は、同様の桁の使用によって識別されてもよい。理解されるであろうが、本明細書の様々な実施形態に示した要素を追加、交換及び／または削除することによって本開示のいくつかの追加の実施形態を提供することができる。加えて、図面に提供された要素の比率及び相対的スケールは、本開示の様々な実施形態を例示することを意図し、限定的な意味で使用されることを意図しない。
本明細書では特定の実施形態を例示及び説明したが、示した特定の実施形態を、同じ結果を達成するように意図された構成と置き換えてよいことを、当業者は理解するであろう。本開示は、本開示の様々な実施形態の適応または変形を網羅するように意図される。上記の説明は、例示的になされたものであり、限定的になされたものではないことが理解されるべきである。上記の実施形態と、本明細書に具体的に記載されていない他の実施形態との組み合わせは、上記の説明を考察すれば当業者にとって明らかとなるであろう。本開示の様々な実施形態の範囲には、上記の構造及び方法が使用される他の適用が含まれる。したがって、本開示の様々な実施形態の範囲は、添付された特許請求の範囲、ならびにそのような特許請求の範囲の権利が与えられる均等物の全範囲を参照して定められるべきである。

Claims (15)

  1. スタックメモリアレイを形成する方法であって、
    交互の第１及び第２の誘電体のスタックを形成することと、
    前記スタックを通る誘電体延長部を形成することであって、
    前記誘電体延長部の第１の部分が、前記スタックの第２の領域内における半導体構造体の第１のグループと半導体構造体の第２のグループとの間の、前記スタックの第１の領域内にあるように、かつ、
    前記誘電体延長部の第２の部分が、半導体構造体の前記第１のグループ及び半導体構造体の前記第２のグループを含まない前記スタックの第３の領域内へ延在し、前記誘電体延長部が、前記第２の領域内の前記交互の第１及び第２の誘電体を前記第３の領域内の前記交互の第１及び第２の誘電体に結合するように、
    前記誘電体延長部を形成することと、
    前記誘電体延長部が、前記第３の領域内の前記交互の第１及び第２の誘電体を前記第２の領域内の前記交互の第１及び第２の誘電体に結合する間に、前記第１の領域を通る開口部を形成することと、
    を含む方法。
  2. 前記スタックの前記第１の領域を通る前記開口部を形成することは、前記誘電体延長部の前記第１の部分を通る前記開口部を形成することを含む、請求項１に記載の方法。
  3. 前記誘電体延長部が、前記第３の領域内の前記交互の第１及び第２の誘電体を前記第２の領域内の前記第２の誘電体に結合する間に、前記第１の誘電体を前記第２の領域から除去することをさらに含み、前記第１の誘電体は、前記開口部を通って前記第１の誘電体にアクセスすることによって除去される、請求項１に記載の方法。
  4. 前記第１の誘電体を前記第２の領域から除去することは、除去された前記第１の誘電体に対応する空間と交互になっている前記第２の誘電体の前記第２の領域内にスタックを形成し、
    前記方法は、前記誘電体延長部が、前記第３の領域内の前記交互の第１及び第２の誘電体を前記第２の領域内の前記第２の誘電体に結合する間に、前記開口部を通して金属を供給して、前記第２の領域内の前記空間内に前記金属を形成すること、をさらに含む、請求項３に記載の方法。
  5. 前記第１の誘電体を除去することは、前記開口部を通して除去材料を供給して前記第１の誘電体を除去することを含み、
    前記除去材料は、ウェットエッチャントである、請求項３に記載の方法。
  6. 部分的に形成されたメモリセルが、前記半導体構造体に隣接し、
    前記部分的に形成されたメモリセルは、
    前記半導体構造体に隣接するトンネル誘電体と、
    前記トンネル誘電体に隣接する電荷貯蔵構造体と、
    前記電荷貯蔵構造体に隣接するブロッキング誘電体と、
    を備え、
    前記第１の誘電体を除去することは、前記ブロッキング誘電体を露出し、
    前記方法は、
    前記開口部を通して追加の誘電体を供給することによって、露出された前記ブロッキング誘電体に隣接する前記追加の誘電体を形成することと、
    前記開口部を通して界面金属を供給することによって、前記追加の誘電体に隣接する前記界面金属を形成することと、
    前記開口部を通して金属を供給することによって、前記界面金属に隣接する前記金属を形成することと、
    をさらに含む、請求項１に記載の方法。
  7. スタックメモリアレイを形成する方法であって、
    交互の第１及び第２の誘電体のスタックを形成することと、
    前記スタックの第２の領域内における半導体構造体の第１のグループと半導体構造体の第２のグループとの間の、前記スタックの第１の領域内の前記スタックを通り、かつ、半導体構造体の前記第１のグループ及び半導体構造体の前記第２のグループを含まない前記スタックの第３の領域内へ延在する第１の開口部を形成することであって、前記第１の開口部が、前記第２及び第３の領域内の交互の第１及び第２の誘電体の一部分を露出する、ことと、
    前記第１の開口部内に誘電体延長部を形成することであって、
    前記誘電体延長部の第１の部分が、前記第２の領域内の前記交互の第１及び第２の誘電体の露出された前記一部分に隣接するように、かつ、
    前記誘電体延長部の第２の部分が、前記第３の領域内の前記交互の第１及び第２の誘電体の露出された前記一部分に隣接するように、
    前記誘電体延長部を形成することと、
    前記誘電体延長部が第２の開口部をライニングするように、前記第１の領域内の前記スタック及び前記誘電体延長部の前記第１の部分を通る前記第２の開口部を形成することと、
    を含む方法。
  8. 前記第２の開口部が形成される間に、前記誘電体延長部は、前記第２の領域内の前記交互の第１及び第２の誘電体を前記第３の領域内の前記交互の第１及び第２の誘電体に結合する、請求項７に記載の方法。
  9. 前記第２の開口部を通って前記第１の誘電体にアクセスすることによって、前記第１の誘電体を前記第２の領域から除去すること、をさらに含む、請求項７に記載の方法。
  10. 前記第１の誘電体を前記第２の領域から除去することは、空間と交互になっている前記第２の誘電体のスタックを前記第２の領域内に形成し、
    前記方法は、前記空間内に金属を形成して、前記金属と交互になっている前記第２の誘電体のスタックを前記第２の領域内に形成すること、をさらに含む、請求項７に記載の方法。
  11. スタックメモリアレイであって、
    メモリセルの第１及び第２のグループを含むメモリセル領域と、
    前記メモリセル領域内の前記第１のグループと前記第２のグループとの間の第１の誘電体であって、非メモリセル領域内へ延在する一部分を備える第１の誘電体と、
    前記非メモリセル領域内へ延在する前記第１の誘電体の前記一部分の周りを包む前記非メモリセル領域内の誘電体延長部と、
    を備え、
    前記第１の誘電体が、前記メモリセル領域内の導電性アクセスラインと交互になっている第２の誘電体を通過し、前記誘電体延長部が、前記非メモリセル領域内の第３の誘電体と交互になっている前記第２の誘電体を通過し、
    前記第１の誘電体及び前記第２の誘電体が酸化物を含み、前記第３の誘電体が窒化物を含む、
    スタックメモリアレイ。
  12. 前記誘電体延長部は、前記誘電体延長部が前記第１のグループと前記第２のグループとの間の前記第１の誘電体に重なるように、前記メモリセル領域内に延在する、請求項１１に記載のスタックメモリアレイ。
  13. 前記誘電体延長部は、前記誘電体延長部の一部分が前記第１の誘電体と前記第１のグループとの間にあるように、かつ、前記誘電体延長部の別の部分が前記第１の誘電体と前記第２のグループとの間にあるように、前記メモリセル領域内に延在する、請求項１１に記載のスタックメモリアレイ。
  14. 前記誘電体延長部は、前記誘電体延長部が前記メモリセル領域内の前記導電性アクセスラインと交互になっている前記第２の誘電体を通過するように、メモリセルの前記第１のグループと前記第２のグループとの間の前記メモリセル領域内に延在する、請求項１１に記載のスタックメモリアレイ。
  15. スタックメモリアレイであって、
    メモリセルの第１及び第２のグループを含むメモリセル領域と、
    前記メモリセル領域内の前記第１のグループと前記第２のグループとの間の第１の誘電体であって、非メモリセル領域内へ延在する一部分を備える第１の誘電体と、
    前記非メモリセル領域内へ延在する前記第１の誘電体の前記一部分の周りを包む前記非メモリセル領域内の誘電体延長部と、
    を備え、
    前記第１の誘電体が、前記メモリセル領域内の導電性アクセスラインと交互になっている第２の誘電体を通過し、前記誘電体延長部が、前記非メモリセル領域内の第３の誘電体と交互になっている前記第２の誘電体を通過し、
    前記誘電体延長部は、前記誘電体延長部が前記第１のグループと前記第２のグループとの間の前記第１の誘電体に重なるように、前記メモリセル領域内に延在する、
    スタックメモリアレイ。
JP2021533329A 2018-10-15 2019-10-15 スタックメモリアレイの誘電体延長部 Active JP7033695B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US16/160,074 US10868032B2 (en) 2018-10-15 2018-10-15 Dielectric extensions in stacked memory arrays
US16/160,074 2018-10-15
PCT/US2019/056212 WO2020081498A1 (en) 2018-10-15 2019-10-15 Dielectric extensions in stacked memory arrays

Publications (2)

Publication Number Publication Date
JP2021530121A JP2021530121A (ja) 2021-11-04
JP7033695B2 true JP7033695B2 (ja) 2022-03-10

Family

ID=70160185

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021533329A Active JP7033695B2 (ja) 2018-10-15 2019-10-15 スタックメモリアレイの誘電体延長部

Country Status (6)

Country Link
US (2) US10868032B2 (ja)
EP (1) EP3867955A4 (ja)
JP (1) JP7033695B2 (ja)
KR (1) KR102399360B1 (ja)
CN (1) CN112840455B (ja)
WO (1) WO2020081498A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120276702A1 (en) 2011-04-27 2012-11-01 Yang Jun-Kyu Method of manufacturing semiconductor device
US20130049096A1 (en) 2011-08-31 2013-02-28 Hongmei Wang Methods and apparatuses including strings of memory cells formed along levels of semiconductor material
US20170358595A1 (en) 2015-11-16 2017-12-14 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US20180047739A1 (en) 2016-08-09 2018-02-15 Micron Technology, Inc. Methods Of Forming An Array Of Elevationally-Extending Strings Of Memory Cells Comprising A Programmable Charge Storage Transistor And Arrays Of Elevationally-Extending Strings Of Memory Cells Comprising A Programmable Charge Storage Transistor
US20180269227A1 (en) 2017-03-14 2018-09-20 Micron Technology, Inc. Memory Cells and Integrated Structures

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120208347A1 (en) 2011-02-11 2012-08-16 Samsung Electronics Co., Ltd. Three-dimensional semiconductor memory devices and methods of fabricating the same
KR20120121177A (ko) * 2011-04-26 2012-11-05 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 제조방법
US8956968B2 (en) * 2011-11-21 2015-02-17 Sandisk Technologies Inc. Method for fabricating a metal silicide interconnect in 3D non-volatile memory
US10367001B2 (en) * 2012-06-04 2019-07-30 SK Hynix Inc. 3D semiconductor memory device
KR20140063147A (ko) * 2012-11-16 2014-05-27 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법
KR102154093B1 (ko) 2014-02-14 2020-09-10 삼성전자주식회사 3차원 반도체 소자
KR102282138B1 (ko) * 2014-12-09 2021-07-27 삼성전자주식회사 반도체 소자
US9935000B2 (en) 2016-02-29 2018-04-03 Intel Corporation Slit stress modulation in semiconductor substrates
US10256248B2 (en) * 2016-06-07 2019-04-09 Sandisk Technologies Llc Through-memory-level via structures between staircase regions in a three-dimensional memory device and method of making thereof
US9773805B1 (en) 2016-06-20 2017-09-26 Micron Technology, Inc. Integrated structures and methods of forming integrated structures
KR102630954B1 (ko) * 2016-11-08 2024-01-31 에스케이하이닉스 주식회사 반도체 장치 및 그 제조방법
CN106910746B (zh) * 2017-03-08 2018-06-19 长江存储科技有限责任公司 一种3d nand存储器件及其制造方法、封装方法
KR102346409B1 (ko) * 2017-03-08 2021-12-31 양쯔 메모리 테크놀로지스 씨오., 엘티디. 3차원 메모리 장치의 쓰루 어레이 컨택 구조
JP2019009382A (ja) * 2017-06-28 2019-01-17 東芝メモリ株式会社 半導体装置
US10181442B1 (en) * 2017-11-30 2019-01-15 Sandisk Technologies Llc Three-dimensional memory device having L-shaped word lines and methods of making the same
KR102641737B1 (ko) * 2018-06-21 2024-03-04 삼성전자주식회사 3차원 반도체 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120276702A1 (en) 2011-04-27 2012-11-01 Yang Jun-Kyu Method of manufacturing semiconductor device
US20130049096A1 (en) 2011-08-31 2013-02-28 Hongmei Wang Methods and apparatuses including strings of memory cells formed along levels of semiconductor material
US20170358595A1 (en) 2015-11-16 2017-12-14 Micron Technology, Inc. Vertical memory blocks and related devices and methods
US20180047739A1 (en) 2016-08-09 2018-02-15 Micron Technology, Inc. Methods Of Forming An Array Of Elevationally-Extending Strings Of Memory Cells Comprising A Programmable Charge Storage Transistor And Arrays Of Elevationally-Extending Strings Of Memory Cells Comprising A Programmable Charge Storage Transistor
US20180269227A1 (en) 2017-03-14 2018-09-20 Micron Technology, Inc. Memory Cells and Integrated Structures

Also Published As

Publication number Publication date
KR20210059792A (ko) 2021-05-25
EP3867955A4 (en) 2022-10-05
CN112840455B (zh) 2022-09-30
US20210098493A1 (en) 2021-04-01
CN112840455A (zh) 2021-05-25
KR102399360B1 (ko) 2022-05-18
US11424267B2 (en) 2022-08-23
WO2020081498A1 (en) 2020-04-23
US10868032B2 (en) 2020-12-15
EP3867955A1 (en) 2021-08-25
JP2021530121A (ja) 2021-11-04
US20200119039A1 (en) 2020-04-16

Similar Documents

Publication Publication Date Title
KR102411019B1 (ko) 전도성 구조체들, 전도성 구조체들을 포함하는 시스템들 및 디바이스들 및 관련 방법들
US10355010B2 (en) Memory device
US20190115366A1 (en) Vertical memory device
KR102101841B1 (ko) 수직형 비휘발성 메모리 소자
KR102282139B1 (ko) 반도체 장치
US11121146B2 (en) Forming terminations in stacked memory arrays
JP2008258458A (ja) 半導体記憶装置及びその製造方法
CN104979351A (zh) 半导体装置及其制造方法
US8212303B2 (en) Nonvolatile semiconductor memory device
US9548312B1 (en) Method including a formation of a control gate of a nonvolatile memory cell and semiconductor structure including a nonvolatile memory cell
KR20150125747A (ko) 비휘발성 메모리 장치
US10347318B2 (en) Semiconductor memory device
CN104821319A (zh) 半导体器件及其操作方法
CN113206103A (zh) 半导体存储器装置及其制造方法
JP5801341B2 (ja) 半導体メモリ
US11177279B2 (en) Formation of termination structures in stacked memory arrays
TW202201763A (zh) 鐵電隨機存取記憶體元件及形成方法
JP7033695B2 (ja) スタックメモリアレイの誘電体延長部
JP2009206355A (ja) 不揮発性半導体メモリ及び不揮発性半導体メモリの製造方法
TWI580086B (zh) 記憶體裝置及其製造方法
US10818681B2 (en) Termination structures in stacked memory arrays
US20230420372A1 (en) Vertical memory devices and method of fabrication thereof
TW201428966A (zh) 半導體裝置
CN110911410A (zh) 存储器装置及其制造方法
CN112310104A (zh) 半导体存储器装置及该半导体存储器装置的制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210610

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20210610

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20210610

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211026

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20220117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20220201

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20220228

R150 Certificate of patent or registration of utility model

Ref document number: 7033695

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150