KR102399360B1 - 스택형 메모리 어레이의 유전체 확장 - Google Patents

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Abstract

스택형 메모리 어레이를 형성하는 예시에서, 교번하는 제1 및 제2 유전체들의 스택이 형성된다. 유전체 확장이 스택을 통해 형성되어 유전체 확장의 제1 부분이 스택의 제2 영역에 있는 반도체 구조들의 제2 그룹과 반도체 구조들의 제1 그룹 사이의 스택의 제1 영역에 있고, 유전체 확장의 제2 부분이 제1 및 제2 반도체 구조들을 포함하지 않는 스택의 제3 영역으로 확장된다. 유전체 확장이 제3 영역의 교번하는 제1 및 제2 유전체들을 제2 영역의 교번하는 제1 및 제2 유전체들에 결합하는 동안 개구가 제1 영역을 통해 형성된다.

Description

스택형 메모리 어레이의 유전체 확장
본 개시는 일반적으로 메모리 어레이 및 그 형성에 관한 것으로, 특히 스택형 메모리 어레이의 유전체 확장에 관한 것이다.
메모리 디바이스들은 일반적으로 컴퓨터 또는 기타 전자 디바이스들의 내부, 반도체, 집적 회로로 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 저항성 메모리(예를 들어, RRAM) 및 플래시 메모리 등을 포함하는 다양한 유형의 메모리가 존재한다.
메모리 디바이스들은 광범위한 전자 어플리케이션들을 위한 휘발성 및 비 휘발성 데이터 저장소로 활용될 수 있다. 휘발성 메모리는 그의 데이터를 유지하기 위해 전원이 필요할 수 있지만, 비 휘발성 메모리는 전원이 공급되지 않을 때 저장된 데이터를 유지하여 영구 데이터를 제공할 수 있다. 비 휘발성 메모리의 한 유형인 플래시 메모리는 높은 메모리 밀도, 높은 신뢰성 및 낮은 전력 소비를 허용하는 단일-트랜지스터 메모리 셀들을 사용할 수 있다. 비 휘발성 메모리는, 예를 들어, 개인용 컴퓨터, 휴대용 메모리 스틱, 솔리드 스테이트 드라이브(SSD), 디지털 카메라, 휴대폰, MP3 플레이어와 같은 휴대용 음악 플레이어, 영화 플레이어 및 기타 전자 디바이스에 사용될 수 있다. 메모리 셀들은 어레이로 배 될 수 있으며, 어레이는 메모리 디바이스에서 사용된다.
메모리 디바이스들은 메모리 셀들의 어레이들을 가질 수 있다. 메모리 어레이들은 블록들, 서브-블록들, 스트링들 등과 같은 메모리 셀들의 그룹들을 포함할 수 있다. 일부 예들에서, 메모리 어레이는 3 차원(3D) 메모리 어레이로 지칭될 수 있는 스택형 메모리 어레이(stacked memory array) 일 수 있다. 예를 들어, 스택형 메모리 어레이의 공통 위치에서(예를 들어, 공통 수직 레벨에서) 메모리 셀들은 메모리 셀들의 계층(tier)을 형성할 수 있다. 각 계층의 메모리 셀들은 워드 라인(word line)과 같은 공통 액세스 라인에 공통으로 결합될 수 있다. 일부 예들에서, 메모리 셀들의 그룹은 소스에 결합된 선택 트랜지스터와 비트 라인과 같은 데이터 라인에 결합된 선택 트랜지스터 사이에 직렬 결합된 메모리 셀들의 스트링(예를 들어, NAND 스트링)을 형성하기 위해 직렬로 결합된 상이한 계층들로부터의 메모리 셀들을 포함할 수 있다.
일부 예들에서, 스택형 메모리 어레이의 형성은 대체 게이트 프로세스(replacement gate process)를 포함할 수 있다. 반도체 구조들(예를 들어, 반도체 기둥들)이 교번하는 유전체들(alternating dielectrics)의 스택을 통해 형성된 후, 메모리 셀들이 반도체 구조들에 인접하게 형성되는 레벨들에서 스택으로부터 유전체를 제거하기 위해 그리고 제거된 유전체들 대신 도전성 액세스 라인들(예를 들어, 금속 액세스 라인들)을 형성하기 위해 대체 게이트 프로세스가 사용될 수 있다. 다양한 예들에서, 스택의 다양한 레벨들에 대한 액세스를 제공하기 위해 스택을 통해 개구(예를 들어, 슬롯 또는 슬릿)가 형성되어, 선택된 유전체 재료 층들을 제거하고(예를 들어, 식각액을 통해) 이를 액세스 라인들로 역할을 할 수 있는 도전성 재료(예를 들어, 금속) 레벨들로 교체할 수 있다.
도 1은 배경 기술에 따라 스택형 메모리 어레이를 형성하는 것과 관련된 특정 처리 단계에서의 평면도이다.
도 2a 내지 도 2p는 본 개시의 다수의 실시 예들에 따라 스택형 메모리 어레이를 형성하는 것과 관련된 처리의 특정 단계들에 대응하는 다양한 뷰들이다.
도 3a 내지 도 3d는 본 개시의 다수의 실시 예들에 따라 스택형 메모리 어레이를 형성하는 것과 관련된 처리의 특정 단계들에 대응하는 평면도이다.
도 4는 본 개시의 다수의 실시 예들에 따른 스택형 메모리 어레이를 도시한다.
도 5는 본 개시의 다수의 실시 예들에 따른 장치의 블록도이다.
스택형 메모리 어레이 및 그 형성이 본원에 개시된다. 스택형 메모리 어레이를 형성하는 예시적인 방법에서, 격벽(partition wall) 또는 종단 구조(termination structure)로 지칭될 수 있는 유전체 확장(dielectric extension)은 교번하는(alternating) 제1 및 제2 유전체들의 스택을 통해 형성될 수 있다. 예를 들어, 제1 유전체들은 메모리 셀들이 반도체 구조들에 인접하게 형성되는 스택의 레벨들에 있을 수 있다.
유전체 확장(dielectric extension)은 메모리 셀들이 형성될 수 있는 스택의 메모리 셀 영역의 반도체 구조들의 그룹들 사이로부터 메모리 셀들이 형성되지 않고 반도체 구조들을 포함하지 않는 스택의 비 메모리 셀 영역으로 확장될 수 있다. 유전체 확장은 메모리 셀 영역의 교번하는 유전체들을 비 메모리 셀 영역의 교번하는 유전체들에 결합할 수 있다.
유전체 확장이 메모리 셀 영역의 교번하는 유전체들을 비 메모리 셀 영역의 교번하는 유전체들에 연결하는 동안, 반도체 구조들의 그룹들 사이에 개구가 형성될 수 있다. 예를 들어, 개구는 제거를 위해 제1 유전체들에 대한 액세스를 제공할 수 있다(예를 들어, 대체 게이트 프로세스의 일부로). 결합은 개구가 형성되는 동안 발생할 수 있는 반도체 구조들의 움직임을 제한할 수 있다. 예를 들어, 반도체 구조들의 과도한 움직임은 후속 처리 동안 데이터 라인 접촉들을 반도체 구조들과 정렬하는 것을 어렵게 만들 수 있다.
메모리 셀 영역의 제1 유전체들은 제거될 수 있으며, 유전체 확장은 메모리 셀 영역의 제2 유전체들을 비 메모리 셀 영역의 교번하는 유전체들에 결합한다. 결합은 제1 유전체가 제거되는 동안 발생할 수 있는 반도체 구조들의 움직임을 제한하는 역할을 한다. 후속 처리에서, 금속은, 개구를 통해 금속을 공급함으로써, 제1 유전체에 대응하는 공간에 형성되어, 액세스 라인을 형성하는 반면, 유전체 확장은 메모리 셀 영역의 제2 유전체들을 비 메모리 셀 영역의 교번하는 유전체들에 결합한다. 결합은 금속이 형성되는 동안 발생할 수 있는 반도체 구조들의 움직임을 제한하는 역할을 한다.
일부 예들에서, 이전 대체 게이트 프로세스와 같은 이전의 처리 방법은 반도체 구조들의 과도한 움직임을 초래하여 데이터 라인 접촉들을 반도체 구조들과 정렬하기 어렵게 만들 수 있는 처리 중에 메모리 셀 영역으로부터 비 메모리 셀 영역을 분리할 수 있다. 일부 이전 접근법에서, "더미(dummy)" 메모리 셀들(예를 들어, 데이터를 저장하는 데 사용되지 않는 셀들)은 반도체 구조들의 움직임이 허용되지 않는 것으로 간주되는 반도체 구조들에 인접하게 형성될 수 있다. 그러나, 이것은 데이터를 저장하는 데 사용될 수 있는 메모리 셀들의 수를 줄일 수 있다. 전술한 바와 같이, 유전체 확장은 메모리 셀 영역을 비 메모리 셀 영역에 결합함으로써 반도체 구조의 움직임을 제한할 수 있다. 이것은 또한 "더미" 메모리 셀들의 수를 줄일 수 있다.
일부 예들에서, 교번하는 유전체들에 액세스하는 데 사용되는 개구들(예를 들어, 슬롯들)은 유전체 스택을 통해 제1 방향 및 제2(예를 들어, 횡단의) 방향으로 단일 식각에 의해 형성(예를 들어, 동시에)될 수 있으며, 이는 개구들이 유전체로 채워진 후에 서로로부터 메모리 셀들의 블록들의 전기적 절연을 촉진한다. 스택을 통한 횡단의 식각(transverse etch)은 형성하기 어려울 수 있고 다양한 단점들을 가질 수 있는 "T-교차점들"을 형성한다. 본 개시의 다양한 실시 예들은 "T- 교차점"을 형성하지 않고 서로로부터 메모리 셀들의 블록들을 분리하는 것을 도울 수 있는 유전체 확장을 이용할 수 있어서, 따라서 이와 관련된 어려움과 단점을 피할 수 있다. 메모리 셀들의 블록은, 예를 들어, 공통적으로 삭제되는 메모리 셀들의 그룹일 수 있다.
도 1은 배경 기술에 따라 스택형 메모리 어레이를 형성하는 것과 관련된 특정 처리 단계에서의 평면도이다. 도 1에서, 산화물과 교번하는 질화물과 같은, 교번하는 유전체들의 스택(101)은 메모리 셀들이 영역(102)에 형성된다는 점에서, 메모리 셀 영역으로 지칭될 수 있는 영역(102)을 포함할 수 있다. 반도체 구조들(105)의 그룹들(118-1 및 118-2)이 영역(102)에 형성된다. 반도체 구조들(105)는 영역(102)에서 스택(101)을 통과한다. 일부 예들에서, 메모리 셀들은 질화물을 갖는 스택(101)의 레벨들에서와 같이 반도체 구조들(105)에 인접하여 부분적으로 형성될 수 있다.
세그먼트들(110-1, 110-2, 110-3, 112)를 포함하는 개구(108)가 스택(101)을 통해 형성된다. 예를 들어, 질화물에 대해 선택적인 제거 물질이 개구(108)를 통해 공급되어 산화물을 남기면서 질화물을 제거할 수 있다. 일부 예들에서, 부분적으로 형성된 메모리 셀들은 개구(108)를 통해 메모리 셀들에 액세스함으로써 완성될 수 있다. 텅스텐과 같은 금속은 메모리 셀들에 결합될 수 있는 액세스 라인들을 형성하기 위해 개구(108)를 통해 공급될 수 있다. 일부 예들에서, 개구(108)의 형성, 질화물의 제거, 메모리 셀들의 완성 및 액세스 라인들의 형성은 대체 게이트 프로세스의 일부로서 형성될 수 있다.
그룹(118-2)에 대응하는 액세스 라인들로부터 그룹(118-1)에 대응하는 액세스 라인들을 전기적으로 절연시키기 위해 유전체가 개구(108)에 형성될 수 있다. 개구(108)의 세그먼트(112)는 세그먼트들(110-1 내지 110-3)를 가로 지른다. 예를 들어, 세그먼트들(110-1 내지 110-3 및 112)는 각각 "T-교차점들"을 형성한다. 일부 예들에서, 개구(108)는 세그먼트들(110-1 내지 110-3 및 112)을 동시에 형성할 수 있는 단일 공정 단계 동안(예를 들어, 단일 식각 동안) 형성될 수 있다. 그러나, 예로서, "T-교차점"들은 스택(101)을 통한 1 차 식각을 수행하여 세그먼트들(110-1 내지 110-3)을 형성하고 스택(101)을 통한 2 차 식각을 수행하여 세그먼트(112)를 형성함으로써 형성될 수 있다. 이러한 "T-교차점"들을 형성하는 것은 어려울 수 있으며 다양한 단점들이 있을 수 있다. 예를 들어, 세그먼트(112)를 형성하면 오버 식각 또는 언더 식각이 발생할 수 있으며, 이는 그룹들(118-1 및 118-2)의 부적절한 분리를 초래하거나 적절한 전기적 절연을 방해할 수 있다. 또한, 스택(101)을 통해 세그먼트(112)를 형성하는 것은 블록들(118-1 및 118-2)에 대한 국부적인 스트레스를 증가시킬 수 있으며, 이는 세그먼트(112)의 형성 이후 그들은 더 이상 고정되지 않기 때문이며, 이는 블록들의 움직임을 증가시킬 수 있고 후속 처리 단계들에서 구조들(105)에 대한 연결들을 정확하게 형성하는 능력에 악영향을 미칠 수 있다.
세그먼트(112)는 메모리 셀들이 형성되지 않고 비 메모리 셀 영역으로 지칭될 수 있는 스택(101)의 영역(114)에 형성될 수 있다. 예를 들어, 세그먼트(112)는 그룹들(118-1 및 118-2)의 단부들로부터 영역(114)을 분리할 수 있다. 일부 예들에서, 그룹들(118-1 및 118-2)의 단부들로부터 영역(114)의 분리는, 예컨대 개구(108)의 형성 동안, 질화물의 제거 동안 및/또는 액세스 라인들의 형성 동안, 반도체 구조(105)가 이동하는 것을 허용할 수 있다.
움직임은 데이터 라인을 반도체 구조들(105)에 결합하는 것과 같이 데이터 라인 접촉들을 반도체 구조들(105)과 정렬하는 것을 어렵게 만들 수 있다. 일부 예들에서, 반도체 구조들(105)의 움직임은 그룹들(118-1 및 118-2)의 단부들에서 및 그 근처에서 상대적으로 클 수 있고 단부들로부터 멀어질 수 경우 작을 수 있다. 이와 같이, 그룹들(118-1 및 118-2)의 단부들에서 및 그 근처에서 반도체 구조들(105)에 인접한 메모리 셀들은 "더미" 메모리 셀들일 수 있다. 그러나 이것은 데이터 저장에 사용 가능한 총 메모리 셀들의 수를 줄일 수 있다.
도 2a는 본 개시의 다수의 실시 예들에 따른 스택형 메모리 어레이를 형성하는 것과 관련된 처리의 특정 단계에 대응하는 평면도이다. 일부 예들에서, 어레이는 3 차원 NAND 메모리 어레이일 수 있다. 도 2b는 본 개시의 다수의 실시 예들에 따른 도 2a의 처리 단계 동안 도 2a의 라인 B-B를 따라 본 단면도이다. 도 2c는 본 개시의 다수의 실시 예들에 따른 도 2a의 라인 C-C를 따라 본 단면도이다. 도 2a 내지 도 2c는 여러 처리 단계들이 발생한 후 발생할 수 있는 처리 단계에 해당할 수 있다. 일부 예들에서, 처리 단계는 다수의 하위 단계들을 가질 수 있는 다수의 단계들을 포함할 수 있다.
반도체 구조들(205-1)의 그룹(218-1)은 반도체(223) 상에(예를 들어, 위에) 형성된 교번하는 유전체들(220 및 221)의 스택(201)의 영역(202)을 통과한다. 반도체 구조들(205-2)의 그룹(218-2)은 스택(201)의 영역(202)을 통과한다. 일부 예들에서, 그룹들(218-1 및 218-2)은 영역(202)에 형성될 메모리 셀들의 블록들에 대응할 수 있고, 영역(202)은 메모리 셀 영역으로 지칭될 수 있다.
반도체 구조들(205-1 및 205-2) 및 반도체(223)는 폴리실리콘, p-형 도전성(예를 들어, 단결정 p-실리콘)을 갖도록 도전성으로 도핑된 실리콘 등일 수 있다. 유전체들(220)은 산화물일 수 있고 유전체들(221)은 질화물일 수 있다. 예를 들어, 유전체들(221)은 후속 처리 단계 동안 제거될 수 있는 희생 유전체일 수 있다.
일부 예들에서, 메모리 셀들(225)은 유전체(221)를 갖는 스택(201)의 레벨들에서 각각의 반도체 구조(205)에 인접하게 부분적으로 형성될 수 있다. 예를 들어, 메모리 셀(225)의 터널 유전체(tunnel dielectric)(227)(예를 들어, 터널 산화물)는 반도체 구조(205)에 인접하게 형성될 수 있고; 전하 저장 구조(charge storage structure)(228)(예를 들어, 전하 트랩, 플로팅 게이트 등)는 터널 유전체(227)에 인접하게 형성될 수 있고; 그리고 차단 유전체(blocking dielectric)(230)(예를 들어, 산화물)는 전하 저장 구조(228)에 인접하게 형성될 수 있다. 유전체(221)는 차단 유전체(230)에 인접할 수 있다. 일부 예들에서, 터널 유전체(227), 전하 저장 구조(228) 및 차단 유전체(230)는 대응하는 반도체 구조(205) 주위를 완전히 감쌀 수 있다(예를 들어, 완전 둘러쌈).
일부 예들에서, 선택 트랜지스터(232)는 최상부 유전체(221)를 갖는 스택(201)의 레벨에서 각각의 반도체 구조(205)에 인접하게 부분적으로 형성될 수 있고, 선택 트랜지스터(234)는 최하부 유전체(221)를 갖는 스택(201)의 레벨에서 각각의 반도체 구조(205)에 인접하게 부분적으로 형성될 수 있다. 예를 들어, 선택 트랜지스터들(232 및 234)의 게이트 유전체(236)(예를 들어, 게이트 산화물)는 각각의 반도체 구조(205)에 인접하게 형성될 수 있다. 유전체(221)는 게이트 유전체(236)에 인접할 수 있다. 일부 예들에서, 게이트 유전체(236)는 대응하는 반도체 구조(225) 주위를 완전히 감쌀 수 있다. 반도체 구조들(205)은 도 2a 내지 도 2c에 도시된 처리 단계 이전에 형성될 수 있으며, 선택 트랜지스터들(232 및 234) 및 메모리 셀들(225)은 도 2a 내지 도 2c에 도시된 처리 단계 이전에 부분적으로 형성될 수 있음을 유의한다.
일부 예들에서, 스택(201)은 영역(202)에 인접한 계단 형 구조(stair-step structure)(도 2a에 도시되지 않음)를 포함할 수 있어서 영역(202)은 계단 형 구조와 영역(214) 사이에 있을 수 있다. 계단-형 구조의 각 스텝들은 스택(201)에서 상이한 레벨에 있을 수 있다. 계단 형 구조의 각 스텝은 예를 들어 유전체(220) 위의 유전체(221)를 포함할 수 있다.
도 2a 내지 도 2c에 대응하는 처리 단계에서, 개구(240)(예를 들어, 개구들(240-1 내지 240-3))가 스택(201)을 통해 형성된다. 예를 들어, 이미징 레지스트와 같은 마스크(242)는 최상부 유전체(220) 위에 형성되고 제거를 위한 스택(201)의 영역을 정의하도록 패터닝된다. 제거를 위해 정의된 영역은 이어서 제거되어(예를 들어, 식각에 의해) 개구(240)를 형성한다.
개구(240)는 반도체 구조(205)를 포함하는 스택(201)의 영역(202)으로부터 메모리 셀이 형성되지 않는 영역(214)으로 확장된다. 예를 들어, 영역(214)은 비 메모리 셀 영역으로 지칭될 수 있다. 개구(240-2)는 그룹들(218-1 및 218-2) 사이의 영역(245)에 있음에 유의한다. 개구(240-2)는 영역(245)에서 영역(214)으로 확장된다.
도 2d는 본 개시의 다수의 실시 예들에 따른 도 2a의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 도 2e는 본 개시의 다수의 실시 예들에 따른 도 2d의 처리 단계 동안 도 2d의 라인 E-E를 따라 본 단면도이다. 도 2f는 본 개시의 다수의 실시 예들에 따른 도 2d의 처리 단계 동안 도 2d의 라인 F-F를 따라 본 단면도이다.
도 2d 내지 도 2f의 처리 단계 동안, 산화물일 수 있는 유전체 확장(dielectric extension)(247)이 개구(240)에 형성된다. 예를 들어, 유전체 확장(247)의 일부는 그룹들(218-1 및 218-2) 사이의 영역(245)에 있을 수 있다. 유전체 확장(247)은 영역(245)에서 영역(214)으로 확장된다는 점에 유의한다. 일부 예에서, 유전체 확장(247)은 격벽 종단(partition wall termination)과 같은 종단 구조로 지칭될 수 있다. 유전체 확장(247)은, 도 2e에 도시된 바와 같이, 영역(214)의 교번 유전체들(220 및 221)을 교번 유전체(220 및 221)에 결합할 수 있음을 주목한다.
도 2g는 본 개시의 다수의 실시 예들에 따른 도 2d의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 도 2h는 본 개시의 다수의 실시 예들에 따른 도 2g의 처리 단계의 처리 단계 동안 도 2g의 라인 H-H를 따라 본 단면도이다. 도 2i는 본 개시의 다수의 실시 예들에 따른 도 2g의 처리 단계의 처리 단계 동안 도 2g의 라인 I-I를 따라 본 단면도이다.
도 2h 및 2i의 처리 단계 동안, 개구들(250)은 스택(201)을 통해 그리고 영역(202)의 유전체 확장(247)의 부분을 통해 형성되어, 반도체(223)의 상부 표면에서 정지한다. 예를 들어, 개구들(250)은 대체 게이트 프로세스의 일부로서 수행될 수 있다. 유전체 확장들(247) 및 대응하는 개구들(250)은 영역(202)에서 중첩될 수 있다. 일부 예들에서, 유전체 확장들(247) 및 대응하는 개구들(250)의 중첩은 영역(214)으로 확장될 수 있다. 예를 들어, 개구들(250)은 유전체 확장들(247) 내에서 종단될 수 있다. 개구들(250)은 교번하는 유전체들(220 및 221) 및 그룹들(218-1 및 218-2)에 대한 액세스를 제공할 수 있다.
도 2g에 도시된 바와 같이, 개구들(250) 중 하나가 영역(245)에 형성된다. 도 2g 및 2i에 도시된 바와 같이, 개구(250)는 개구(250)와 유전체 확장(247)이 중첩되는 유전체 확장(247)의 중심 부분을 통과한다. 예를 들어, 개구(250)와 유전체 확장(247)이 중첩되는 경우, 유전체 확장(247)은 도 2i에 도시된 바와 같이 개구(250)를 라이닝(lining)할 수 있다. 예를 들어, 도 2i에 도시된 바와 같이, 유전체 확장(247)의 일부는 개구(250)와 그룹(218-1) 사이에 있고 유전체 확장(247)의 다른 부분은 개구(250)와 그룹(218-2) 사이에 있다.
유전체 확장(247)은 개구(250)가 형성되는 동안 영역(214)의 교번하는 유전체들(220 및 221)을 영역(202)의 교번 유전체들(220 및 221)에 결합시킨다는 점에 유의한다. 이러한 결합은 개구(250)가 형성되는 동안 발생할 수 있는 반도체 구조들(205)의 움직임을 제한한다. 도 2g의 구조는 도 1의 횡단의 세그먼트(112)의 형성을 생략하고, 따라서 횡단의 세그먼트(112)를 형성하는 것과 관련된 어려움을 피한다. 더욱이, 횡단의 세그먼트(112)와 관련된 반도체의 움직임은 영역(214)의 교번하는 유전체들(220 및 221)를 영역(202)의 교번하는 유전체들(220 및 221)에 결합하는 유전체 확장(247)의 결과로 감소될 수 있다.
도 2j는 본 개시의 다수의 실시 예들에 따른 도 2g의 처리 단계의 후속 처리 단계 동안 도 2g의 라인 H-H를 따라 본 단면도이다. 도 2k는 본 개시의 다수의 실시 예들에 따른 도 2g의 처리 단계의 후속 처리 단계 동안 도 2g의 라인 I-I를 따라 본 단면도이다. 도 2l은 본 개시의 다수의 실시 예들에 따른 도 2g의 처리 단계의 후속 처리 단계 동안 도 2g의 라인 L-L을 따라 본 단면도이다.
개구들(250)은 유전체들(221)의 제거를 위해 유전체들(221)에 대한 액세스를 제공할 수 있다. 예를 들어, 유전체들(221)은 대체 게이트 프로세스의 일부로서 제거될 수 있다. 습식 식각액과 같은 제거 물질이 개구(250)를 통해 공급되어 유전체(221)를 제거하여 도 2j 및 2k에 도시된 바와 같이 영역(202)에서 공간들(252)과 교번하는 유전체들의 스택(220)을 형성할 수 있다. 최상부 및 최하부 공간들(252)은 게이트 유전체들(236)을 노출시키고 최상부 및 최하부 공간들(252) 사이의 공간들(252)은 차단 유전체들(230)을 노출시킨다는 것에 유의한다. 유전체 확장(247)은 도 2l에 도시된 바와 같이 영역(214)에서 교번하는 유전체들(220 및 221)의 스택을 통과하고 도 2k에 도시된 바와 같이 영역(202)에서 교번하는 유전체들(220) 및 공간들(252)의 스택을 통과한다. 계단-형 구조를 갖는 예에서, 제거는 각각의 스텝들로부터 유전체(221)를 제거할 수 있다.
유전체 확장들(247)은 유전체들(221)이 제거되는 동안 영역(214)의 교번하는 유전체들(220 및 221)을 영역(202)의 교번하는 유전체들(220 및 221)에 결합한다. 이러한 결합은 유전체들(221)이 제거되는 동안 발생할 수 있는 반도체 구조(205)의 움직임을 제한한다. 예를 들어, 결합은 도 1에서 횡단의 세그먼트(112)와 관련된 반도체 구조의 움직임에 대한 반도체 구조의 움직임을 감소시킬 수 있다.
제거 물질은 도 2g의 길이(L1)에 대응하는 개구들(250)의 부분들로부터 영역(202)으로 흐를 수 있다. 그러나, 제거 물질은 유전체 확장들(247)에 의해 중첩되는 개구들(250)의 부분들로부터 흐르지 않을 수 있다. 유전체 확장들(247)이 영역(202) 내로 확장되는 거리(D1)는 제거 물질이 영역(202)에 있는 유전체 확장들(247)의 부분들 사이에 있는 그룹들(218-1 및 218-2)의 부분들(256)을 침투하도록 선택될 수 있다. 거리(D1)는 영역(214)으로의 제거 물질의 침투를 제한하기 위해 추가로 선택될 수 있다. 예를 들어, 거리(D1)가 너무 크다면 제거 물질은 부분들(256)로부터 유전체들(221)을 완전히 제거하지 못할 수 있다. 거리(D1)가 너무 작으면, 제거 물질은 영역(214)으로부터 너무 많은 유전체들(221)을 제거할 수 있다.
유전체 확장들(247)이 영역(214)으로 확장하는 거리(D2) 및 거리(D1)는 제거 물질이 유전체 확장들(247)의 단부들 주위에 닿지 않도록 할 수 있다. 예를 들어, 유전체 확장들(247)의 단부들 주위에 닿는 외부 제거 물질은 영역(214)으로부터 유전체(221)를 제거하고 후속 금속 처리 단계 동안 외부 금속에 대한 유전체 확장들(247)의 단부들 주위에 경로를 제공할 수 있다. 예를 들어, 금속은 금속으로 형성될 수 있는 그룹(218-1)에 대응하는 액세스 라인들과 그룹(218-2)에 대응하는 액세스 라인들 사이에 전기적 단락을 일으킬 수 있다. 따라서, 유전체 확장(247)은 제거 물질 및 따라서 금속의 경로를 차단하는 역할을 할 수 있으며, 이에 따라 그룹(218-1)에 대응하는 액세스 라인들과 그룹(218-2)에 대응하는 액세스 라인들 사이에 단락이 발생하는 것을 방지할 수 있다.
도 2m은 본 개시의 다수의 실시 예들에 따른, 도 2g의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 도 2n은 본 개시의 다수의 실시 예들에 따른 도 2m의 처리 단계 동안 도 2m의 라인 N-N을 따라 본 단면도이다. 도 2o는 본 개시의 다수의 실시 예들에 따른 도 2m의 처리 단계 동안 도 2m의 라인 O-O를 따라 본 단면도이다. 도 2p는 본 개시의 다수의 실시 예에 따른 도 2m의 처리 단계 동안 도 2m의 라인 P-P를 따라 본 단면도이다.
도 2m 내지 도 2p에 도시된 처리 단계는 예를 들어 메모리 어레이(260)를 형성할 수 있다. 일부 예들에서, 도 2g의 개구들(250)은 메모리 셀들(225)들 및 선택 트랜지스터들(232 및 234)의 형성을 완료하기 위해 도 2j 및 도 2k의 공간들(252)에 대한 액세스를 제공한다. 예를 들어, 메모리 셀들(225) 및 선택 트랜지스터들(232 및 234)의 형성은 대체 게이트 프로세스의 일부로서 완료될 수 있다.
일부 예들에서, 유전체(265)는 게이트 유전체(236) 및 차단 유전체(230)에 인접한 공간(252)에 유전체(265)를 형성하기 위해 개구(250)를 통해 공급될 수 있다. 예를 들어, 유전체(265)는 알루미나(Al2O3), 하프니아(HfO2), 지르코니아(ZrO2), 프라세오디뮴 산화물(Pr2O3), 하프늄 탄탈 산질화물(HfTaON), 하프늄 실리콘 산질화물(HfSiON) 등과 같은 높은 유전 상수(높은-K) 유전체일 수 있다. 질화 탄탈(TaN), 질화 티타늄(TiN) 등과 같은 인터페이스 금속(interface metallic)(267)(예를 들어, 배리어 금속)이 개구(250)를 통해 공급되어 유전체(265)에 인접한 공간(252)에 인터페이스 금속(267)을 형성할 수 있다.
텅스텐과 같은 금속(270)이 개구(250)를 통해 공급되어 인터페이스 금속(267)에 인접한 공간(252)에 금속(270)을 형성할 수 있다. 예를 들어, 금속(270)은 메모리 셀들(225)의 제어 게이트들을 포함할 수 있는 액세스 라인들 및 선택 트랜지스터들(232 및 236)의 게이트들을 포함할 수 있는 제어 라인들을 형성할 수 있다. 예를 들어, 금속(270)은 대체 게이트 프로세스의 일부로서 공간(252)에 형성될 수 있다. 일부 예들에서, 유전체(265), 인터페이스 금속(267) 및 금속(270)은 대응하는 반도체 구조(205) 주위를 완전히 감쌀 수 있다. 계단 형 구조를 갖는 예에서, 각 스텝은 유전체(220) 위에 레벨 금속(level metal)(270)을 포함할 수 있다.
일부 예들에서, 메모리 셀들(235)은 반도체 구조들(205)에 인접하고 선택 트랜지스터들(232 및 236)과 직렬로 결합된 직렬 결합 메모리 셀들의 그룹들(예를 들어, NAND 스트링들)을 형성할 수 있다. 반도체(223)는 선택 트랜지스터(234)에 의해 직렬 결합 메모리 셀들의 그룹에 선택적으로 결합될 수 있는 소스일 수 있다. 데이터 라인(미도시)은 반도체(223) 대향하는 반도체 구조(205)의 단부에 결합될 수 있다. 예를 들어, 선택 트랜지스터(232)는 데이터 라인을 직렬 결합 메모리 셀들의 그룹에 선택적으로 결합할 수 있다. 반도체 구조들(205-1)에 인접한 메모리 셀들은 메모리 셀들의 블록(274-1)을 형성할 수 있고, 반도체 구조들(205-2)에 인접한 메모리 셀들은 메모리 셀들의 블록(274-2)을 형성할 수 있다.
유전체 확장들(247)은 금속(270)이 공간들(252)에 형성되는 동안 영역(214)의 교번하는 유전체들(220 및 221)을 영역(202)의 유전체들(220)에 결합한다. 이러한 결합은 금속(270)이 공간들(252)에 형성되는 동안 발생할 수 있는 반도체 구조들(205)의 움직임을 제한한다. 예를 들어, 결합은 횡단의 세그먼트(112)와 관련된 반도체 구조들의 움직임에 대한 반도체 구조의 움직임을 감소시킬 수 있다. 일부 예들에서, 반도체 구조들(205)의 제한된 움직임은 횡단의 세그먼트(112)와 연관된 반도체 구조들과 데이터 라인 접촉들을 정렬하는 어려움을 감소시킬 수 있다. 이로 인해, 도 1과 함께 설명된 접근 방식에 비해 "더미" 메모리 셀들의 수가 줄어들 수 있으므로 데이터를 저장하는 데 사용할 수 있는 메모리 셀들의 수가 증가한다.
유전체 확장(247)은 도 2p에 도시된 바와 같이 영역(214)의 교번하는 유전체들(220 및 221)의 스택을 통과하고, 도 2o에 도시된 바와 같이 영역(202)의 교번하는 유전체들(220) 및 금속(270)의 스택을 통과한다. 이어서, 유전체 확장들(247)과 인접한 개구들(250)에 유전체(272)가 형성된다. 예를 들어, 유전체 확장(247)은 도 2m에 도시된 바와 같이 영역(202)의 영역(245)에서 유전체(272)와 유전체(272)의 양측에 유전체 확장 부(247)의 일부와 중첩할 수 있다. 영역(202)의 영역(245)에서 유전체(272)를 유전체(272)의 양측에 있는 유전체 확장(247)의 일부와 중첩시킬 수 있다. 예를 들어, 영역(245)에서, 유전체 확장(247)의 일부는 유전체(272)와 블록(274-1) 사이에 있고, 유전체 확장(247)의 다른 부분은 유전체(272)와 블록(274-2) 사이에 있다. 예를 들어, 유전체 확장(247)은 영역(214)에서 유전체(272)의 일부를 둘러 싼다. 일부 예들에서, 유전체(272)는 유전체(220)와 동일할 수 있다.
도 3a는 본 개시의 다수의 실시 예들에 따라 스택형 메모리 어레이를 형성하는 것과 관련된 처리의 특정 단계에 대응하는 평면도이다. 일부 예들에서, 어레이는 3 차원 NAND 메모리 어레이일 수 있다.
반도체 구조들(305-1)의 그룹(318-1)은 반도체(223)와 같은 반도체 상에(예를 들어, 위에) 형성된 도 2c의 교번하는 유전체들(220 및 221)과 같은 교번하는 유전체들의 스택(301)의 영역(302)을 통과한다. 반도체 구조들(305-2)의 그룹(318-2)은 또한 스택(301)의 영역(302)을 통과한다. 일부 예들에서, 그룹들(318-1 및 318-2)은 영역(302)에 형성될 메모리 셀들의 블록들에 대응할 수 있고, 영역(302)은 메모리 셀 영역으로 지칭될 수 있다.
일부 예들에서, 스택(301)은 스택(201)에 대해 전술한 바와 같을 수 있고; 반도체 구조들(318)은 반도체 구조들(218)에 대해 전술한 바와 같을 수 있고; 그리고 영역(302)은 영역(202)에 대해 전술한 바와 같을 수 있다. 일부 예들에서, 도 2c의 메모리 셀들(225)과 같은 메모리 셀들은 도 2c와 관련하여 앞서 설명한 바와 같이 각각의 반도체 구조(305)에 인접하게 부분적으로 형성될 수 있다.
스택(301)은 영역(302)이 계단 형 구조와 영역(314) 사이에 있을 수 있도록 영역(302)에 인접한 계단 형 구조(도 3a에 도시되지 않음)를 포함할 수 있다. 계단 형 구조의 각각의 스텝들은 스택(301)에서 서로 다른 레벨들에 있을 수 있다.
일부 예들에서, 영역(314)은 스택(301)을 통과 할 수 있는 기둥들과 같은 구조들(331-1 및 331-2)의 그룹들을 포함할 수 있다. 구조들(331)은 대체 게이트 프로세스 동안 스택(301)에 구조적 안정성을 제공할 수 있는 지지 구조들일 수 있다. 예를 들어, 구조들(331)은 스택(301)으로부터 유전체(221)와 같은 유전체를 제거하는 동안 및 그 후에 스택(301)을 안정화하고 움직임을 제한하는 역할을 하는 지지를 제공할 수 있다. 일부 예들에서, 구조들(331)은 반도체 구조들(318)과 동시에 형성될 수 있는 반도체 기둥들과 같은 반도체 구조들일 수 있다. 대안적으로, 구조들(331)은 어레이의 라우팅 회로에 결합될 수 있는 전기 접촉들일 수 있다. 영역(314)은 메모리 셀들이 영역(314)에 형성되지 않기 때문에 비 메모리 셀 영역으로 지칭될 수 있다.
개구들(350)는 도 3a에 대응하는 처리 단계 동안 스택(301)을 통해 형성된다. 각각의 개구(350)는 영역(302)에 세그먼트(351-1) 및 영역(314)에 세그먼트(351-2)를 가질 수 있다. 예를 들어, 개구(350)는 그룹들(318-1 및 318-2) 사이의 세그먼트(351-1) 및 구조들(331-1 및 331-2) 사이의 세그먼트(351-2)를 가질 수 있다.
도 3b는 본 개시의 다수의 실시 예들에 따른 도 3a의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 산화물 라이너(liner)들과 같은 유전체 라이너들(347)은 도 3a의 개구들(350)에 형성되어 개구(350)를 라이닝한다. 예를 들어, 유전체 라이너(347)는 각각의 개구(350)의 세그먼트들(351-1 및 351-2)에 형성된다. 이어서, 유전체 라이너들(347)에 인접한 라이닝된 개구(350)에 희생 물질(354)이 형성된다. 예를 들어, 희생 물질(354)은 유전체 라이너(347)에 인접한 세그먼트들(351-1 및 351-2)에 형성된다. 일부 예들에서, 희생 물질(354)은 비정질 실리콘과 같은 반도체, 네거티브 포토레지스트와 같은 포토 레지스트, 탄소 등일 수 있다.
그 다음 마스크(355)가 스택(301)의 일부 위에 형성된다. 예를 들어, 마스크(355)는 도 3b에 도시된 바와 같이 영역(314)의 일부 위에 형성되어, 영역(314) 내의 유전체 라이너들(347) 및 희생 물질(354)의 일부를 덮을 수 있다. 예를 들어, 마스크(355)는 각각의 세그먼트(351-2)에 형성된 유전체 라이너(347) 및 희생 물질(354)의 일부 위에 형성될 수 있다.
도 3c는 본 개시의 다수의 실시 예들에 따른 도 3b의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 도 3c에 도시된 바와 같이, 도 3b의 유전체 라이너들(347) 및 희생 물질들(354)의 일부들이 제거된다. 예를 들어, 세그먼트(351-1)에 형성된 유전체 라이너(347) 및 희생 물질(354)이 제거되고, 세그먼트(351-2)에 형성된 유전체 라이너(347) 및 희생 물질(354)이 남는다. 일부 예들에서, 세그먼트들(351-2)의 일부에 형성된 유전체 라이너(347) 및 희생 물질(354)이 또한 제거될 수 있고, 유전체 라이너(347) 및 희생 재료(354)는 도 3c에 도시된 바와 같이 세그먼트(351-2)의 또 다른 부분을 남긴다.
일부 예들에서, 마스크(355)에 의해 덮이지 않은 희생 재료들(354)의 부분들은 예컨대 습식 식각 또는 반응성 이온 식각(reactive ion etch, RIE)에 의해 제거되고, 마스크(355)에 의해 덮인 희생 재료들(354)의 부분들을 남기고 유전체 라이너들(347)을 남긴다. 그 후 마스크(355)가 제거될 수 있고, 희생 물질들(354)이 제거된 유전체 라이너들(347)의 부분들은 등방성 식각(isotropic etch)(예를 들어, 습식 또는 건식 화학적 등방성 식각)에 의해 제거될 수 있다. 희생 물질(354)의 나머지 부분들은, 마스크(355)가 제거된 후, 희생 물질(354)이 제거된 유전체 라이너들(347)의 부분들을 제거하는 동안 유전체 라이너들(347)의 대응하는 부분들을 보호하기 위해 마스크로서 작용할 수 있다. 그러나, 일부 예들에서, 나머지 유전체 라이너들(347)의 단부들은 남은 희생 물질들의 단부들에 대해 리세스 될 수 있다(도 3c에 도시되지 않음).
대안적으로, 희생 물질(354)이 포토레지스트인 예에서, 마스크(355)는 도 3b에서 생략될 수 있다. 예를 들어, 희생 물질(354)이 네거티브 포토레지스트인 경우, 잔류할 희생 물질들(354)의 부분들은, 빛과 같은, 전자기 복사에 노 될 수 있고, 제거될 희생 물질들(354)의 부분들은 노출되지 않은 채로 남을 수 있다. 이어서, 희생 물질들(354)의 노출되지 않은 부분들은 전술한 바와 같이 제거될 수 있으며, 희생 물질들(354)의 노출된 부분들은 남겨두고 그리고 유전체 라이너들(347)을 남긴다. 유전체 라이너들(347)의 부분들은 전술한 바와 같이 제거될 수 있다.
도 3d는 본 개시의 다수의 실시 예들에 따른 도 3c의 처리 단계 이후의 처리 단계에 대응하는 평면도이다. 예를 들어, 도 3d에 대응하는 처리 단계는 스택형 메모리 어레이(360)를 형성할 수 있다. 도 3d에 대응하는 처리 단계 동안, 세그먼트들(351-2)의 각각에 형성된 희생 물질들(354)의 나머지가 제거되어 세그먼트들(351-2)의 각각의 일부가 유전체 라이너(347)로 라이닝된다. 예를 들어, 유전체 라이너(347)를 남기는 것은 유전체 확장으로 지칭될 수 있다.
스택(301) 내의 유전체들(221)과 같은 유전체들은 그들을 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분을 통해 액세스함으로써 제거될 수 있다. 예를 들어, 제거 물질이 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분들을 통해 공급되어 유전체들을 제거하고 제거된 유전체들 대신에 도 2j 및 도 2k의 공간들(252)과 같은 공간들을 형성할 수 있다.
제거 물질이 영역(302)에 공간들을 형성하기 위해 도 3d의 세그먼트(351-1)로부터 영역(302)로 흐를 수 있어서, 반도체 구조들(305)이 도 2K와 관련하여 반도체 구조들(205)에 대해 전술한 바와 같이 유전체들(220)과 같은 제거 물질에 의해 제거되지 않은 유전체들과 교번하는 공간들의 스택을 통과한다.
제거 물질의 일부는 또한 유전체 라이너들(347)에 의해 라이닝되지 않은 세그먼트들(351-2)의 부분들 사이에 있는 영역(314)의 부분들(357)으로 흐를 수 있다. 예를 들어, 제거 물질은 세그먼트들(351-2)의 라이닝되지 않은 부분으로부터 흘러 부분들(357)에 공간들을 형성하여 공간들이 영역(357)에서 제거 물질에 의해 제거되지 않은 유전체들과 교번하도록 할 수 있다.
제거 물질은 또한 유전체 라이너들(347)에 의해 라이닝된 세그먼트들(351-2)의 부분들로 흐를 수 있다. 그러나, 유전체 라이너들(347)은 임의의 제거 물질이 유전체 라이너들(347)에 의해 라이닝된 세그먼트들(351-2)의 부분들로부터 영역(314)으로 흐르는 것을 방지하도록 작용한다. 일부 예들에서, 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분들에서 흐르는 제거 물질은 유전체 라이너들(347)에 의해 라이닝된 세그먼트들(351-2)의 부분들 사이에 있는 영역(314)의 부분들(356)로 세그먼트들(351-2)의 라이닝되지 않은 부분들의 시작으로부터, 예를 들어, 세그먼트들(351-2)이 라이닝되지 않은 상태에서 유전체 라이너(347)에 의해 라이닝되는 상태로 전환되는 위치로부터, 최대 D3의 거리까지 흐를 수 있다.
유전체 라이너들(347)은 유전체 라이너들(347)에 의해 라이닝된 세그먼트들(351-2)의 부분들의 길이(L2)에 걸쳐 유전체 라이너들(347)에 의해 라이닝된 세그먼트들(351-2)의 부분들로부터 제거 물질이 흐르는 것을 방지한다는 점에 유의한다. 그러나, 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분들로부터의 제거 물질이 영역(314)의 부분들(356)으로 흐를 수 있다. 이와 같이, 길이(L2) 및 이에 따라 단부 두께를 포함하는 유전체 라이너들(347)의 전체 길이는 제거 물질이 유전체 라이너들(347)의 단부들 주위에 닿을 수 없도록 정의될 수 있다.
예를 들어, 유전체 라이너들(347)의 단부들 주위에 닿는 외부 제거 물질은 유전체 라이너들(347)의 단부들 주위로부터 유전체를 제거할 수 있어서, 후속 금속 처리 단계 동안 외부 금속에 대한 유전체 라이너들(347)의 단부들 주위에 경로를 제공할 수 있다. 예를 들어, 금속은 금속으로 형성될 수 있는 그룹(318-1)에 대응하는 액세스 라인들과 그룹(318-2)에 대응하는 액세스 라인들 사이에 전기적 단락을 일으킬 수 있다. 따라서, 유전체 라이너들(347)은 제거 물질 및 따라서 금속의 경로를 차단하는 역할을 할 수 있고, 이에 의해 그룹(318-1)에 대응하는 액세스 라인들과 그룹(318-2)에 대응하는 액세스 라인들 사이에 단락이 발생하는 것을 방지할 수 있다.
일부 예들에서, 영역(314)의 부분들(356)은 공간들과 교번하는 제거 물질에 의해 제거되지 않은 유전체들의 스택을 포함할 수 있다. 이와 같이, 부분들(356) 내의 유전체 라이너들(347)의 부분들은 공간들과 교번하는 유전체들의 스택을 통과 할 수 있다. 그러나, 영역(314)의 부분들(358)은 도 2j에 도시된 것과 유사한 방식으로 유전체들(221)과 교번하는 유전체들(220)과 같은 교번하는 유전체들의 스택을 포함할 수 있다. 이와 같이, 부분들(358) 내의 유전체 라이너들(347)의 부분들은 교번하는 유전체들의 스택을 통과 할 수 있다.
일부 예에서, 세그먼트들(351-1)은 공간들에 대한 액세스를 제공하여 앞서 도 2o와 관련하여 설명한 것과 유사한 방식으로 반도체 구조(305)에 인접한, 도 2o의 메모리 셀들(225)과 같은, 메모리 셀들 및 반도체 구조들(305)에 인접한 선택 트랜지스터들(232 및 234)과 같은 선택 트랜지스터들의 형성을 완료할 수 있다. 예를 들어, 메모리 셀들 및 선택 트랜지스터들의 형성은 대체 게이트 프로세스의 일부로 완료될 수 있다.
그 후, 도 2o의 금속(270)과 같은 금속이 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분들을 통해 공급되어 공간들에 금속을 형성할 수 있다. 예를 들어, 금속은 메모리 셀들의 제어 게이트들을 포함할 수 있는 액세스 라인들 및 선택 트랜지스터들의 게이트들을 포함할 수 있는 제어 라인들을 형성할 수 있다. 예를 들어, 금속은 대체 게이트 공정의 일부로 공간들에 형성될 수 있다.
일부 예들에서, 금속의 형성 후, 유전체 구조들(305)이, 도 2o와 관련하여 앞서 설명된 바와 같이, 금속과 교번하는 도 2o의 유전체들(220)과 같은 제거 물질에 의해 제거되지 않은 유전체들의 스택을 통과 할 수 있다. 영역(314)의 부분들(356 및 357)은 또한 금속과 교번하는 유전체들의 스택을 포함할 수 있다. 예를 들어, 세그먼트들(351-2)의 라이닝되지 않은 부분들로부터의 금속은 부분들(356)으로 흐를 수 있다. 이와 같이, 영역(302)의 세그먼트들(351-1), 영역들(357)의 세그먼트들(351-2)의 라이닝되지 않은 부분들, 부분들(356)의 유전체 라이너들(347)의 부분들은 금속과 교번하는 유전체들의 스택을 통과 할 수 있다.
그러나 영역(314)의 부분들(358)은 유전체들(221)와 교번하는 유전체들(220)과 같은 교번하는 유전체들의 스택을 포함할 수 있다. 이와 같이, 부분들(358) 내의 유전체 라이너들(347)의 부분들은 교번하는 유전체들의 스택을 통과 할 수 있다.
금속의 형성 후, 유전체(272)에 대해 이전에 설명된 바와 같을 수 있는 유전체(372)는 영역(302)의 세그먼트들(351-1), 부분들(357)에서 세그먼트들(351-2)의 라이닝되지 않은 부분들, 및 부분들(358)에서 유전체 라이너들(347)로 라이닝된 세그먼트들(351-2)의 부분에 형성될 수 있다. 예를 들어, 유전체(372)는 유전체 라이너들(347)에 인접하게 형성될 수 있다. 이와 같이, 영역(302)의 세그먼트들(351-1) 및 세그먼트들(351-2)의 라이닝되지 않은 부분들의 유전체는 금속과 교번하는 유전체들의 스택을 통과 할 수 있다.
유전체 라이너들(347)는 영역(314)에서 유전체들(372)과 중첩된다는 점에 유의한다. 예를 들어, 영역(314)의 각각의 유전체 라이너(347)는 영역(314)의 각각의 유전체(372)의 일부를 둘러 싼다.
도 3a 내지 도 3d와 연관되어 형성된 유전체 라이너들(347)은 "T-교차점"을 형성하지 않고 그룹들(318-1 및 318-2)에 대응하는 메모리 셀들의 블록들을 서로 분리하는 것을 도울 수 있어서, T-교차점과 관련된 어려움과 단점을 피할 수 있다.
도 4는 본 개시의 다수의 실시 예들에 따른, 스택형 메모리 어레이(460)와 같은 스택형 메모리 어레이를 도시한다. 예를 들어, 어레이(460)는 도 2a, 2d, 2g 및 2m의 영역(202) 또는 도 3a 내지 3d의 영역(302)에 대응할 수 있는 영역(402)(예를 들어, 메모리 셀 영역)을 포함할 수 있다. 어레이(460)는 영역(402)에 인접한 계단 형 구조(475)를 포함한다.
어레이(460)는 금속(470) 레벨들과 교번하는 유전체들(420)의 스택을 포함할 수 있다. 반도체 구조들(405)은 영역(402)의 스택을 통과하고 반도체(423)의 상부 표면 또는 내부에서 종단된다. 선택 트랜지스터(432)는 금속(470)의 최상부 레벨에 대응하는 레벨에서 각각의 반도체 구조(405)에 인접할 수 있고, 선택 트랜지스터(434)는 금속(470)의 최하부 레벨에 대응하는 레벨에서 각각의 반도체 구조(405)에 인접할 수 있다. 메모리 셀들(425)은 금속(470)의 최상위 레벨과 최하부 레벨 사이의 금속(470) 레벨들에 대응하는 레벨들에서 각각의 반도체 구조(405)에 인접할 수 있다. 예를 들어, 반도체 구조들(405), 유전체들(420), 반도체(423) 및 금속(470)은 각각 반도체 구조들(205), 유전체들(220), 반도체(223) 및 금속(270)에 대해 전술한 바와 같을 수 있다.
금속(470)의 최상부 및 최하부 레벨들은 각각 선택 트랜지스터들(432 및 434)의 제어 게이트들을 형성하거나 이에 결합되는 제어 라인들일 수 있다. 금속(470)의 최상부 레벨과 최하부 레벨 사이의 금속(470)의 레벨들은 메모리 셀들(425)의 제어 게이트들을 형성하거나 이에 결합되는 액세스 라인들일 수 있다.
계단 형 구조(475)는 인접한 유전체(420) 위에 각각의 금속(470)의 레벨을 각각 포함할 수 있는 스텝들(476)을 포함한다. 각각의 접촉(478)은 각각의 스텝(476)의 금속(470)의 레벨에 결합된다. 각각의 접촉들(478)은 각각의 라인들(479)에 의해 활성화(예를 들어, 액세스) 회로에 결합될 수 있다. 데이터 라인들(480)은 데이터 라인 접촉들(482)에 의해 반도체 구조들(405)에 결합된다.
개구들(450)은 스택을 통해 형성된다. 개구들(450)은 도 2g 내지 도 2l과 관련하여 개구들(250)에 대해 이전에 설명된 바와 같을 수 있다. 개구들(450)은 개구들(250)이 유전체 확장들(247)에서 종단되는 방식과 유사한(예를 들어, 동일한) 방식으로 유전체 확장들에서 종단될 수 있다. 일부 예들에서, 개구들(450)은 개구들(350)에 대해 이전에 설명된 바와 같을 수 있다. 예를 들어, 유전체 라이너들(347)와 같은 유전체 확장들은 유전체 라이너들(347)이 개구들(350)의 세그먼트들을 라인링하는 방식과 유사한 방식(예를 들어, 동일한 방식)으로 개구들(450)의 세그먼트들을 라이닝할 수 있다.
유전체 확장들은 이전 접근법과 비교하여 도 4의 개구들(450)의 양측 상의 인접한 블록들 사이에 더 콤팩트한 절연을 제공할 수 있다. 예를 들어, 일부 이전의 접근 방식들은 개구들(450)의 양측 상의 인접한 블록들을 격리하기 위해 도 4의 계단 형 구조(475)에 대향하는 또 다른 계단 형 구조를 추가할 수 있다. 그러나 추가된 계단 형 구조는 유전체 확장에 비해 추가 공간을 차지할 수 있다.
도 5는 본 개시의 다수의 실시 예들에 따른 장치의 블록도이다. 예를 들어, 장치는 컴퓨팅 시스템(590)과 같은 전자 시스템일 수 있다. 컴퓨팅 시스템(590)은 예를 들어 솔리드 스테이트 드라이브(SSD)일 수 있는 메모리 시스템(592)을 포함할 수 있다. 메모리 시스템(592)은 호스트 인터페이스(594), 프로세서 및/또는 다른 제어 회로와 같은 제어기(595), 및 메모리 시스템(592)에 대한 저장 볼륨을 제공하는 NAND 플래시 디바이스들과 같은 다수의 메모리 디바이스들(596)을 포함할 수 있다. 메모리 장치(596)는 도 2m 내지 2p에 도시된 메모리 어레이(260), 도 3d에 도시된 메모리 어레이(360), 또는 도 4에 도시된 메모리 어레이(460)와 같은 다수의 메모리 어레이들(560)을 가질 수 있다.
제어기(595)는 하나 이상의 채널들을 통해 호스트 인터페이스(594) 및 다수의 메모리 디바이스들(596)에 연결될 수 있고 메모리 시스템(592)과 호스트(591) 사이에서 데이터를 전송하는 데 사용될 수 있다. 호스트(591)는 통신 채널(593)에 의해 호스트 인터페이스(594)에 연결될 수 있다. 호스트(491)는 다양한 다른 유형의 호스트들 중에서 개인용 랩톱 컴퓨터, 데스크탑 컴퓨터, 디지털 카메라, 모바일 전화 또는 메모리 카드 판독기와 같은 호스트 시스템일 수 있다.
반도체라는 용어는, 예를 들어, 재료의 층, 웨이퍼 또는 기판을 지칭할 수 있으며 임의의 베이스 반도체 구조를 포함한다. "반도체"는 SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 도핑되지 않은 반도체, 베이스 반도체 구조에 의해지지 되는 실리콘의 에피택셜 층뿐만 아니라 당업자에게 잘 알려진 다른 반도체 구조를 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 반도체를 참조하면, 이전의 공정 단계들은 베이스 반도체 구조에 영역들/접합들을 형성하기 위해 활용되었을 수 있으며, 반도체라는 용어는 이러한 영역들/ 접합들을 포함하는 하부 층들을 포함할 수 있다.
본원에서 사용된 바와 같이, 단수 표현("a" 또는 "an")은 하나 이상의 무언가를 지칭할 수 있고, "다수의" 무언가는 그러한 것들 중 하나 이상을 지칭할 수 있다. 예를 들어, 다수의 메모리 셀들은 하나 이상의 메모리 셀들을 지칭할 수 있다. 어떤 것의 "복수"는 둘 이상을 의미한다. 본원에서 사용된 바와 같이, 용어 "결합된"은 전기적으로 결합, 직접 결합 및/또는 개재 요소 없이 직접 결합되거나(예를 들어, 직접적인 물리적 접촉) 개재 요소로 간접적으로 결합 및/또는 연결된 것을 포함할 수 있다. 용어 결합된은 서로 협력하거나 상호 작용하는 둘 이상의 요소들을 더 포함할 수 있다(예를 들어, 인과 관계에서와 같이). 본원에서 사용되는 바와 같이, 동시에 수행되는 다수의 행위들은 특정 기간에 걸쳐 적어도 부분적으로 중첩되는 행위들을 지칭한다.
본원의 도면들은 첫 번째 숫자 또는 숫자들이 도면 그림 번호에 해당하고 나머지 숫자들이 도면의 요소 또는 구성 요소를 식별하는 번호 지정 규칙을 따른다. 서로 다른 도면들 사이의 유사한 요소 또는 구성 요소는 유사한 숫자를 사용하여 식별될 수 있다. 이해되는 바와 같이, 본원의 다양한 실시 예들에 도시된 요소들은 본 개시의 다수의 추가 실시 예들을 제공하기 위해 추가, 교환 및/또는 제거될 수 있다. 또한, 도면들에 제공된 요소들의 비율 및 상대적 스케일은 본 개시의 다양한 실시 예들을 예시하기 위한 것이며 제한적인 의미로 사용되어서는 안 된다.
특정 실시 예들이 본원에 예시되고 설명되었지만, 당업자는 동일한 결과를 달성하도록 계산된 배열이 도시된 특정 실시 예를 대체할 수 있다는 것을 이해할 것이다. 본 개시는 본 개시의 다양한 실시 예들의 적응 또는 변형을 포함하도록 의도된다. 상기 설명은 제한적인 것이 아니라 예시적인 방식으로 이루어진 것으로 이해되어야 한다. 상기 실시 예들의 조합 및 본원에서 구체적으로 설명되지 않은 다른 실시 예들은 상기 설명을 검토하면 당업자에게 명백할 것이다. 본 개시의 다양한 실시 예들의 범위는 상기 구조 및 방법이 사용되는 다른 어플리케이션들을 포함한다. 따라서, 본 개시의 다양한 실시 예들의 범위는 첨부된 청구 범위를 참조하여 그러한 청구 범위가 부여되는 등가물의 전체 범위와 함께 결정되어야 한다.

Claims (23)

  1. 스택형 메모리 어레이(stacked memory array)를 형성하는 방법에 있어서,
    교번하는(alternating) 제1 및 제2 유전체들의 스택을 형성하는 단계;
    상기 스택을 통해 유전체 확장(dielectric extension)을 형성하는 단계로:
    상기 유전체 확장의 제1 부분이 제1 반도체 구조들의 그룹과 제2 반도체 구조들의 그룹 사이의 상기 스택의 제1 영역에 있고, 상기 제1 반도체 구조들의 그룹과 상기 제2 반도체 구조들의 그룹은 상기 스택의 제2 영역에 포함되고; 그리고
    상기 유전체 확장의 제2 부분이 상기 제1 및 제2 반도체 구조들을 포함하지 않는 상기 스택의 제3 영역으로 확장되도록-여기서 상기 유전체 확장은 상기 제2 영역의 상기 교번하는 제1 및 제2 유전체들을 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들에 결합 함-, 상기 유전체 확장을 형성하는 단계; 및
    상기 유전체 확장이 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들을 상기 제2 영역의 상기 교번하는 제1 및 제2 유전체들에 결합하는 동안 상기 제1 영역을 통해 개구(opening)를 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 스택의 상기 제1 영역을 통해 상기 개구를 형성하는 단계는 상기 유전체 확장의 상기 제1 부분을 통해 상기 개구를 형성하는 단계를 포함하는, 방법.
  3. 제1항에 있어서, 상기 유전체 확장이 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들을 상기 제2 영역의 상기 제2 유전체들에 결합하는 동안 상기 제2 영역으로부터 상기 제1 유전체들을 제거하는 단계를 더 포함하고, 상기 제1 유전체들은 상기 개구를 통해 상기 제1 유전체들에 액세스함으로써 제거되는, 방법.
  4. 제3항에 있어서, 상기 제2 영역으로부터 상기 제1 유전체들을 제거하는 단계는 대체 게이트 프로세스(replacement gate process)의 일부로서 수행되는, 방법.
  5. 제3항에 있어서, 상기 제2 영역으로부터 상기 제1 유전체들을 제거하는 단계는 상기 제거된 제1 유전체들에 대응하는 공간들과 교번하는 상기 제2 유전체들의 제2 영역에 스택을 형성하고; 상기 방법은:
    상기 유전체 확장이 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들을 상기 제2 영역의 상기 제2 유전체들에 결합하는 동안 상기 제2 영역의 상기 공간들에 금속을 형성하기 위해 상기 개구를 통해 상기 금속을 공급하는 단계를 더 포함하는, 방법.
  6. 제3항에 있어서,
    상기 제1 유전체들을 제거하는 단계는 상기 제1 유전체들을 제거하기 위해 상기 개구를 통해 제거 물질을 공급하는 단계를 포함하는, 방법.
  7. 제1항에 있어서,
    부분적으로 형성된 메모리 셀들은 상기 반도체 구조들에 인접하고;
    상기 부분적으로 형성된 메모리 셀들은:
    상기 반도체 구조들에 인접한 터널 유전체들;
    상기 터널 유전체들에 인접한 전하 저장 구조들; 및
    상기 전하 저장 구조들에 인접한 차단 유전체들을 포함하고;
    상기 제1 유전체들을 제거하는 단계는 상기 차단 유전체들을 노출시키고; 그리고
    상기 방법은:
    상기 개구를 통해 추가 유전체를 공급함으로써 상기 노출된 차단 유전체들에 인접하여 상기 추가 유전체를 형성하는 단계;
    상기 개구를 통해 인터페이스 금속을 공급함으로써 상기 추가 유전체에 인접하여 상기 인터페이스 금속을 형성하는 단계; 및
    상기 개구를 통해 금속을 공급함으로써 상기 인터페이스 금속에 인접하여 상기 금속을 형성하는 단계를 더 포함하는, 방법.
  8. 스택형 메모리 어레이를 형성하는 방법에 있어서,
    교번하는 제1 및 제2 유전체들의 스택을 형성하는 단계;
    제1 반도체 구조들의 그룹과 제2 반도체 구조들의 그룹 사이에서 상기 제1 및 제2 반도체 구조들을 포함하지 않는 상기 스택의 제3 영역으로 확장되는, 상기 스택의 제1 영역의 상기 스택을 통해 제1 개구를 형성하는 단계-여기서, 상기 제1 개구는 제2 및 제3 영역들에서 교번하는 제1 및 제2 유전체들의 부분들을 노출시키고, 상기 스택의 제1 영역은 상기 제1 반도체 구조들의 그룹과 상기 제2 반도체 구조들의 그룹 사이에 있고, 상기 제1 반도체 구조들의 그룹과 상기 제2 반도체 구조들의 그룹은 상기 스택의 제2 영역에 포함됨-;
    상기 제1 개구에 유전체 확장을 형성하는 단계로:
    상기 유전체 확장의 제1 부분이 상기 제2 영역의 상기 교번하는 제1 및 제2 유전체들의 상기 노출된 부분들에 인접하고; 그리고
    상기 유전체 확장의 제2 부분이 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들의 상기 노출된 부분들에 인접하도록, 상기 유전체 확장을 형성하는 단계; 및
    상기 유전체 확장이 제2 개구를 라이닝(lining)하도록 상기 제1 영역의 상기 스택 및 상기 유전체 확장의 상기 제1 부분을 통해 상기 제2 개구를 형성하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 유전체 확장은 상기 제2 개구가 형성되는 동안 상기 제2 영역의 상기 교번하는 제1 및 제2 유전체들을 상기 제3 영역의 상기 교번하는 제1 및 제2 유전체들에 결합하는, 방법.
  10. 제8항에 있어서, 상기 제2 개구를 통해 상기 제1 유전체들에 액세스함으로써 상기 제2 영역으로부터 상기 제1 유전체들을 제거하는 단계를 더 포함하는, 방법.
  11. 제8항에 있어서, 상기 제2 영역으로부터 상기 제1 유전체들을 제거하는 단계는 공간들과 교번하는 상기 제2 유전체들의 상기 제2 영역에 스택을 형성하고, 상기 방법은:
    금속과 교번하는 상기 제2 유전체들의 상기 제2 영역에 스택을 형성하기 위해 상기 공간들에 상기 금속을 형성하는 단계를 더 포함하는, 방법.
  12. 스택형 메모리 어레이에 있어서,
    메모리 셀들의 제1 및 제2 그룹들을 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역에서 상기 제1 및 제2 그룹들 사이에 있고 비 메모리 셀 영역으로 확장되는 부분을 포함하는 제1 유전체; 및
    상기 제1 유전체의 부분 주위를 감싸는 상기 비 메모리 셀 영역의 유전체 확장을 포함하고;
    여기서:
    상기 제1 유전체는 상기 메모리 셀 영역에서 도전성 액세스 라인들과 교번하는 제2 유전체들을 통과하고 상기 유전체 확장은 상기 비 메모리 셀 영역에서 제3 유전체들과 교번하는 상기 제2 유전체들을 통과하며; 그리고
    상기 제1 유전체 및 상기 제2 유전체들은 동일한 유전체를 포함하는, 스택형 메모리 어레이.
  13. 제12항에 있어서, 상기 도전성 액세스 라인들은 텅스텐을 포함하는, 스택형 메모리 어레이.
  14. 제12항에 있어서, 상기 유전체 확장은 상기 제1 및 제2 그룹들 사이에서 상기 유전체 확장이 상기 제1 유전체와 중첩되도록 상기 메모리 셀 영역으로 확장되는, 스택형 메모리 어레이.
  15. 제12항에 있어서, 상기 유전체 확장은 상기 유전체 확장의 일부가 상기 제1 유전체와 상기 제1 그룹 사이에 있고 상기 유전체 확장의 다른 부분이 상기 제1 유전체와 상기 제2 그룹 사이에 있도록 상기 메모리 셀 영역으로 확장되는, 스택형 메모리 어레이.
  16. 제12항에 있어서, 상기 메모리 셀들의 제1 및 제2 그룹들은 기둥들에 인접한 직렬 결합 메모리 셀들의 스트링(string)들을 포함하는, 스택형 메모리 어레이.
  17. 제12항에 있어서, 상기 유전체 확장은 상기 유전체 확장이 상기 메모리 셀 영역에서 상기 도전성 액세스 라인들과 교번하는 상기 제2 유전체들을 통과하도록 상기 메모리 셀들의 제1 및 제2 그룹들 사이의 상기 메모리 셀 영역으로 확장되는, 스택형 메모리 어레이.
  18. 스택형 메모리 어레이에 있어서,
    메모리 셀들의 제1 및 제2 그룹들을 포함하는 메모리 셀 영역;
    상기 메모리 셀 영역에서 상기 제1 및 제2 그룹들 사이에 있고 비 메모리 셀 영역으로 확장되는 부분을 포함하는 제1 유전체; 및
    상기 제1 유전체의 부분 주위를 감싸는 상기 비 메모리 셀 영역의 유전체 확장을 포함하고;
    여기서:
    상기 제1 유전체는 상기 메모리 셀 영역에서 도전성 액세스 라인들과 교번하는 제2 유전체들을 통과하고, 상기 유전체 확장은 상기 비 메모리 셀 영역에서 제3 유전체와 교번하는 상기 제2 유전체들을 통과하고, 그리고
    상기 유전체 확장은 상기 유전체 확장이 상기 제1 및 제2 그룹들 사이의 상기 제1 유전체와 중첩되도록 상기 메모리 셀 영역으로 확장되는, 스택형 메모리 어레이.
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