JP7012826B2 - Ｔｆｔデバイス及び液晶表示パネルの静電気保護回路 - Google Patents
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Description
本発明は、表示技術分野に関し、特にＴＦＴデバイス及び液晶表示パネルの静電気保護回路に関する。
ＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、薄膜トランジスタ）液晶表示パネルには静電気破壊が多く存在するが、ＥＳＤ（Ｅｌｅｃｔｒｏ－Ｓｔａｔｉｃ ｄｉｓｃｈａｒｇｅ，静電気放電回路／静電気保護回路）は、瞬時に放電される電流が、液晶表示パネルの画素アレイに流れ込んで画素内のＴＦＴデバイスを破壊することがなく、画素アレイに流れ込んでもＴＦＴデバイスのゲート又はソースドレインに大きな電圧が発生することを防止することができ、したがって、画素アレイに電流が流れ込む前に、複数のＴＦＴを直並列接続してなる保護回路を設け、瞬間的に大電流が流れた場合に、直接ＥＳＤに流れることで、画素アレイを保護することができる。
ＩＧＺＯ（ｉｎｄｉｕｍ ｇａｌｌｉｕｍ ｚｉｎｃ ｏｘｉｄｅ，インジウムガリウム亜鉛酸化物）ＴＦＴとは、ＴＦＴデバイスの能動層上に金属酸化物（ＩＧＺＯ）を堆積させることで、ＴＦＴデバイスのチャンネルキャリア移動度を大幅に向上させ、さらに画素の応答速度を向上させる。
ＩＧＺＯ ４ ＭＡＳＫ（ＩＧＺＯ ＴＦＴ ４枚マスクプロセス）では、ＴＦＴのチャネルが大きいため、ソース、ドレイン金属とＩＧＺＯ層とが同一マスクであり、３回のウェットエッチングによる、複数回のウェットエッチングでＩＧＺＯ層がオーバーエッチングされ、ＴＦＴデバイスの性能に影響を与えてしまう。
以上のようにして、従来技術のＩＧＺＯ ＴＦＴの製造工程では、ＩＧＺＯ層を複数回エッチングすると、オーバーエッチングが発生し、ＴＦＴデバイスの性能に影響を与え、ひいては液晶表示パネルの画素応答速度に影響を与えてしまう。
本発明は、ＩＧＺＯ層のエッチングプロセスにおいて、ＩＧＺＯ層の複数回のエッチング後のオーバーエッチング程度を低減し、ひいてはＩＧＺＯ層の完全性を保護することが可能なＴＦＴデバイスを提供することにより、従来のＩＧＺＯ ＴＦＴ製造プロセスにおいてＩＧＺＯ層を複数回エッチングすることによって生じるオーバーエッチングの技術的問題を解消する。
上記の技術的課題を解決するために、本発明は下記の技術的手段を提供する。
本発明は、ＴＦＴデバイスを提供し、該ＴＦＴデバイスは、
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含み、
前記回折金属が前記チャネル領域の中間位置に位置する。
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含み、
前記回折金属が前記チャネル領域の中間位置に位置する。
本発明の好ましい実施例によれば、前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層は、長方形であり、前記ＩＧＺＯ層の短辺に平行な第１次元と、前記ＩＧＺＯ層の長辺に平行な第２次元とを含み、前記回折金属が前記ＩＧＺＯ層の第１次元において前記ＩＧＺＯ層を覆う。
本発明の好ましい実施例によれば、前記回折金属は、長方形であり、長辺及び短辺を含み、前記回折金属の長辺が前記ＩＧＺＯ層の第１次元に平行である。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層の表面に少なくとも１つの前記回折金属が形成されている。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層の表面には離間して設けられた第１回折金属と第２回折金属とが形成され、前記第１回折金属が前記ソース金属の近くに設けられ、前記第２回折金属が前記ドレイン金属の近くに設けられ、前記第１回折金属と前記ソース金属との離間長さは、前記第２回折金属と前記ドレイン金属との離間長さに等しい。
本発明の好ましい実施例によれば、前記回折金属の長さは７μｍ～９μｍであり、前記回折金属の幅は４μｍ～６μｍである。
本発明は、ＴＦＴデバイスをさらに提供し、該ＴＦＴデバイスは、
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含む。
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含む。
本発明の好ましい実施例によれば、前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層は、長方形であり、前記ＩＧＺＯ層の短辺に平行な第１次元と、前記ＩＧＺＯ層の長辺に平行な第２次元とを含み、前記回折金属が前記ＩＧＺＯ層の第１次元において前記ＩＧＺＯ層を覆う。
本発明の好ましい実施例によれば、前記回折金属は、長方形であり、長辺及び短辺を含み、前記回折金属の長辺が前記ＩＧＺＯ層の第１次元に平行である。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層の表面に少なくとも１つの前記回折金属が形成されている。
本発明の好ましい実施例によれば、前記ＩＧＺＯ層の表面には離間して設けられた第１回折金属と第２回折金属とが形成され、前記第１回折金属が前記ソース金属の近くに設けられ、前記第２回折金属が前記ドレイン金属の近くに設けられ、前記第１回折金属と前記ソース金属との離間長さは、前記第２回折金属と前記ドレイン金属との離間長さに等しい。
本発明の好ましい実施例によれば、前記回折金属の長さは７μｍ～９μｍであり、前記回折金属の幅は４μｍ～６μｍである。
本発明の上記目的によれば、液晶表示パネルの静電気保護回路を提供し、前記静電気保護回路が前記液晶表示パネルの画素駆動回路の入力端子に設けられ、前記静電気保護回路は金属配線と、直列又は並列に接続される少なくとも２つのＴＦＴデバイスとを含み、
前記ＴＦＴデバイスは、
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含む。
前記ＴＦＴデバイスは、
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含む。
本発明の好ましい実施例によれば、前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う。
本発明の有益な効果は以下の通りであり、従来技術のＩＧＺＯ ＴＦＴデバイスに比べて、本発明に係るＩＧＺＯ ＴＦＴデバイスは、ＩＧＺＯ層の表面に保護層を設けることにより、複数回のエッチング工程によるＩＧＺＯ層へのオーバーエッチングを防止し、従来技術のＩＧＺＯ ＴＦＴの製造工程において、ＩＧＺＯ層が複数回エッチングされると、オーバーエッチングされてＴＦＴデバイスの性能に影響を与え、ひいては液晶表示パネルの画素応答速度に影響を与えてしまうという技術的問題を解決する。
以下、実施例又は従来技術における技術的手段をより明確に説明するために、実施例又は従来技術の説明に使用する添付図面を簡単に説明するが、以下の説明における添付図面は、本発明のいくつかの実施例に過ぎなく、当業者にとっては創造的努力なしにこれらの図面から他の図面を導き出すこともできることは明らかである。
以下、本発明を実施するための特定の実施例を例示するために、添付されている図面を参照して各実施例を説明する。［上］、［下］、［前］、［後］、［左］、［右］、［内］、［外］、「側面］などの本発明で言及される方向の用語は、単に添付図面を参照する方向に過ぎない。従って、方向の用語は、本発明を説明して理解するために使用され、本発明を限定するためのものではない。図面において、構造的に同様の要素は同じ符号で示されている。
本発明は、従来技術のＩＧＺＯ ＴＦＴの製造工程では、ＩＧＺＯ層を複数回エッチングすると、オーバーエッチングが発生し、ＴＦＴデバイスの性能に影響を与え、ひいては液晶表示パネルの画素応答速度に影響を与えてしまうことについて、本実施例によれば該欠陥を解決することができる。
図１に示すように、本発明に係るＴＦＴデバイスは、ガラス基板１０１と、前記ガラス基板１０１の表面に形成されたゲート金属１０２と、前記ガラス基板１０１の表面に形成されて、前記ゲート金属１０２を覆うゲート絶縁層１０３と、前記ゲート絶縁層１０３の表面に形成されたＩＧＺＯ層１０４と、前記ＩＧＺＯ層１０４の表面に形成されているソース金属１０５及びドレイン金属１０６であって、前記ソース金属１０５と前記ドレイン金属１０６との間にチャネル領域が形成されたソース金属１０５及びドレイン金属１０６と、前記ＩＧＺＯ層１０４の表面に形成されて、前記チャネル領域内に位置する回折金属１０７と、を含む。
前記ソース金属１０５とドレイン金属１０６とが前記ＩＧＺＯ層１０４に電気的に接続され、前記ＩＧＺＯ層１０４はソース金属１０５とドレイン金属１０６との間の電子移動を実現し、前記ＩＧＺＯ層１０４の長さ及び幅が、電子移動速度に影響を及ぼし、前記ＩＧＺＯ層１０４がオーバーエッチングされると、前記ＩＧＺＯ層１０４の表面にダメージが生じ、ＩＧＺＯ層１０４が規則パターンから異形にエッチングされ、ＩＧＺＯ層１０４の一部領域の幅が減少し、電子移動経路が変化し、ひいては電子移動速度を低下させる。
ＩＧＺＯ ＴＦＴ製造プロセスは、前記ソース金属１０５、前記ドレイン金属１０６及び前記ＩＧＺＯ層１０４のパターンを形成する工程において、ＩＧＺＯ層１０４の表面にフォトレジスト層が塗布され、１回のマスク工程を経た後、フォトレジスト層の表面に現像され、その後ＩＧＺＯ層１０４の表面のフォトレジスト層にウェットエッチングが３回行われ、材料制限によりＩＧＺＯ層１０４は金属層よりもウェットエッチングの影響を受けやすいため、マスクを用いて露光した場合に、光照射量が小さいと前記ソース金属１０５、ドレイン金属１０６の露光深さが不足し、光照射量が大きいとＩＧＺＯ層１０４の露光深さが深すぎてしまい、後続のウェットエッチングの過程で前記ＩＧＺＯ層１０４の形状が損なわれてしまう。
前記回折金属１０７を形成する際に、前記回折金属１０７は、前記ソース金属１０５及び前記ドレイン金属１０６と同一のマスクを用いて形成され、前記回折金属１０７を形成するための遮光パターンを前記マスクの表面に追加する必要があり、前記マスクを用いて露光する際に、前記ＩＧＺＯ層１０４の露光領域に対応する表面に回折金属１０７を有し、前記回折金属１０７は、露光時に照射光の回折を実現することができることで、前記ＩＧＺＯ表面のフォトレジストに照射される光量を弱めるように、元々前記ＩＧＺＯ表面のフォトレジストに照射される方向を周囲に変える。
前記回折金属１０７は、如何なる電位に接続されておらず、露光プロセスにおいて光照射を回折するためだけに用いられる。
前記回折金属１０７は前記ＩＧＺＯ層１０４の表面の少なくとも一部を覆い、例えば、前記回折金属１０７は前記ＩＧＺＯ層１０４の面積の１／５を覆い、回折光照射の必要下で前記回折金属１０７の覆う面積が大きすぎて前記ＩＧＺＯ層１０４の膜厚に影響を及ぼすことを防止する。
図２に示すように、本発明に係るＴＦＴデバイスは、ガラス基板と、前記ガラス基板の表面に形成されたゲート金属２０１と、前記ゲート金属２０１及び前記ガラス基板の表面に形成されたゲート絶縁層と、前記ゲート絶縁層の表面に形成されたＩＧＺＯ層２０２と、前記ＩＧＺＯ層２０２の表面に形成されたソース金属２０３及びドレイン金属２０４と、前記ソース金属２０３と前記ドレイン金属２０４との間に形成されたチャネル領域と、前記ＩＧＺＯ層２０２の表面に形成されて、前記チャネル領域内に位置する回折金属２０５とを含む。
前記ＩＧＺＯ層２０２は、長方形であり、前記ＩＧＺＯ層２０２の短辺に平行な第１次元と、前記ＩＧＺＯ層２０２の長辺に平行な第２次元とを含み、前記回折金属が前記ＩＧＺＯ層２０２の第１次元において前記ＩＧＺＯ層２０２を覆い、前記ソース金属２０３が前記ＩＧＺＯ層２０２の一端に近接し、前記ドレイン金属２０４が前記ＩＧＺＯ層２０２の他端に近接する。
前記回折金属は、光の回折分布が均一になるように前記チャネル領域の中間位置に設けられており、前記チャネル領域のいずれか一方側にずれていると、前記回折金属から離れるチャネル領域の露光量が増大して、最終的に前記ＩＧＺＯ層２０２の表面膜厚が不均一になる。
例えば、前記ＩＧＺＯ層２０２の表面に少なくとも１つの前記回折金属が形成され、別の例として、前記ＩＧＺＯ層２０２の表面に２つの前記回折金属が形成され、前記ＩＧＺＯ層２０２の表面には離間して設けられた第１回折金属２０５１と第２回折金属２０５２とが形成され、前記第１回折金属２０５１が前記ソース金属２０３の近くに設けられ、前記第２回折金属２０５２が前記ドレイン金属２０４の近くに設けられ、前記第１回折金属２０５１と前記ソース金属２０３との離間長さは、前記第２回折金属２０５２と前記ドレイン金属２０４との離間長さに等しい。
離間して設けられた前記第１回折金属２０５１と前記第２回折金属２０５２とは、互いに光を繰り返し回折することができることにより、光の照度をさらに減らしてＩＧＺＯ層２０２を保護する。
本発明の上記目的によれば、液晶表示パネルの静電気保護回路を提供し、前記静電気保護回路が前記液晶表示パネルの画素駆動回路の入力端子に設けられ、前記静電気保護回路は金属配線と、直列又は並列に接続される少なくとも２つのＴＦＴデバイスとを含み、前記ＴＦＴデバイスは、ガラス基板と、前記ガラス基板の表面に形成されたゲート金属と、前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されたソース金属及びドレイン金属と、前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属とを含む。
この好ましい実施例の静電気保護回路の動作原理は、上記の好ましい実施例のＴＦＴデバイスの動作原理と一致するので、具体的には上記の好ましい実施例のＴＦＴデバイスの動作原理を参照することができ、ここではその詳細な説明を省略する。
本発明の有益な効果は以下の通りであり、従来技術のＩＧＺＯ ＴＦＴデバイスに比べて、本発明に係るＩＧＺＯ ＴＦＴデバイスは、ＩＧＺＯ層２０２の表面に保護層を設けることにより、複数回のエッチング工程によるＩＧＺＯ層へのオーバーエッチングを防止し、従来技術のＩＧＺＯ ＴＦＴの製造工程において、ＩＧＺＯ層２０２が複数回エッチングされると、オーバーエッチングされてＴＦＴデバイスの性能に影響を与え、ひいては液晶表示パネルの画素応答速度に影響を与えてしまうという技術的問題を解決する。
以上、本発明は、好ましい実施例を参照して説明したが、上述した好ましい実施例は、本発明を制限するためのものではなく、当業者であれば、本発明の精神と範囲を逸脱しない限り、様々な変更や修飾を加えることができ、したがって、本発明の保護範囲は、特許請求の範囲によって準じされる。
Claims (16)
- ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含み、
前記回折金属が前記チャネル領域の中間位置に位置し、
前記ソース金属の少なくとも一部及び前記ドレイン金属の少なくとも一部が平面視で前記ゲート金属と重なり、
前記回折金属は、如何なる電位に接続されていないＴＦＴデバイス。 - 前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う請求項１に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層は、長方形であり、前記ＩＧＺＯ層の短辺に平行な第１次元と、前記ＩＧＺＯ層の長辺に平行な第２次元とを含み、前記回折金属が前記ＩＧＺＯ層の第１次元において前記ＩＧＺＯ層を覆う請求項２に記載のＴＦＴデバイス。
- 前記回折金属は、長方形であり、長辺及び短辺を含み、前記回折金属の長辺が前記ＩＧＺＯ層の第１次元に平行である請求項３に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層の表面に少なくとも１つの前記回折金属が形成されている請求項１に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層の表面には離間して設けられた第１回折金属と第２回折金属とが形成され、前記第１回折金属が前記ソース金属の近くに設けられ、前記第２回折金属が前記ドレイン金属の近くに設けられ、前記第１回折金属と前記ソース金属との離間長さは、前記第２回折金属と前記ドレイン金属との離間長さに等しい請求項５に記載のＴＦＴデバイス。
- 前記回折金属の長さは７μｍ～９μｍであり、前記回折金属の幅は４μｍ～６μｍである請求項１に記載のＴＦＴデバイス。
- ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含み、
前記ソース金属の少なくとも一部及び前記ドレイン金属の少なくとも一部が平面視で前記ゲート金属と重なり、
前記回折金属は、如何なる電位に接続されていないＴＦＴデバイス。 - 前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う請求項８に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層は、長方形であり、前記ＩＧＺＯ層の短辺に平行な第１次元と、前記ＩＧＺＯ層の長辺に平行な第２次元とを含み、前記回折金属が前記ＩＧＺＯ層の第１次元において前記ＩＧＺＯ層を覆う請求項９に記載のＴＦＴデバイス。
- 前記回折金属は、長方形であり、長辺及び短辺を含み、前記回折金属の長辺が前記ＩＧＺＯ層の第１次元に平行である請求項１０に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層の表面に少なくとも１つの前記回折金属が形成されている請求項８に記載のＴＦＴデバイス。
- 前記ＩＧＺＯ層の表面には離間して設けられた第１回折金属と第２回折金属とが形成され、前記第１回折金属が前記ソース金属の近くに設けられ、前記第２回折金属が前記ドレイン金属の近くに設けられ、前記第１回折金属と前記ソース金属との離間長さは、前記第２回折金属と前記ドレイン金属との離間長さに等しい請求項１２に記載のＴＦＴデバイス。
- 前記回折金属の長さは７μｍ～９μｍであり、前記回折金属の幅は４μｍ～６μｍである請求項８に記載のＴＦＴデバイス。
- 液晶表示パネルの画素駆動回路の入力端子に設けられている液晶表示パネルの静電気保護回路であって、前記静電気保護回路は金属配線と、直列又は並列に接続される少なくとも２つのＴＦＴデバイスとを含み、
前記ＴＦＴデバイスは、
ガラス基板と、
前記ガラス基板の表面に形成されたゲート金属と、
前記ガラス基板の表面に形成されて、前記ゲート金属を覆うゲート絶縁層と、
前記ゲート絶縁層の表面に形成されたＩＧＺＯ層と、
前記ＩＧＺＯ層の表面に形成されているソース金属及びドレイン金属であって、前記ソース金属と前記ドレイン金属との間にチャネル領域が形成されているソース金属及びドレイン金属と、
前記ＩＧＺＯ層の表面に形成されて、前記チャネル領域内に位置する回折金属と、を含み、
前記ソース金属の少なくとも一部及び前記ドレイン金属の少なくとも一部が平面視で前記ゲート金属と重なり、
前記回折金属は、如何なる電位に接続されていないことを特徴とする液晶表示パネルの静電気保護回路。 - 前記回折金属は前記ＩＧＺＯ層の表面の少なくとも一部を覆う請求項１５に記載の液晶表示パネルの静電気保護回路。
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Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151695A (ja) | 2000-11-13 | 2002-05-24 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| US20080135846A1 (en) | 2006-12-12 | 2008-06-12 | Kyoung-Ju Shin | Thin film transistor substrate and method of manufacture |
| JP2010182819A (ja) | 2009-02-04 | 2010-08-19 | Sony Corp | 薄膜トランジスタおよび表示装置 |
| JP2011216721A (ja) | 2010-03-31 | 2011-10-27 | Fujifilm Corp | 電子装置 |
| JP2011228622A (ja) | 2010-03-30 | 2011-11-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| WO2012096154A1 (ja) | 2011-01-13 | 2012-07-19 | シャープ株式会社 | 薄膜トランジスタ基板及び製造方法 |
| JP2012182388A (ja) | 2011-03-02 | 2012-09-20 | Toshiba Corp | 薄膜トランジスタ及びその製造方法、表示装置 |
| WO2012137711A1 (ja) | 2011-04-08 | 2012-10-11 | シャープ株式会社 | 半導体装置および表示装置 |
| JP2011119706A5 (ja) | 2010-10-29 | 2013-10-31 | 半導体装置 | |
| US20140084293A1 (en) | 2012-09-21 | 2014-03-27 | Kookmin University Industry Academy Cooperation Foundation | Thin film transistor array panel and method of manufacturing the same |
| US20140291635A1 (en) | 2013-03-29 | 2014-10-02 | Lg Display Co., Ltd. | Thin-film transistor, method for manufacturing the same and display device including the same |
| JP2014220483A (ja) | 2013-04-30 | 2014-11-20 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP2015119162A (ja) | 2013-12-17 | 2015-06-25 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 薄膜トランジスタ |
| US20170162611A1 (en) | 2015-08-11 | 2017-06-08 | Shenzhen China Star Optoelectronics Technology Co. , Ltd. | Manufacture method of oxide semiconductor tft substrate and structure thereof |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001056486A (ja) * | 1999-08-20 | 2001-02-27 | Hitachi Ltd | 液晶表示装置 |
| KR100498543B1 (ko) * | 2002-11-07 | 2005-07-01 | 엘지.필립스 엘시디 주식회사 | 액정표시장치용 어레이 기판 및 그 제조방법 |
| KR101003577B1 (ko) * | 2003-12-29 | 2010-12-23 | 엘지디스플레이 주식회사 | 마스크 및 이를 이용한 액정표시소자 제조방법 |
| US7588970B2 (en) * | 2005-06-10 | 2009-09-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method thereof |
| US7807516B2 (en) * | 2005-06-30 | 2010-10-05 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and manufacturing method of the same |
| KR101463028B1 (ko) * | 2008-06-30 | 2014-11-19 | 엘지디스플레이 주식회사 | 산화물 박막 트랜지스터의 제조방법 |
| JP5616038B2 (ja) * | 2008-07-31 | 2014-10-29 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US8741702B2 (en) * | 2008-10-24 | 2014-06-03 | Semiconductor Energy Laboratory Co., Ltd. | Method for manufacturing semiconductor device |
| KR101667909B1 (ko) * | 2008-10-24 | 2016-10-28 | 가부시키가이샤 한도오따이 에네루기 켄큐쇼 | 반도체장치의 제조방법 |
| EP2180518B1 (en) * | 2008-10-24 | 2018-04-25 | Semiconductor Energy Laboratory Co, Ltd. | Method for manufacturing semiconductor device |
| CN102668096B (zh) * | 2009-10-30 | 2015-04-29 | 株式会社半导体能源研究所 | 半导体装置及其制造方法 |
| US9082861B2 (en) * | 2011-11-11 | 2015-07-14 | Semiconductor Energy Laboratory Co., Ltd. | Transistor with oxide semiconductor channel having protective layer |
| CN103000694B (zh) * | 2012-12-13 | 2015-08-19 | 京东方科技集团股份有限公司 | 一种薄膜晶体管及其制作方法、阵列基板和显示装置 |
| CN103048828A (zh) * | 2012-12-31 | 2013-04-17 | 友达光电股份有限公司 | 一种液晶显示设备 |
| TWI532154B (zh) * | 2014-02-25 | 2016-05-01 | 群創光電股份有限公司 | 顯示面板及顯示裝置 |
| CN104091784A (zh) * | 2014-07-11 | 2014-10-08 | 合肥鑫晟光电科技有限公司 | 一种阵列基板制备方法 |
| CN105785684A (zh) * | 2014-12-25 | 2016-07-20 | 业鑫科技顾问股份有限公司 | 薄膜晶体管基板、其制作方法及使用之液晶显示面板 |
| CN104483796A (zh) * | 2015-01-04 | 2015-04-01 | 京东方科技集团股份有限公司 | 一种阵列基板及其制备方法、显示面板及显示装置 |
-
2017
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Patent Citations (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002151695A (ja) | 2000-11-13 | 2002-05-24 | Casio Comput Co Ltd | 薄膜トランジスタの製造方法 |
| US20080135846A1 (en) | 2006-12-12 | 2008-06-12 | Kyoung-Ju Shin | Thin film transistor substrate and method of manufacture |
| JP2010182819A (ja) | 2009-02-04 | 2010-08-19 | Sony Corp | 薄膜トランジスタおよび表示装置 |
| JP2011228622A (ja) | 2010-03-30 | 2011-11-10 | Sony Corp | 薄膜トランジスタおよびその製造方法、並びに表示装置 |
| JP2011216721A (ja) | 2010-03-31 | 2011-10-27 | Fujifilm Corp | 電子装置 |
| JP2011119706A5 (ja) | 2010-10-29 | 2013-10-31 | 半導体装置 | |
| WO2012096154A1 (ja) | 2011-01-13 | 2012-07-19 | シャープ株式会社 | 薄膜トランジスタ基板及び製造方法 |
| JP2012182388A (ja) | 2011-03-02 | 2012-09-20 | Toshiba Corp | 薄膜トランジスタ及びその製造方法、表示装置 |
| WO2012137711A1 (ja) | 2011-04-08 | 2012-10-11 | シャープ株式会社 | 半導体装置および表示装置 |
| US20140084293A1 (en) | 2012-09-21 | 2014-03-27 | Kookmin University Industry Academy Cooperation Foundation | Thin film transistor array panel and method of manufacturing the same |
| US20140291635A1 (en) | 2013-03-29 | 2014-10-02 | Lg Display Co., Ltd. | Thin-film transistor, method for manufacturing the same and display device including the same |
| JP2014220483A (ja) | 2013-04-30 | 2014-11-20 | エルジー ディスプレイ カンパニー リミテッド | 薄膜トランジスタアレイ基板及びその製造方法 |
| JP2015119162A (ja) | 2013-12-17 | 2015-06-25 | 三星ディスプレイ株式會社Ｓａｍｓｕｎｇ Ｄｉｓｐｌａｙ Ｃｏ．，Ｌｔｄ． | 薄膜トランジスタ |
| US20170162611A1 (en) | 2015-08-11 | 2017-06-08 | Shenzhen China Star Optoelectronics Technology Co. , Ltd. | Manufacture method of oxide semiconductor tft substrate and structure thereof |
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