JP6987013B2 - ディジタル保護制御装置 - Google Patents

Description

本開示は、ディジタル保護制御装置に関する。

従来、電力系統で発生した事故または異常を検出するディジタル保護制御装置が使用されている。ディジタル保護制御装置は、電力系統から電流および電圧などの電気量（系統電気量）を収集することにより、事故等による過電圧、電圧の不足、または過電流などが発生したことを検出し、系統機器へ制御信号を送出する。高信頼性が要求されるディジタル保護制御装置は、主検出部と事故検出（ＦＤ：fault detect）部（以下、「ＦＤ部」とも称する。）とを組み合わせた二重化構成にされる場合が多い。

また、ディジタル保護制御装置には、系統機器の状態信号を取り込むディジタル入力（ＤＩ：digital input）回路（以下、「ＤＩ回路」とも称する。）と、系統機器に対して操作信号を出力するディジタル出力（ＤＯ：digital output）回路（以下、「ＤＯ回路」とも称する。）とが設けられている。ＤＩ回路は必要な状態信号の数だけ設けられ、ＤＯ回路は必要な操作信号の数だけ設けられる。

例えば、特開２０１２−３９７３５号公報（特許文献１）は、主検出保護演算手段と、事故検出保護演算手段と、ディジタル入出力手段とを備えるディジタル保護制御装置を開示している。

特開２０１２−３９７３５号公報

従来、各ＤＯ回路および各ＤＩ回路は、主検出部およびＦＤ部のいずれか一方に予め割り当てられている。しかし、ディジタル保護制御装置の種類あるいは適用先に応じて、主検出部のＤＯ回路およびＤＩ回路の必要数、およびＦＤ部のＤＯ回路およびＤＩ回路の必要数が異なる。そのため、各ＤＯ回路および各ＤＩ回路の割り当てを基板上でハードウェア的に固定化してしまうと、基板上で回路（例えば、ＦＤ部のＤＯ回路）に余剰が発生したり、不足が発生したりするという問題がある。特許文献１は、上記問題に対応する技術を何ら教示ないし示唆するものではない。

本開示のある局面における目的は、各ディジタル回路を、主検出用のディジタル回路または事故検出用のディジタル回路として自由に利用することが可能なディジタル保護制御装置を提供することである。

ある実施の形態に従うディジタル保護制御装置は、主検出用の第１プロセッサおよび事故検出用の第２プロセッサと、複数のディジタル回路と、第１プロセッサに第１バスを介して接続された第１制御回路と、第２プロセッサに第２バスを介して接続された第２制御回路とを備える。複数のディジタル回路の各々は、ディジタル出力回路またはディジタル入力回路である。第１制御回路は、複数のディジタル回路の各々について、当該ディジタル回路に接続された第１端子を含む。第２制御回路は、複数のディジタル回路の各々について、当該ディジタル回路に接続された第２端子を含む。第１端子の識別情報および第２端子の識別情報の各々は、有効または無効に設定されている。第１プロセッサは、各第１端子のうち有効な識別情報を有する第１端子に接続されたディジタル回路と通信する。第２プロセッサは、各第２端子のうち有効な識別情報を有する第２端子に接続されたディジタル回路と通信する。複数のディジタル回路のうちの１のディジタル回路に接続される第１端子の識別情報が有効に設定されている場合、１のディジタル回路に接続される第２端子の識別情報は無効に設定されている。

本開示によると、各ディジタル回路を、主検出用のディジタル回路あるいは事故検出用のディジタル回路として自由に利用することができる。

実施の形態１に従うディジタル保護制御装置の全体構成の一例を示す図である。 実施の形態１に従うディジタル入出力回路基板の構成の一例を示す図である。 実施の形態１に従う主検出用のＣＰＵによるＤＯ回路への信号伝送の一例を示す図である。 実施の形態１に従う事故検出用のＣＰＵによるＤＯ回路への信号伝送の一例を示す図である。 実施の形態１に従うＤＩ回路からＣＰＵへの信号伝送の一例を示す図である。 実施の形態２に従うＤＩＯ回路基板の構成の一例を示す図である。 実施の形態２に従うＤＩ回路からＣＰＵへの信号伝送の一例を示す図である。

以下、図面を参照しつつ、本発明の実施の形態について説明する。以下の説明では、同一の部品には同一の符号を付してある。それらの名称および機能も同じである。したがって、それらについての詳細な説明は繰り返さない。

実施の形態１．
＜全体構成＞
図１は、実施の形態１に従うディジタル保護制御装置１０の全体構成の一例を示す図である。図１を参照して、ディジタル保護制御装置１０は、補助変成器５０と、主検出部１００と、ＦＤ部２００と、ディジタル入出力回路基板（以下、単に「ＤＩＯ回路基板」とも称する。）３００とを含む。ディジタル保護制御装置１０は、主検出部１００とＦＤ部２００とを組み合わせた二重化構成を採用している。

補助変成器５０は、各検出器からの電気量を取り込み、主検出部１００およびＦＤ部２００の内部回路に適した電圧に変換して出力する。

主検出部１００は、補助変成器５０からのアナログ信号をディジタル変換して、当該ディジタル変換されたデータを用いて主検出の保護制御演算を実行する。具体的には、主検出部１００は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、入力ＩＦ１０４と、ＡＤ変換部１５０とを含む。これらは、バス１９０で結合されている。

ＡＤ変換部１５０は、補助変成器５０から出力される電圧を取り込んでディジタルデータに変換する。具体的には、ＡＤ変換部１５０は、アナログフィルタと、サンプルホールド回路と、マルチプレクサと、ＡＤ変換器とを含む。

アナログフィルタは、補助変成器５０から出力される電流および電圧の波形信号から高周波のノイズ成分を除去する。サンプルホールド回路は、アナログフィルタから出力される電流および電圧の波形信号を予め定められたサンプリング周期でサンプリングする。マルチプレクサは、ＣＰＵ１０１から入力されるタイミング信号に基づいて、サンプルホールド回路から入力される波形信号を時系列で順次切り替えてＡＤ変換器に入力する。ＡＤ変換器は、マルチプレクサから入力される波形信号をアナログデータからディジタルデータに変換する。ＡＤ変換器は、ディジタル変換した波形信号（ディジタルデータ）をＣＰＵ１０１へ出力する。

ＣＰＵ１０１は、ＲＯＭ１０２に格納されているプログラムを読み出して、ＲＡＭ１０３に展開して各種処理を実行することにより、主検出部１００の動作を制御する。ＣＰＵ１０１は、たとえば、マイクロプロセッサである。なお、当該ハードウェアは、ＣＰＵ以外のＦＰＧＡ（Field Programmable Gate Array）、ＡＳＩＣ（Application Specific Integrated Circuit）およびその他の演算機能を有する回路などであってもよい。なお、ＲＯＭ１０２には、ＣＰＵ１０１によって用いられる各種情報が格納されている。ＲＡＭ１０３には、ＣＰＵ１０１によって実行されるプログラムのコードの他、プログラムの実行に必要な各種のワークデータが記憶される。なお、ＣＰＵ１０１は、ＲＯＭ１０２、ＲＡＭ１０３およびＡＤ変換器を内蔵する構成であってもよい。

ＣＰＵ１０１は、バス１９０を介して、ＡＤ変換部１５０からディジタルデータを取り込む。ＣＰＵ１０１は、ＲＯＭ１０２に格納されているプログラムに従って、取り込んだディジタルデータを用いて制御演算を実行する。

ＣＰＵ１０１は、保護演算結果に基づいて、保護対象（例えば、送電線）の事故の有無を判定する。ＣＰＵ１０１は、事故を検出した場合（たとえば、演算値が整定値を上回っている場合）には、ＤＩＯ回路基板３００に含まれるＤＯ回路を介して、当該ＤＯ回路に対応付けられた接点に制御信号を出力する。また、ＣＰＵ１０１は、ＤＩＯ回路基板３００に含まれるＤＩ回路を介して、外部の装置から各種情報を受け取る。

入力インターフェイス１０４は、典型的には、各種ボタン等であり、系統運用者からの各種設定操作を受け付ける。

ＦＤ部２００は、補助変成器５０からのアナログ信号をディジタル変換して、当該ディジタル変換されたデータを用いて事故検出の保護制御演算を実行する。具体的には、ＦＤ部２００は、ＣＰＵ２０１と、ＲＯＭ２０２と、ＲＡＭ２０３と、入力インターフェイス（ＩＦ）２０４と、ＡＤ変換部２５０とを含む。これらは、バス２９０で結合されている。

ＣＰＵ２０１、ＲＯＭ２０２、ＲＡＭ２０３、入力インターフェイス（ＩＦ）２０４、およびＡＤ変換部２５０は、それぞれ、ＣＰＵ１０１、ＲＯＭ１０２、ＲＡＭ１０３、入力ＩＦ１０４、およびＡＤ変換部１５０と同様のハードウェアであるため、その詳細な説明は繰り返さない。

ＤＩＯ回路基板３００は、主検出部１００およびＦＤ部２００からの信号を外部へ出力したり、外部から入力された信号を主検出部１００およびＦＤ部２００に伝送したりする。

＜ＤＩＯ回路基板の構成＞
図２は、実施の形態１に従うディジタル入出力回路基板の構成の一例を示す図である。図解を容易にするために、主検出部１００のうちのＣＰＵ１０１以外の構成と、ＦＤ部２００のうちのＣＰＵ１０１以外の構成については図示していない。

図２を参照して、ＤＩＯ回路基板３００は、ＤＩＯ制御回路１１０と、ＤＩＯ制御回路２１０と、ＯＲ回路１２１，１２２と、複数のＤＯ回路１３１，１３２，・・・と、複数のＤＩ回路１４１，１４２，・・・とを含む。ＤＩＯ制御回路１１０，２１０は、例えば、ＦＰＧＡ、ＡＳＩＣ等の演算機能を有する回路により構成される。

図２の例では、複数のディジタル回路として、ＤＯ回路１３１，１３２およびＤＩ回路１４１，１４２が示されているが、ＤＯ回路およびＤＩ回路の数は２つに限定されるものではなく、３つ以上であってもよいし、必ずしも複数でなくてもよい。

典型的には、ＤＯ回路は、接点等の１つ出力部品と対応付けられており、ＤＩ回路は、フォトカプラ等の１つの入力部品と対応付けられている。

ＤＩＯ制御回路１１０は、バス１９０を介して主検出用のＣＰＵ１０１に接続されており、ＣＰＵ１０１と通信する。ＤＩＯ制御回路１１０は、ＤＯ回路１３１，１３２およびＤＩ回路１４１，１４２と、主検出部１００との間の信号伝送を制御する。具体的には、ＤＩＯ制御回路１１０は、複数の端子５＿１，５＿２，・・・５＿ｍ，５＿（ｍ＋１），・・・を有する。端子５＿１〜５＿（ｍ＋１）について、総称する場合またはいずれかのものを示す場合、端子５と記載する。

端子５＿１は、ＯＲ回路１２１を介して、ＤＯ回路１３１と接続される。端子５＿２は、ＯＲ回路１２２を介して、ＤＯ回路１３２と接続される。端子５＿ｍは、ＤＩ回路１４１と接続される。端子５＿（ｍ＋１）は、ＤＩ回路１４２と接続される。各端子５には、一意のアドレスが付与されている。ＣＰＵ１０１は、このアドレスを指定することにより、各ＤＯ回路および各ＤＩ回路と通信する。

各端子５のアドレスは、有効または無効に設定されている。ＣＰＵ１０１は、有効なアドレスを有する（すなわち、「有効」に設定された）端子５に接続されたＤＯ回路またはＤＩ回路と通信する。バス１９０に接続されたメモリ（例えば、ＲＡＭ１０３またはＲＯＭ１０２）は、各端子５のアドレスの有効または無効の設定状態を示すアドレス設定情報を格納している。ＣＰＵ１０１は、例えば、起動時に、メモリから各端子５のアドレス設定情報を読み出す。これにより、ＣＰＵ１０１は、どの端子５が有効な状態であり、どの端子５が無効な状態であるのかを把握できる。なお、図２の例では、端子５＿１，５＿ｍが「有効」に設定され、端子５＿２，５＿（ｍ＋１）が「無効」に設定されている。

ＤＩＯ制御回路２１０は、バス２９０を介して事故検出用のＣＰＵ２０１と接続されており、ＣＰＵ２０１と通信する。ＤＩＯ制御回路２１０は、ＤＯ回路１３１，１３２およびＤＩ回路１４１，１４２と、ＦＤ部２００との間の信号伝送を制御する。具体的には、ＤＩＯ制御回路２１０は、複数の端子６＿１，６＿２，・・・６＿ｍ，６＿（ｍ＋１），・・・を有する。端子６＿１〜６＿（ｍ＋１）について、総称する場合またはいずれかのものを示す場合、端子６と記載する。

端子６＿１は、ＯＲ回路１２１を介して、ＤＯ回路１３１と接続される。端子６＿２は、ＯＲ回路１２２を介して、ＤＯ回路１３２と接続される。端子６＿ｍは、ＤＩ回路１４１と接続される。端子６＿（ｍ＋１）は、ＤＩ回路１４２と接続される。各端子６には、一意のアドレスが付与されている。ＣＰＵ２０１は、このアドレスを指定することにより、各ＤＯ回路および各ＤＩ回路と通信する。

各端子６のアドレスは、有効または無効に設定されている。ＣＰＵ２０１は、有効なアドレスを有する端子６に接続されたＤＯ回路またはＤＩ回路と通信する。バス２９０に接続されたメモリ（例えば、ＲＡＭ２０３またはＲＯＭ２０２）は、各端子６のアドレスの有効または無効の設定状態を示すアドレス設定情報を格納している。ＣＰＵ２０１は、例えば、起動時に、メモリから各端子６のアドレス設定情報を読み出す。これにより、ＣＰＵ２０１は、どの端子６が有効状態であり、どの端子６が無効状態であるのかを把握できる。なお、図２の例では、端子６＿１，６＿ｍが「無効」に設定され、端子６＿２，６＿（ｍ＋１）が「有効」に設定されている。

本実施の形態では、主検出用のＣＰＵ１０１、および事故検出用のＣＰＵ２０１が同一のディジタル回路にアクセスしないように、各端子５，６のアドレスが設定される。すなわち、あるディジタル回路に接続される端子５のアドレスが有効に設定されている場合、当該ディジタル回路に接続される端子６のアドレスは無効に設定される。例えば、ＤＯ回路１３１に接続される端子５＿１のアドレスは有効に設定され、端子６＿１のアドレスは無効に設定されている。

＜信号の伝送方式＞
図３は、実施の形態１に従う主検出用のＣＰＵ１０１によるＤＯ回路への信号伝送の一例を示す図である。図３を参照して、ＣＰＵ１０１は、バス１９０に接続されたメモリから読み出したアドレス設定情報に基づいて、有効なアドレスを有する端子５を指定して、制御信号をバス１９０に出力する。なお、ＣＰＵ１０１は、無効なアドレスを有する端子５を指定しないように構成される。

ＣＰＵ１０１は、例えば、有効なアドレスを有する端子５＿１に接続されたＤＯ回路１３１に対応付けられた接点を閉じる場合には、アドレス“１３１”かつデータ“１”を示す信号をバス１９０に出力する。一方、ＣＰＵ１０１は、端子５＿１に接続されたＤＯ回路１３１に対応する接点を開放する場合には、アドレス“１３１”かつデータ“０”を示す信号をバス１９０に出力する。

ＤＩＯ制御回路１１０は、ＣＰＵ１０１から出力されたデータをバス１９０から取り込んで、指定されたアドレスを有する端子５＿１から、ＯＲ回路１２１を介して当該データをＤＯ回路１３１に出力する。ＯＲ回路１２１は、例えば、２つのスイッチング素子を並列接続することにより構成される。この場合、ＤＩＯ制御回路１１０は、ＯＲ回路１２１の一方のスイッチング素子（すなわち、端子５＿１に接続されているスイッチング素子）をＯＮさせることにより、当該データをＤＯ回路１３１まで伝送する。なお、ＯＲ回路１２１は、上記構成以外で実現されていてもよい。

図４は、実施の形態１に従う事故検出用のＣＰＵ２０１によるＤＯ回路への信号伝送の一例を示す図である。図４を参照して、ＣＰＵ２０１は、バス２９０に接続されたメモリから読み出したアドレス設定情報に基づいて、有効なアドレスを有する端子６を指定して、制御信号をバス２９０に出力する。なお、ＣＰＵ２０１は、無効なアドレスを有する端子６を指定しないように構成される。

ＣＰＵ２０１は、例えば、有効なアドレスを有する端子６＿２に接続されたＤＯ回路１３２に対応する接点を閉じる場合には、アドレス“１３２”かつデータ“１”を示す信号をバス２９０に出力する。一方、ＣＰＵ２０１は、当該接点を開放する場合には、アドレス“１３２”かつデータ“０”を示す信号をバス２９０に出力する。ＤＩＯ制御回路２１０は、ＣＰＵ２０１から出力されたデータをバス２９０から取り込んで、指定されたアドレスを有する端子６＿２から、ＯＲ回路１２２を介して当該データをＤＯ回路１３２に出力する。ＯＲ回路１２２の構成は、ＯＲ回路１２１と同様である。

図５は、実施の形態１に従うＤＩ回路からＣＰＵへの信号伝送の一例を示す図である。図５を参照して、ＤＩ回路１４１は、外部から入力信号を受け付けると、ＤＩＯ制御回路１１０の端子５＿ｍ、およびＤＩＯ制御回路２１０の端子６＿ｍに入力信号を送信する。

ＤＩＯ制御回路１１０は、端子５＿ｍを用いて受け付けた入力信号をバス１９０を介して、ＣＰＵ１０１に送信する。例えば、ＤＩＯ制御回路１１０は、予め規定された周期で入力信号を送信してもよいし、ＣＰＵ１０１から指示を受け付けたときに入力信号を送信してもよい。また、ＤＩＯ制御回路１１０は、端子５＿ｍを用いて入力信号を受け付けていない状態から、入力信号を受け付けた状態に変化した場合に、入力信号を送信してもよい。なお、ＤＩＯ制御回路１１０は、当該入力信号を取得するために用いた端子５＿ｍのアドレスも当該入力信号と一緒にＣＰＵ１０１に送信する。

ＤＩＯ制御回路２１０は、端子６＿ｍを用いて受け付けた入力信号をバス２９０を介して、ＣＰＵ２０１に出力する。なお、ＤＩＯ制御回路２１０は、当該入力信号を取得するために用いた端子６＿ｍのアドレスもＣＰＵ１０１に出力する。

ＣＰＵ１０１は、ＤＩＯ制御回路１１０から受け付けた入力信号が、有効なアドレスを有する端子５を介して取得されたか否かを判定する。具体的には、ＣＰＵ１０１は、入力信号の取得に用いられた端子５のアドレスと、アドレス設定情報とを比較することにより、当該判定を行なう。図５の例では、端子５＿ｍのアドレスは有効に設定されている。そのため、ＣＰＵ１０１は、入力信号が、有効なアドレスを有する端子５を介して取得された（すなわち、ＤＩ回路１４１に接続された端子５＿ｍのアドレスが有効である）と判定して、当該入力信号をＲＡＭ１０３に格納する。

同様に、ＣＰＵ２０１も、入力信号の取得に用いられた端子６のアドレスと、アドレス設定情報とに基づいて、ＤＩＯ制御回路２１０から受け付けた入力信号が、有効なアドレスを有する端子６を介して取得されたか否かを判定する。図５の例では、端子６＿ｍのアドレスは無効に設定されている。そのため、ＣＰＵ２０１は、入力信号が、有効なアドレスを有する端子６を介して取得されていない（すなわち、ＤＩ回路１４１に接続された端子６＿ｍのアドレスが無効である）と判定して、当該入力信号をＲＡＭ２０３に格納することなく破棄する。

図３での説明から理解されるように、主検出用のＣＰＵ１０１からＤＯ回路までの伝送経路上には、事故検出用の部品は存在しない。図４での説明から理解されるように、ＦＤ用のＣＰＵ２０１からＤＯ回路までの伝送経路上には、主検出用の部品は存在しない。

また、図５で説明したように、ＤＩ回路からの入力信号は、ＣＰＵ１０１，２０１のうちの一方のみに用いられる構成となっている。そのため、ＤＩ回路からＣＰＵ１０１までの伝送経路上には事故検出用の部品は存在しないし、ＤＩ回路からＣＰＵ２０１までの伝送経路上には主検出用の部品は存在しない。このように、ＤＩＯ回路基板３００上においても、主検出用のハードウェアと、事故検出用のハードウェアとが互いに独立して構成されている。

＜利点＞
実施の形態１によると、主検出部、ＦＤ部で互いに独立した部品、および独立したバスを用いながら、ディジタル保護制御装置のディジタル回路を、主検出部のディジタル回路あるいはＦＤ部のディジタル回路として自由に割り当てることができる。具体的には、主検出部のＤＯ回路およびＤＩ回路の必要数に合わせて各端子５のアドレスを有効に設定し、ＦＤ部のＤＯ回路およびＤＩ回路の必要数に合わせて各端子６のアドレスを有効に設定できる。これにより、ディジタル保護制御装置のＤＯ回路およびＤＩ回路単位（すなわち、入出力部品単位）での効率的な実装を実現できる。

実施の形態２．
実施の形態１では、バス１９０に接続されたＲＡＭ１０３に各端子５のアドレス設定情報が格納され、バス２９０に接続されたＲＡＭ２０３に各端子６のアドレス設定情報が格納される構成について説明した。実施の形態２では、ＤＩＯ制御回路１１０のメモリ（例えば、ＲＡＭ）に各端子５のアドレス設定情報を格納し、ＤＩＯ制御回路２１０のメモリに各端子６のアドレス設定情報を格納する構成について説明する。ディジタル保護制御装置１０の全体構成については同様であるため、その詳細な説明は繰り返さない。

＜ＤＩＯ回路基板の構成＞
図６は、実施の形態２に従うＤＩＯ回路基板の構成の一例を示す図である。図６を参照して、ＤＩＯ回路基板３００Ａは、ＤＩＯ制御回路１１０Ａと、ＤＩＯ制御回路２１０Ａと、ＯＲ回路１２１，１２２と、複数のＤＯ回路１３１，１３２，・・・と、複数のＤＩ回路１４１，１４２，・・・とを含む。以下では、実施の形態１と異なる構成について説明する。

ＤＩＯ制御回路１１０Ａは、各端子５のアドレスの設定状態を示すアドレス設定情報を記憶する設定記憶部１１２を有する。ＤＩＯ制御回路１１０Ａは、各端子５のアドレス設定情報を記憶している点において、実施の形態１のＤＩＯ制御回路１１０と異なる。なお、アドレスの有効または無効の設定は、ソフトウェア的に行なわれてもよいし（例えば、設定状態を示すフラグを“０”または“１”に設定等）、ＤＩＯ制御回路１１０Ａに設けられた機械的なスイッチのＯＮ，ＯＦＦにより行なわれてもよい。

同様に、ＤＩＯ制御回路２１０Ａは、各端子６のアドレス設定情報を記憶する設定記憶部２１２を有する。すなわち、ＤＩＯ制御回路２１０Ａは、各端子６のアドレス設定情報を記憶している点において、実施の形態１のＤＩＯ制御回路２１０と異なる。

＜信号の伝送方式＞
実施の形態２では、ＣＰＵ１０１は、起動時に、ＤＩＯ制御回路１１０Ａにアクセスして、設定記憶部１１２に記憶された各端子５のアドレス設定情報を取得する（すなわち、読み出す）。これにより、ＣＰＵ１０１は、各端子５の有効または無効の設定状態を把握する。また、ＣＰＵ２０１は、起動時に、ＤＩＯ制御回路２１０Ａにアクセスして、設定記憶部２１２に記憶された各端子６のアドレス設定情報を取得する（すなわち、読み出す）。これにより、ＣＰＵ２０１は、各端子６の有効または無効の設定状態を把握する。

ＣＰＵ１０１またはＣＰＵ２０１からＤＯ回路への信号伝送の流れは、実施の形態１と同様である。具体的には、ＣＰＵ１０１は、設定記憶部１１２から読み出したアドレス設定情報に基づいて、有効なアドレスを有する端子５を指定し、制御信号をバス１９０に出力する。また、ＣＰＵ２０１は、設定記憶部２１２から読み出したアドレス設定情報に基づいて、有効なアドレスを有する端子６を指定し、制御信号をバス２９０に出力する。

一方、ＤＩ回路からＣＰＵ１０１またはＣＰＵ２０１への信号伝送の流れは、実施の形態１と異なる。

図７は、実施の形態２に従うＤＩ回路からＣＰＵへの信号伝送の一例を示す図である。図７を参照して、ＤＩ回路１４１は、外部から入力信号を受け付けると、ＤＩＯ制御回路１１０Ａの端子５＿ｍ、およびＤＩＯ制御回路２１０Ａの端子６＿ｍに入力信号を出力する。

ＤＩＯ制御回路１１０Ａは、設定記憶部１１２に記憶されたアドレス設定情報に基づいて、端子５＿ｍのアドレスが有効に設定されているか否かを判定する。図７の例では、端子５＿ｍのアドレスは有効に設定されている。そのため、ＤＩＯ制御回路１１０Ａは、端子５＿ｍを介して受け付けた入力信号をバス１９０を介して、ＣＰＵ１０１に出力する。

ＤＩＯ制御回路２１０Ａは、設定記憶部２１２に記憶されたアドレス設定情報に基づいて、端子６＿ｍのアドレスが有効に設定されているか否かを判定する。端子６＿ｍのアドレスは無効に設定されている。そのため、ＤＩＯ制御回路２１０Ａは、端子６＿ｍを介して受け付けた入力信号をバス２９０に出力することなく破棄する。

＜利点＞
実施の形態２によると、実施の形態１と同様の利点を有する。また、実施の形態２では、ＤＩ回路からの入力信号は、一方のＣＰＵのみに出力される。そのため、ＣＰＵにおいて入力信号の有効性を判定する必要がないため、ＣＰＵの処理負荷を軽減できる。

その他の実施の形態．
（１）上述した実施の形態１では、各端子５のアドレス設定情報をバス１９０に接続されたメモリに格納し、各端子６のアドレス設定情報をバス２９０に接続されたメモリに格納する構成について説明したが、当該構成に限られない。例えば、各端子５のアドレス設定情報および各端子６のアドレス設定情報を、バス１９０に接続されたメモリに格納する構成であってもよい。

この場合、ＣＰＵ１０１は、ＣＰＵ２０１と通信可能に構成されている。ＣＰＵ１０１は、バス１９０に接続されたメモリから各端子５のアドレス設定情報と、各端子６のアドレス設定情報とを読み出し、通信インターフェイスを介して、各アドレス設定情報をＣＰＵ２０１に送信する。これにより、ＣＰＵ１０１は各端子５のアドレスの設定状態を把握し、ＣＰＵ２０１は各端子５のアドレスの設定状態を把握できる。

（２）上述した実施の形態２において、ＤＩＯ制御回路１１０Ａ，２１０Ａは、それぞれＣＰＵ１０１，ＣＰＵ２０１から出力された信号の有効性を照合してもよい。例えば、ＣＰＵ１０１が、ＤＩＯ制御回路１１０Ａから端子５のアドレス設定情報を読み出した後に、端子５を指定して信号を出力する場合を想定する。ＤＩＯ制御回路１１０Ａは、ＣＰＵ１０１からの信号を受け付けた場合、設定記憶部１１２のアドレス設定情報に基づいて、ＣＰＵ１０１により指定された端子５のアドレスが有効であるか否かを判定する。

ＤＩＯ制御回路１１０Ａは、当該端子５のアドレスが有効であると判定した場合に、当該端子５に接続されたディジタル回路へ信号を出力する。一方、ＤＩＯ制御回路１１０Ａは、当該端子５のアドレスが無効であると判定した場合には、信号を出力しない。この場合、ＤＩＯ制御回路１１０Ａは、エラー信号をＣＰＵ１０１に出力してもよい。

上記構成によると、ＣＰＵ１０１が、無効なアドレスを有する端子５を誤って指定したことに伴う信号の誤出力を防止できる。

また、ＣＰＵ１０１が、有効なアドレスを有する端子５＿ｍに接続されたＤＩ回路１４１から入力信号を読み出す場合に、次の方式を採用することで信号の誤出力を防止してもよい。

まず、ＣＰＵ１０１が、ＤＩ回路１４１から入力信号を読み出すために、アドレス“１４１”を示す信号をバス１９０に出力する。当該信号を受け付けたＤＩＯ制御回路１１０Ａは、予め定められた条件を満たした場合に、バス１９０を介して、端子５＿ｍを用いてＤＩ回路１４１から受け付けた入力信号をＣＰＵ１０１に出力する。

具体的には、ＤＩＯ制御回路１１０Ａは、端子５＿ｍのアドレスが有効であると判定した場合には、端子５＿ｍを用いて受け付けた入力信号をＣＰＵ１０１に出力する。例えば、ＤＩＯ制御回路１１０Ａは、端子５＿ｍを用いてＤＩ回路１４１から入力信号を受け付けている場合には、バス１９０を介してデータ“１”を示す信号をＣＰＵ１０１に出力する。一方、ＤＩＯ制御回路１１０Ａは、端子５＿ｍを用いてＤＩ回路１４１から入力信号を受け付けていない場合には、バス１９０を介してデータ“０”を示す信号をＣＰＵ１０１に出力する。

一方、ＤＩＯ制御回路１１０Ａは、端子５＿ｍのアドレスが無効であると判定した場合には入力信号を出力せずに、バス１９０を介してエラー信号をＣＰＵ１０１に出力する。これにより、ＣＰＵ１０１が無効なアドレスを有する端子５を誤って指定したことに伴う信号の誤出力を防止できる。

さらに、各端子５のアドレス設定情報を、バス１９０に接続されたメモリおよびＤＩＯ制御回路１１０Ａの設定記憶部１１２の両方に記憶し、各端子６のアドレス設定情報を、バス２９０に接続されたメモリおよびＤＩＯ制御回路２１０Ａの設定記憶部２１２の両方に記憶しておく構成において、上記照合が実行されてもよい。例えば、ＣＰＵ１０１は、バス１９０に接続されたメモリから各端子５のアドレス設定情報を読み出した後、端子５を指定して信号を出力する。ＤＩＯ制御回路１１０Ａは、設定記憶部１１２のアドレス設定情報に基づいて、指定された端子５のアドレスが有効であると判定した場合に、当該端子５に接続されたディジタル回路へ信号を出力する。

上記構成によると、バスに接続されたメモリ、および設定記憶部のいずれかに格納されているアドレス設定情報が誤っている場合における信号の誤出力を防止できる。

（３）上述した実施の形態では、ＤＩＯ制御回路の端子のアドレスを有効または無効に設定する構成について説明したが、当該構成に限られない。例えば、端子のアドレス自体でなくても、当該アドレスに関連付けられた一意の端子番号、端子ＩＤ等の識別情報であってもよい。すなわち、ＤＩＯ制御回路の端子を一意に識別する識別情報を有効または無効に設定する構成であればよい。

（４）上述した実施の形態では、ディジタル保護制御装置が、ＤＯ回路およびＤＩ回路が混在したＤＩＯ回路基板を有する構成について説明したが、当該構成に限られない。例えば、ＤＯ回路のみが存在するＤＯ回路基板であってもよいし、ＤＩ回路のみが存在するＤＩ回路基板であってもよい。

例えば、ＤＯ回路基板は、主検出用のＤＯ制御回路と、事故検出用のＤＯ制御回路と、ＤＯ回路とを含む。ＤＯ回路への信号伝送の方式は、図３，４において説明した方式と同様である。また、ＤＩ回路基板は、主検出用のＤＩ制御回路と、事故検出用のＤＩ制御回路と、ＤＩ回路とを含む。ＤＩ回路からの信号伝送の方式は、図５，７において説明した方式と同様である。

（５）上述した実施の形態では、ディジタル保護制御装置が、１つのＤＩＯ回路基板を有する構成について説明したが、複数のＤＩＯ回路基板を有する構成であってもよい。また、ディジタル保護制御装置は、ＤＩ回路基板、ＤＯ回路基板をさらに有する構成であってもよい。この場合、各回路基板を識別するための識別情報（例えば、アドレス）を別途設けてもよいし、各回路基板に設けられた各制御回路の各端子に互いに異なる識別情報を予め設定してもよい。換言すると、どの回路基板に設けられたどの制御回路のどの端子であるのかを識別できるように構成されていればよい。

（６）上述の実施の形態として例示した構成は、本発明の構成の一例であり、別の公知の技術と組み合わせることも可能であるし、本発明の要旨を逸脱しない範囲で、一部を省略する等、変更して構成することも可能である。

また、上述した実施の形態において、他の実施の形態で説明した処理および構成を適宜採用して実施する場合であってもよい。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した説明ではなく、特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

５＿１〜５＿（ｍ＋１），６＿１〜６＿（ｍ＋１） 端子、１０ ディジタル保護制御装置、５０ 補助変成器、１００ 主検出部、１０１，２０１ ＣＰＵ、１０２，２０２ ＲＯＭ、１０３，２０３ ＲＡＭ、１０４ 入力インターフェイス、１１０，１１０Ａ，２１０，２１０Ａ 制御回路、１１２，２１２ 設定記憶部、１２１，１２２ ＯＲ回路、１３１，１３２ ＤＯ回路、１４１，１４２ ＤＩ回路、１５０，２５０ ＡＤ変換部、１９０，２９０ バス、２００ ＦＤ部、３００，３００Ａ ＤＩＯ回路基板。

Claims (5)

1. 主検出用の第１プロセッサおよび事故検出用の第２プロセッサと、
   複数のディジタル回路と、
   前記第１プロセッサに第１バスを介して接続された第１制御回路と、
   前記第２プロセッサに第２バスを介して接続された第２制御回路とを備え、
   前記複数のディジタル回路の各々は、ディジタル出力回路またはディジタル入力回路であり、
   前記第１制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第１端子を含み、
   前記第２制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第２端子を含み、
   前記第１端子の識別情報および前記第２端子の識別情報の各々は、有効または無効に設定されており、
   前記第１プロセッサは、各前記第１端子のうち有効な識別情報を有する第１端子に接続されたディジタル回路と通信し、
   前記第２プロセッサは、各前記第２端子のうち有効な識別情報を有する第２端子に接続されたディジタル回路と通信し、
   前記複数のディジタル回路のうちの１のディジタル回路に接続される前記第１端子の識別情報が有効に設定されている場合、前記１のディジタル回路に接続される前記第２端子の識別情報は無効に設定されており、
   前記第１プロセッサは、
   前記第１バスに接続された第１メモリから、各前記第１端子の識別情報の有効または無効の設定状態を示す第１設定情報と、各前記第２端子の識別情報の有効または無効の設定状態を示す第２設定情報とを読み出し、
   前記第１設定情報と前記第２設定情報とを前記第２プロセッサに送信する、ディジタル保護制御装置。
2. 主検出用の第１プロセッサおよび事故検出用の第２プロセッサと、
   複数のディジタル回路と、
   前記第１プロセッサに第１バスを介して接続された第１制御回路と、
   前記第２プロセッサに第２バスを介して接続された第２制御回路とを備え、
   前記複数のディジタル回路の各々は、ディジタル出力回路またはディジタル入力回路であり、
   前記第１制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第１端子を含み、
   前記第２制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第２端子を含み、
   前記第１端子の識別情報および前記第２端子の識別情報の各々は、有効または無効に設定されており、
   前記第１プロセッサは、各前記第１端子のうち有効な識別情報を有する第１端子に接続されたディジタル回路と通信し、
   前記第２プロセッサは、各前記第２端子のうち有効な識別情報を有する第２端子に接続されたディジタル回路と通信し、
   前記複数のディジタル回路のうちの１のディジタル回路に接続される前記第１端子の識別情報が有効に設定されている場合、前記１のディジタル回路に接続される前記第２端子の識別情報は無効に設定されており、
   前記第１プロセッサは、前記第１バスに接続された第１メモリから、各前記第１端子の識別情報の有効または無効の設定状態を示す第１設定情報を読み出し、
   前記第２プロセッサは、前記第２バスに接続された第２メモリから、各前記第２端子の識別情報の有効または無効の設定状態を示す第２設定情報を読み出す、ディジタル保護制御装置。
3. 前記ディジタル入力回路は、当該ディジタル入力回路に接続された前記第１端子へ入力信号を送信し、
   前記第１制御回路は、前記第１端子を介して受け付けた前記入力信号を前記第１プロセッサに送信し、
   前記第１プロセッサは、
   前記第１設定情報に基づいて、前記ディジタル入力回路に接続された前記第１端子の識別情報が無効であると判定した場合には前記入力信号を破棄する、請求項１または請求項２に記載のディジタル保護制御装置。
4. 主検出用の第１プロセッサおよび事故検出用の第２プロセッサと、
   複数のディジタル回路と、
   前記第１プロセッサに第１バスを介して接続された第１制御回路と、
   前記第２プロセッサに第２バスを介して接続された第２制御回路とを備え、
   前記複数のディジタル回路の各々は、ディジタル出力回路またはディジタル入力回路であり、
   前記第１制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第１端子を含み、
   前記第２制御回路は、前記複数のディジタル回路の各々について、当該ディジタル回路に接続された第２端子を含み、
   前記第１端子の識別情報および前記第２端子の識別情報の各々は、有効または無効に設定されており、
   前記第１プロセッサは、各前記第１端子のうち有効な識別情報を有する第１端子に接続されたディジタル回路と通信し、
   前記第２プロセッサは、各前記第２端子のうち有効な識別情報を有する第２端子に接続されたディジタル回路と通信し、
   前記複数のディジタル回路のうちの１のディジタル回路に接続される前記第１端子の識別情報が有効に設定されている場合、前記１のディジタル回路に接続される前記第２端子の識別情報は無効に設定されており、
   前記第１制御回路は、各前記第１端子の識別情報の有効または無効の設定状態を示す第１設定情報を有し、
   前記第２制御回路は、各前記第２端子の識別情報の有効または無効の設定状態を示す第２設定情報を有し、
   前記第１プロセッサは、前記第１制御回路から前記第１設定情報を取得し、
   前記第２プロセッサは、前記第２制御回路から前記第２設定情報を取得する、ディジタル保護制御装置。
5. 前記ディジタル入力回路は、当該ディジタル入力回路に接続された前記第１端子および前記第２端子へ入力信号を送信し、
   前記ディジタル入力回路に接続された前記第１端子の識別情報が有効に設定され、前記ディジタル入力回路に接続された前記第２端子の識別情報が無効に設定されている場合、前記第１制御回路は、前記第１端子を介して受け付けた前記入力信号を前記第１プロセッサに出力し、前記第２制御回路は、前記第２端子を介して受け付けた前記入力信号を前記第２プロセッサに出力しない、請求項４に記載のディジタル保護制御装置。

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