JP6956743B2 - 電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御 - Google Patents

電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御 Download PDF

Info

Publication number
JP6956743B2
JP6956743B2 JP2018560982A JP2018560982A JP6956743B2 JP 6956743 B2 JP6956743 B2 JP 6956743B2 JP 2018560982 A JP2018560982 A JP 2018560982A JP 2018560982 A JP2018560982 A JP 2018560982A JP 6956743 B2 JP6956743 B2 JP 6956743B2
Authority
JP
Japan
Prior art keywords
power
rail
selection
output
voltage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018560982A
Other languages
English (en)
Other versions
JP2019517705A (ja
JP2019517705A5 (ja
Inventor
シュラッダー・スリダー
イエシュワント・ナガラジュ・コッラ
ニール・シャシャンク・ナテカール
Original Assignee
クアルコム，インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by クアルコム，インコーポレイテッド filed Critical クアルコム，インコーポレイテッド
Publication of JP2019517705A publication Critical patent/JP2019517705A/ja
Publication of JP2019517705A5 publication Critical patent/JP2019517705A5/ja
Application granted granted Critical
Publication of JP6956743B2 publication Critical patent/JP6956743B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26—Power supply means, e.g. regulation thereof
    • G06F1/32—Means for saving power
    • G06F1/3203—Power management, i.e. event-based initiation of a power-saving mode
    • G06F1/3234—Power saving characterised by the action undertaken
    • G06F1/3296—Power saving characterised by the action undertaken by lowering the supply or operating voltage
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0008—Arrangements for reducing power consumption
    • H03K19/0016—Arrangements for reducing power consumption by using a control or a clock signal, e.g. in order to apply power supply
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R19/00—Arrangements for measuring currents or voltages or for indicating presence or sign thereof
    • G01R19/0084—Arrangements for measuring currents or voltages or for indicating presence or sign thereof measuring voltage only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J4/00—Circuit arrangements for mains or distribution networks not specified as ac or dc
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02J—CIRCUIT ARRANGEMENTS OR SYSTEMS FOR SUPPLYING OR DISTRIBUTING ELECTRIC POWER; SYSTEMS FOR STORING ELECTRIC ENERGY
    • H02J1/00—Circuit arrangements for dc mains or dc distribution networks
    • H02J1/08—Three-wire systems; Systems having more than three wires
    • H02J1/082—Plural DC voltage, e.g. DC supply voltage with at least two different DC voltage levels
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
    • H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Direct Current Feeding And Distribution (AREA)
  • Power Sources (AREA)
  • Control Of Voltage And Current In General (AREA)
  • Dc-Dc Converters (AREA)
  • Static Random-Access Memory (AREA)
  • Electronic Switches (AREA)

Description

優先権出願
本出願は、その全体が参照により本明細書に組み込まれる、2016年5月27日に出願された「ADAPTIVE DRIVE STRENGTH REGULATION OF SUPPLY SELECTION CIRCUITS IN A POWER MULTIPLEXING SYSTEM」と題する米国仮特許出願第62/342,560号の優先権を主張する。
本出願はまた、同じくその全体が参照により本明細書に組み込まれる、2017年2月15日に出願された「ADAPTIVELY CONTROLLING DRIVE STRENGTH OF MULTIPLEXED POWER FROM SUPPLY POWER RAILS IN A POWER MULTIPLEXING SYSTEM TO A POWERED CIRCUIT」と題する米国仮特許出願第62/459,187号の優先権を主張する。
本出願はまた、その全体が参照により本明細書に組み込まれる、2017年5月12日に出願された「ADAPTIVELY CONTROLLING DRIVE STRENGTH OF MULTIPLEXED POWER FROM SUPPLY POWER RAILS IN A POWER MULTIPLEXING SYSTEM TO A POWERED CIRCUIT」と題する米国特許出願第15/593,809号の優先権を主張する。
本開示の技術は、一般に、複数の電力レールから演算回路に電力を選択的に供給するように構成された電力多重化システムに関する。
回路は、ますます電力節約を念頭に置いて設計されている。このことは、バッテリー電源式であるポータブル電子デバイスにとって特にそうである。一般の例は、特にモバイルフォンおよびラップトップコンピュータを含む。電力消費の増大は、望ましくなく、より速いバッテリー消耗およびより短いバッテリー寿命をもたらす。電力を節約する1つの方法は、有効電力式P=CV2fに従って、回路の動作周波数を下げることである。しかしながら、動作周波数を低減することは、回路性能(すなわち、速度)をより低くする結果となる。概して、有効電力は、動作電圧の所与の低減に対して2次的に低減するので、電力を節約する別の方法は、動作電圧を下げることである。しかしながら、回路において動作電圧を下げることは速度性能を下げ、そのことも望ましくないことがある。さらに、回路のいくつかのセルまたは構成要素は、下回るとデータを読み取りかつ書き込み、ならびにデータを保持するように動作しない最小動作電圧を有することがある。
性能と電力消費との間のトレードオフに対処するために、回路において複数の動作電圧領域(「電圧領域」)がますます設けられるようになっている。回路の様々な構成要素に異なる動作電圧を与えるために、複数の電圧領域を通過する回路経路が設けられる。複数の電圧領域を設けることは、電力を節約するために、より低い電圧領域が最小電圧レベルを必要としない構成要素に電力を与えることを可能にする。メモリ動作機能性のための最小動作電圧を有するか、または性能を犠牲にできないクリティカルパスをもたらす構成要素は、より高い電圧領域によって電力供給されてよい。複数の電圧領域を設けることはまた、高い方の電圧領域の中の構成要素の動作に影響を及ぼすことなく、低い方の電圧領域がスケールダウンされて電力節約モード中の電力を節約すること、またはスケールアップされて性能の向上(すなわち、ハイパー性能)をもたらすことを可能にする。
この点について、電力多重化システムは、回路に電力を供給するために、各々が異なる電圧領域(すなわち、電圧レベル)を有する、複数の電力レールの中の電力レールを選択的に結合するために採用され得る。図1は、そのような例示的な電力多重化システム100のブロック図である。図1における電力多重化システム100では、第1の供給電力レール102(1)および第2の供給電力レール102(2)が設けられる。第1の供給電力レール102(1)は、第1の電圧VDD(1)において、第1の電圧源104(1)を設けるように構成される。第2の供給電力レール102(2)は、第2の電圧VDD(2)において、第2の電圧源104(2)を設けるように構成される。第1の電圧源104(1)および第2の電圧源104(2)は、同じまたは異なる電力供給(図示せず)によって設けられ得る。たとえば、第1の電圧VDD(1)は1ボルト(V)であり得、第2の電圧VDD(2)は0.6Vであり得る。一例として、電力多重化システム100は、第1の供給電力レール102(1)または第2の供給電力レール102(2)を、受電回路106の動作モードに基づいて、受電回路106に結合された出力電力レール104に選択的に結合するように構成され得る。たとえば、受電回路106が、プロセッサベースシステムにおけるメモリアレイなど、メモリ回路である場合、電力多重化システム100は、アクティブなメモリ動作中に、第1の供給電力レール102(1)を出力電力レール104に結合すること、および、アイドルモード中に、第2の供給電力レール102(2)を出力電力レール104に結合することを行うように構成され得る。たとえば、第2の電圧VDD(2)は、受電回路106におけるメモリ保持のために十分であり得る。
引き続き図1を参照すると、電力多重化システム100は、P型金属酸化物半導体(MOS)(PMOS)トランジスタ110(1)の形態の第1のヘッドスイッチ回路108(1)を含む。PMOSトランジスタ110(1)は、第1の供給電力レール102(1)と出力電力レール104との間に結合される。PMOSトランジスタ110(1)は、第1の供給電力レール102(1)を出力電力レール104に、それぞれ結合および減結合するために、第1の電力レールイネーブル信号112(1)の状態に応答して、アクティブ化および非アクティブ化されるように構成される。電力多重化システム100はまた、第2の供給電力レール102(2)と出力電力レール104との間に結合される、同じくPMOSトランジスタ110(2)の形態の、第2のヘッドスイッチ回路108(2)を含む。第2のヘッドスイッチ回路108(2)は、第2の電力レールイネーブル信号112(2)に応答して、出力電力レール104との間で第2の供給電力レール102(2)を選択的に結合および減結合するように構成される。
第1のヘッドスイッチ回路108(1)および第2のヘッドスイッチ回路108(2)における、第1のPMOSトランジスタ110(1)および第2のPMOSトランジスタ110(2)は、第1の電力レール102(1)および第2の電力レール102(2)から出力電力レール104へ電力を供給するために、所望のドライブ強度を与えるようにサイズ決定される。しかしながら、プロセス電圧温度(PVT)ばらつきによって、第1のPMOSトランジスタ110(1)および第2のPMOSトランジスタ110(2)のドライブ強度が、それらの期待されたドライブ強度から変動され得る。それぞれの第1の電力レール102(1)および第2の電力レール102(2)が出力電力レール104に結合されるとき、出力電力レール104上の第1の電圧源104(1)および第2の電圧源104(2)によって与えられる電圧VDD(1)、VDD(2)におけるドライブ強度マージンを与えるために、ドライブ強度を増すために、それぞれの第1のヘッドスイッチ回路108(1)および第2のヘッドスイッチ回路108(2)において、第1のPMOSトランジスタ110(1)および第2のPMOSトランジスタ110(2)が超過サイズに決定され得、かつ/または追加のトランジスタが設けられ得る。しかしながら、電力多重化システム100において超過サイズに決定された、かつ/または追加のトランジスタを設けることを通して、ドライブ強度を増すことで、漏れ電力が増大する。
発明を実施するための形態で開示する態様は、電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御を含む。本明細書で開示する例示的な態様では、電力多重化回路が、電力多重化システムにおいて設けられる。電力多重化回路は、複数の供給電力レールの中のそれぞれの供給電力レールと、受電回路に結合されている出力電力レールとの間に各々が結合された、複数の供給選択回路を含む。電力多重化回路は、受電回路に電力供給するために、関連付けられた供給電力レールの結合を出力電力レールにスイッチングするために、複数の供給選択回路の中で選択された供給選択回路をアクティブ化するように構成される。電力多重化回路においてアクティブ化された供給選択回路のドライブ強度を制御するための能力を提供するために、本明細書で開示する例示的な態様はまた、電力多重化回路における各供給選択回路が、ドライブ強度インジケータに基づいて、制御されたドライブ強度において、関連付けられた供給電力レールから出力電力レールに電圧を選択的に駆動するように構成されることを提供する。このようにして、一例として、アクティブ化された供給選択回路のドライブ強度は、プロセス電圧温度(PVT)ばらつきを補償して、ドライブ強度マージン、およびしたがって、結果として漏れ電力を低減するために、適応制御および調整され得る。
一例として、複数の電圧領域における論理供給電力レールおよびメモリ供給電力レールから、受電回路としてのメモリアレイへの、多重化電力のドライブ強度を適応制御するように構成される、電力多重化システムが提供され得る。論理供給電力レールの電圧が、データ保持のためにメモリアレイに電力供給するために十分でない場合があるとき、メモリ供給電力レールからの電力が、データ保持のためにメモリアレイに多重化される。電力多重化回路は、論理供給電力レールを、メモリアレイに結合されている出力電力レールに選択的に結合するように構成された、論理供給選択回路を含む。電力多重化回路はまた、メモリ供給電力レールを出力電力レールに選択的に結合するように構成された、メモリ供給選択回路を含む。論理供給選択回路およびメモリ供給選択回路は、それぞれの論理供給電力レールおよびメモリ供給電力レールと、出力電力レールとの間に結合された、それぞれの複数の論理電力スイッチ回路およびメモリ電力スイッチ回路(たとえば、ヘッドスイッチ)を各々含む。論理電力スイッチ回路およびメモリ電力スイッチ回路の各々は、関連付けられたドライブ強度を有する。論理電力スイッチ回路およびメモリ電力スイッチ回路は、論理供給電力レールまたはメモリ供給電力レールを出力電力レールに結合して、アクティブ化された論理供給電力レールまたはメモリ供給電力レールの電圧を出力電力レールに駆動することに寄与するために、個々にアクティブ化されるように各々構成される。制御回路は、アクティブ化された論理供給選択回路またはメモリ供給選択回路のドライブ強度を制御するように構成される。論理供給選択回路は、論理供給電力レールがメモリ領域の最小動作電圧を満たすことができるとき、メモリアレイに電力を供給するために、出力電力レールを論理供給電力レールに結合するように構成され得る。このようにして、非限定的な例として、論理供給電力レールがメモリアレイの最小動作電圧を満たすことができるとき、メモリアレイの追加の固有の減結合キャパシタンスが、論理回路のより高い電力モードの間に論理供給電力レールに結合される。電力レール選択回路が、メモリ供給電力レールを出力電力レールに結合する場合、論理領域における論理回路は、依然として、メモリアレイから別個に電力供給され得る。ただし、論理供給電力レールがメモリアレイの最小動作電圧を満たすことができないとき、メモリ供給選択回路は、メモリ供給レールを出力電力レールに結合して、メモリ電力供給からメモリアレイに電力供給することができる。
この点について、例示的な一態様では、電力多重化システムが提供される。電力多重化システムは、電力多重化回路を備える。電力多重化回路は、第1の電圧を有する第1の供給電力レールと、少なくとも1つの受電回路に結合された出力電力レールとの間に結合された、第1の供給選択回路を備える。第1の供給選択回路は、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、第1のドライブ強度インジケータに基づく第1のドライブ強度において、出力電力レールに、第1の供給電力レールにおける第1の電圧を選択的に駆動するように構成される。電力多重化回路はまた、第2の電圧を有する第2の供給電力レールと、出力電力レールとの間に結合された、第2の供給選択回路を備える。第2の供給選択回路は、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、第2のドライブ強度インジケータに基づく第2のドライブ強度において、出力電力レールに、第2の供給電力レールにおける第2の電圧を選択的に駆動するように構成される。電力多重化システムはまた、少なくとも1つの制御回路を備える。少なくとも1つの制御回路は、出力電力レールの出力電圧を監視するように構成される。第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、少なくとも1つの制御回路は、出力電力レールにおける出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較すること、および、出力電力レールにおける出力電圧の電圧レベルと、第1の基準電圧レベルとの比較に基づいて、第1のドライブ強度インジケータを選択的に生成することを行うように構成される。第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、少なくとも1つの制御回路は、出力電力レールにおける出力電圧の電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較すること、および、出力電力レールにおける出力電圧の電圧レベルと、第2の基準電圧レベルとの比較に基づいて、第2のドライブ強度インジケータを選択的に生成することを行うように構成される。
別の例示的な態様では、電力多重化システムが提供される。電力多重化システムは、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、第1のドライブ強度インジケータに基づく第1のドライブ強度において、出力電力レールに、第1の供給電力レールにおける第1の電圧を選択的に駆動するための、第1の供給手段を備える。電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、第2のドライブ強度インジケータに基づく第2のドライブ強度において、出力電力レールに、第2の供給電力レールにおける第2の電圧を選択的に駆動するための、第2の供給手段を備える。電力多重化システムはまた、出力電力レールの出力電圧を監視するための手段を備える。電力多重化システムはまた、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較するための手段を備える。電力多重化システムはまた、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第1の基準電圧レベルと比較するための手段に基づいて、第1のドライブ強度インジケータを選択的に生成するための手段を備える。電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較するための手段を備える。電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第2の基準電圧レベルと比較するための手段に基づいて、第2のドライブ強度インジケータを選択的に生成するための手段を備える。
別の例示的な態様では、電力多重化回路における供給電力レールから受電回路への多重化電力のドライブ強度を適応制御する方法が提供される。方法は、出力電力レールの出力電圧を監視するステップを含む。第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、方法はまた、出力電力レールにおける出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較するステップと、出力電力レールにおける出力電圧の電圧レベルと、第1の基準電圧レベルとの比較に基づいて、第1のドライブ強度インジケータを選択的に生成するステップと、第1のドライブ強度インジケータに基づく第1のドライブ強度において、出力電力レールに、第1の供給電力レールにおける第1の電圧を選択的に駆動するステップとを含む。第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、方法は、出力電力レールにおける出力電圧の電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較するステップと、出力電力レールにおける出力電圧の電圧レベルと、第2の基準電圧レベルとの比較に基づいて、第2のドライブ強度インジケータを選択的に生成するステップと、第2のドライブ強度インジケータに基づく第2のドライブ強度において、出力電力レールに、第2の供給電力レールにおける第2の電圧を選択的に駆動するステップとを含む。
複数の供給電力レールの中の1つの供給電力レールを、受電回路に選択的に結合するように構成される、例示的な電力多重化システムのブロック図である。 性能変動を考慮することができる、出力電力レールにおける出力電圧に基づいて、受電回路に電力供給するために、複数の供給電力レールから出力電力レールへの多重化電力のドライブ強度を適応制御するように構成される、例示的な電力多重化システムのブロック図である。 出力電力レールにおける出力電圧に基づいて、図2における電力多重化回路におけるアクティブな供給選択回路のドライブ強度を適応制御する、図2における制御回路の例示的なプロセスを示すフローチャートである。 出力電力レールにおける出力電圧に基づいて、電力多重化回路におけるアクティブな供給選択回路のドライブ強度を適応制御するために、図2における電力多重化システム内に含まれ得る、例示的な制御回路のブロック図である。 出力電力レールにおける出力電圧に基づいて、電力多重化回路におけるアクティブな供給選択回路のドライブ強度を適応制御するために、図2における電力多重化システム内に含まれ得る、別の例示的な制御回路のブロック図である。 性能変動を考慮することができる、出力電力レールにおける出力電圧に基づいて、受電回路に電力供給するために、複数の供給電力レールから出力電力レールへの多重化電力のドライブ強度を適応制御するように構成される、別の例示的な電力多重化システムのブロック図である。 図5の電力多重化システム内に含まれ得る、例示的な電力多重化回路のブロック図であって、電力多重化回路が、異なる選択された供給電力レールへの、出力電力レールの結合のスイッチングに応答して、多重化された供給電力レールと出力電力レールとの間にダイオードドロップ接続を与えるためにアクティブ化されるように構成された、ダイオードドロップ制御回路をさらに含む、ブロック図である。 電力多重化回路における、アクティブな供給選択回路およびダイオードドロップ制御回路のドライブ強度を適応制御するために、図5の電力多重化システム内に含まれ得る、別の例示的な制御回路のブロック図である。 図6における電力多重化回路におけるダイオードドロップ制御回路の制御のため、および、性能変動を考慮するために出力電力レールにおける出力電圧に基づいて、出力電力レールに結合された、アクティブ化された選択された供給選択回路のドライブ強度を適応制御するための、図7における制御回路の例示的な動作を示す論理テーブルである。 電力多重化回路のドライブ強度制御に応じた、図5における電力多重化システムにおける出力電力レールに転送された供給電力レールにおける供給電圧の例示的なプロットを示すグラフである。 限定はしないが、図2および図5における電力多重化回路を含む、出力電力レールにおける出力電圧に基づいて、受電回路に電力供給するために、複数の供給電力レールから出力電力レールへの多重化電力のドライブ強度を適応制御するための、電力多重化システム内に含まれ得る別の例示的な制御回路のブロック図である。 限定はしないが、図2および図5における電力多重化回路を含む、電力多重化回路におけるアクティブな供給選択回路のドライブ強度を適応制御する、図10における制御回路の例示的なプロセスを示すフローチャートである。 電力多重化回路におけるアクティブな供給選択回路のドライブ強度を適応制御するための、限定はしないが、図2および図5における電力多重化回路を含む、電力多重化システムにおける制御回路内に含まれ得る別の例示的な制御回路のブロック図である。 突入電流関連供給雑音を低減または回避するために、電圧信号を徐々に与えるための、制御回路内に設けられ得る例示的なスイッチングされた電力制御回路の回路図である。 出力電圧に基づいて、および本明細書で開示する態様のいずれかによって、関連付けられたメモリ供給電力レールおよび論理供給電力レールからメモリアレイに電力を供給するために、メモリ供給選択回路を備える第1の供給選択回路、および論理供給選択回路を備える第2の供給選択回路の、ドライブ強度を適応制御するように構成された制御回路を含む、電力多重化システムを含む、例示的なプロセッサベースシステムのブロック図である。
次に、図面を参照して、本開示のいくつかの例示的な態様について説明する。「例示的」という語は、本明細書では「例、事例、または例示としての働きをすること」を意味するために使用される。本明細書で「例示的」と記載されている任意の態様は、必ずしも他の態様よりも好ましいまたは有利であると解釈されるべきではない。
図2は、供給電力レールから受電回路への多重化電力のドライブ強度を適応制御するように構成される、例示的な電力多重化システム200のブロック図である。たとえば、電力多重化システム200は、システムオンチップ(SoC)201内に設けられ得る。電力多重化システム200は、電力多重化回路202を含む。以下でより詳細に説明するように、電力多重化回路202は、出力電力レール206に結合された受電回路208に電力を与えるために、出力電力レール206に結合されるべき、複数の供給電力レール204(1)〜204(N)のうちの1つを選択するように構成される。供給電力レール204(1)〜204(N)は、それぞれの電力源210(1)〜210(N)に結合される。電力源210(1)-210(N)は、それらのそれぞれの供給電力レール204(1)〜204(N)にそれぞれの電圧VDD(1)〜VDD(N)を供給するように構成される。電力多重化回路202は、動作のために受電回路208に電圧VDD(1)〜VDD(N)を与えるために、それぞれの供給電力レール204(1)〜204(N)から出力電力レール206に、1つの電圧VDD(1)〜VDD(N)を結合するように構成される。
たとえば、第1の電力源210(1)は、電力源210(N)によって供給される第2の電圧VDD(N)(たとえば、0.6V)よりも高い電圧である第1の電圧VDD(1)(たとえば、1ボルト(V))を供給するように構成され得る。この供給レール構成は、電力多重化システム200において設けられ得、その理由は、一例として、電力消費を節約するために、より高い動作性能モードの間により高い電圧を有する供給電力レールに、受電回路208を結合すること、および、より低い性能モードの間により低い電圧を有する別の供給電力レールに、受電回路208を結合することが望ましくなり得るからである。たとえば、受電回路208は、データを保持するために最小保持電圧を必要とするメモリ回路またはアレイであり得る。第1の供給電力レール204(1)は、受電回路208のための最小保持電圧を超えることが可能な第1の電圧VDD(1)を供給するように構成され得る。第2の供給電力レール204(N)は、論理領域における論理回路に結合され得る。したがって、第2の電圧VDD(N)が、受電回路208の最小保持電圧よりも高い場合、電力多重化システム200は、動作のために受電回路208に第2の電圧VDD(N)を多重化するために、第2の電圧VDD(N)の結合を出力電力レール206にスイッチングすることができる。このことは、論理領域において意図的な減結合キャパシタンスを与えるための必要を回避または低減する利益を有し得る。しかしながら、第2の電圧VDD(N)が、受電回路208の最小保持電圧よりも低い場合、電力多重化システム200は、動作のために受電回路208に第1の電圧VDD(1)を与えるために、第1の電圧VDD(1)の結合を出力電力レール206にスイッチングすることができる。
引き続き図2を参照すると、受電回路208にそれぞれの電圧VDD(1)〜VDD(N)を供給するために、供給電力レール204(1)〜204(N)を出力電力レール206に選択的に結合するために、電力多重化回路202は、複数の供給選択回路212(1)〜212(N)を含む。供給選択回路212(1)〜212(N)は、それぞれの供給電力レール204(1)〜204(N)と出力電力レール206との間に結合される。電力多重化システム200は、それぞれの電圧VDD(1)〜VDD(N)において受電回路208に電力供給するために、それぞれの供給電力レール204(1)〜204(N)を出力電力レール206に結合するように、選択された供給選択回路212(1)〜212(N)をアクティブ化するように構成される。
出力電力レール206に結合されるべき供給電力レール204(1)〜204(N)を選択するために、この例における供給選択回路212(1)〜212(N)は、それぞれの電力スイッチ回路214(1)〜214(N)を含む。アクティブ化された電力スイッチ回路214(1)〜214(N)のドライブ強度は、出力電力レール206上に電圧VDD(1)〜VDD(N)を駆動するためのその能力に影響を及ぼす。電力スイッチ回路214(1)〜214(N)のドライブ強度は、その出力インピーダンスを調整し、それによって、スイッチング電流-抵抗(IR)ドロップを制御し、所望の出力電圧を生じる。たとえば、電力スイッチ回路214(1)〜214(N)のドライブ強度が増大されるとき、電力スイッチ回路214(1)〜214(N)の出力インピーダンスが減少され、したがって、IRドロップが低減され、出力電圧が増大される。電力スイッチ回路214(1)〜214(N)のドライブ強度が減少される場合、電力スイッチ回路214(1)〜214(N)の出力インピーダンスが増大され、したがって、IRドロップが増大され、出力電圧が減少される。PVTばらつきもまた、ドライブ強度に影響を及ぼし得る。ドライブ強度は、たとえば、PVTばらつきのために低減されたドライブ強度を補償するために増大され得る。しかしながら、ドライブ強度を増大することで、漏れ電力が増大する。したがって、電力多重化システム200は、PVTばらつきを補償するために使用され得る、供給選択回路212(1)〜212(N)のドライブ強度を選択的に制御するための能力を提供する。ドライブ強度マージンが、結果として低減され得、したがって、出力電力レール206上の所望のドライブ強度を依然として達成しながら、漏れ電力が低減され得る。
したがって、この例では、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度を制御するための能力を提供するために、電力スイッチ回路214(1)〜214(N)の各々は、それぞれの供給電力レール204(1)〜204(N)と出力電力レール206との間に結合された、4つの並列接続されたP型金属酸化物半導体(MOS)(PMOS)トランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)を含む(N型MOS(NMOS)トランジスタもまた採用され得る)。並列接続されたPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)の各々は、出力電力レール206上にそれぞれの電圧VDD(1)〜VDD(N)を駆動するために、関連付けられたドライブ強度を有する。したがって、供給選択回路212(1)〜212(N)の全体的なドライブ強度を制御するために、それぞれの並列接続されたPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)は、出力電力レール206上にそれぞれの電圧VDD(1)〜VDD(N)を駆動することに向けて寄与するように、アクティブ化または非アクティブ化されるように個々に制御される。この例では、PMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)の各々は、それぞれの電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)の形態で、関連付けられたドライブ強度インジケータ218(1)〜218(N)を受信するように構成される。したがって、ドライブ強度インジケータ218(1)〜218(N)は、一例では、アクティブ化されるそれぞれの数の並列接続されたPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)を制御するためにコードワードを形成する、それぞれの個々の電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)のイネーブル状態を示す、個々の信号またはビットを各々がもつ、コードワードであると考えられ得る。
この例では、電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)は、それぞれのPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)のゲートGに結合される。したがって、電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)の状態は、それらのそれぞれのPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)が選択的にアクティブ化され、したがって、出力電力レール206上にそれぞれの電圧VDD(1)〜VDD(N)を駆動することに寄与するか否かを制御する。電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)の状態が、電力スイッチ選択イネーブル状態である場合、この例では、PMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)をアクティブ化する(すなわち、オンにする)ために論理低レベル(「0」)であり、それぞれのPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)は、それぞれの供給電力レール204(1)〜204(N)と出力電力レール206との間に電流フロー経路を与えるために、アクティブ化されることになる。電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)の状態が、電力スイッチ選択ディセーブル状態である場合、それぞれのPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)は、それぞれの供給電力レール204(1)〜204(N)と出力電力レール206との間に電流フロー経路を与えないために、非アクティブ化されることになる。
この例では、それぞれの供給電力レール204(1)〜204(N)を出力電力レール206に結合する、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度の適応制御を提供するために、制御回路222が電力多重化システム200内に設けられる。制御回路222は、ドライブ強度インジケータ218(1)〜218(N)を生成するように構成され、ドライブ強度インジケータ218(1)〜218(N)は、この例では、個々の、それぞれの電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)である。この例では、PMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)はまた、電力ヘッドスイッチとしても働くので、制御回路222は、どの供給選択回路212(1)〜212(N)が出力電力レール206に結合されるか、ならびに、ドライブ強度を制御するために、アクティブ化された供給選択回路212(1)〜212(N)とともに、どの個々のPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)がアクティブ化および非アクティブ化されるかを制御するために、ドライブ強度インジケータ218(1)〜218(N)の各々の電力スイッチ選択イネーブルおよびディセーブル状態を制御するようになる。この点について、それぞれの電力スイッチ回路214(1)〜214(N)における、個々のPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)は、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度を示すために、それぞれの電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)を受信する。アクティブ化されたPMOSトランジスタ216(1)(1)〜216(1)(4)および216(N)(1)〜216(N)(4)は、出力電力レール206上に電圧VDD(1)〜VDD(N)を駆動することに向けて寄与する。
制御回路222は、電力多重化システム200の性能に基づいて、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度を適応制御するように構成される。このようにして、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度が、動作および/またはPVTばらつきを考慮するために、動作中に調整され得る。したがって、電力多重化システム200の所望の性能を達成するために必要とされるドライブ強度マージンを無駄にし得る、固定ドライブ強度を与えるのではなく、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度マージンを適応的に調整するための能力によって、所望の性能を達成しながら、ドライブ強度マージンが低減されることが可能になる。
この点について、引き続き図2を参照すると、制御回路222は、出力電力レール206の出力電圧224を監視するように構成される。どの供給選択回路212(1)〜212(N)が、関連付けられた供給電力レール204(1)〜204(N)を出力電力レール206に結合するためにアクティブ化されるべきであるかを示す、供給電力レール選択インジケータ226(1)〜226(N)に応答して、制御回路222は、出力電力レール206上の出力電圧224の電圧レベルを、供給電力レール選択インジケータ226(1)〜226(N)に基づいてアクティブ化されるとして示された供給選択回路212(1)〜212(N)に関連付けられた第1の事前定義出力電圧レベルと比較する。制御回路222は、出力電力レール206上の出力電圧224の電圧レベルと、アクティブ化された供給選択回路212(1)〜212(N)に関連付けられた事前定義出力電圧レベルとの比較に基づいて、ドライブ強度インジケータ218(1)〜218(N)を選択的に生成するように構成される。したがって、制御回路222は、出力電圧224に基づいて観測された、電力多重化システム200の性能変動に基づいて、アクティブ化された供給選択回路212(1)〜212(N)のドライブ強度を調整するために、出力電力レール206上の出力電圧224を継続的に監視するように構成され得る。
図3は、性能変動を考慮するために、出力電力レール206上の出力電圧224に基づいて、電力多重化回路202におけるアクティブな供給選択回路212(1)〜212(N)のドライブ強度を適応制御する、図2における制御回路222の例示的なプロセス300を示すフローチャートである。図3におけるプロセス300について、2つの供給選択回路212(1)、212(N)を含む、電力多重化回路202に関して説明する。ただし、図3におけるプロセス300はまた、3つ以上の供給選択回路212(1)、212(N)を含む電力多重化回路202に対しても適用可能であることを理解されたい。
図3を参照すると、制御回路222は、出力電力レール206の出力電圧224を監視する(ブロック302)。第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータ226(1)に応答して(ブロック304)、制御回路222は、出力電力レール206上の出力電圧224の電圧レベルを、第1の供給選択回路212(1)に関連付けられた第1の事前定義出力電圧レベルと比較する(ブロック306)。次いで、制御回路222は、出力電力レール206上の出力電圧224の電圧レベルと、第1の事前定義出力電圧レベルとの比較に基づいて、第1のドライブ強度インジケータ218(1)を選択的に生成する(ブロック308)。応答して、電力多重化回路202は、第1のドライブ強度インジケータ218(1)に基づく第1のドライブ強度において、出力電力レール206に、第1の供給電力レール204(1)における第1の電圧VDD(1)を選択的に駆動する(ブロック310)。しかしながら、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータ226(N)に応答して(ブロック312)、制御回路222は、出力電力レール206上の出力電圧224の電圧レベルを、第2の供給選択回路212(N)に関連付けられた第2の事前定義出力電圧レベルと比較する(ブロック314)。制御回路222は、出力電力レール206上の出力電圧224の電圧レベルと、第2の事前定義出力電圧レベルとの比較に基づいて、第2のドライブ強度インジケータ218(N)を選択的に生成する(ブロック316)。応答して、電力多重化回路202は、第2のドライブ強度インジケータ218(N)に基づく第2のドライブ強度において、出力電力レール206に、第2の供給電力レール204(N)における第2の電圧VDD(N)を選択的に駆動する(ブロック318)。
異なる制御回路222が、出力電力レール206に駆動された電圧VDD(1)〜VDD(N)のドライブ強度を適応制御するために、図2における電力多重化システム200内に設けられ得る。この点について、図4Aは、たとえば、性能変動を考慮するために、出力電力レール206上の出力電圧224に基づいて、アクティブな供給選択回路212(1)〜212(N)のドライブ強度を適応制御するために、図2における電力多重化システム200における制御回路222として設けられ得る、例示的な制御回路222(1)のブロック図である。図4Aにおける制御回路222(1)は、1つの供給選択回路212(1)〜212(N)のみを制御するように示されており、したがって、複数の制御回路222(1)が、各供給選択回路212(1)〜212(N)のドライブ強度を制御するために設けられることになる。ただし、制御回路222(1)は、供給選択回路212(1)〜212(N)の各々のドライブ強度を制御するように適応され得ることに留意されたい。図4に示された制御回路222(1)は、電力多重化回路202において1つの供給選択回路212(1)を制御するためのものである。
この点について、図4Aを参照すると、出力電圧224は、この例では、アナログ比較器401の形態で設けられた比較器回路400に結合される。比較器回路400はまた、入力として、供給選択回路212(1)のための基準出力電圧VrefA402を受信する。基準出力電圧402は、デジタル基準出力電圧VrefDとして記憶されており、デジタルアナログ変換器(DAC)回路404によって、基準出力電圧VrefAとしてのアナログ信号に変換されている場合がある。比較器回路400は、電力多重化回路202の性能を決定するために、出力電圧224と基準出力電圧402との間の電圧レベルにおける、大なりまたは小なりの比較を示す、比較出力信号406を生成するように構成される。比較出力信号406は、出力電圧224が、それぞれ基準出力電圧402を下回るかまたは上回るようにドロップするとき、カウント値を増分または減分する(またはその逆も同様)ように構成されたカウンタ408を含む、カウンタ回路407に与えられる。カウンタ408は、カウンタ408がクロック信号410のクロックサイクルごとにアクティブ化されるように、メインクロック信号414から、クロック分周器412によって分周される、クロック信号410によってクロックされ得る。オーバーフロー論理回路418が、カウンタ408のオーバーフロー状態を扱うために設けられる。カウンタ408は、供給選択回路212(1)のドライブ強度を制御するために、電力多重化回路202(および、アクティブ化された供給選択回路212(1))に与えられるべきドライブ強度インジケータ218(1)の形態で、カウンタ値を出力する。
図4Aにおける制御回路222(1)は、出力電力レール206における電圧が、所望の最小しきい値電圧を下回るようにドロップしないことを保証することができる。カウンタ408は、温度ドリフト、作業負荷変化など、環境条件における変化を考慮するために、カウントアップまたはダウンすることができる。
代替的に、図4Bに示されているように、供給選択回路212(1)〜212(N)のいずれかを制御することが可能であるように多重化される、共有制御回路222Mが設けられ得る。この制御回路222Mは、選択された供給選択回路212(1)〜212(N)のための任意の電力スイッチ選択信号220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4)を出力するように構成される。図4Bにおける制御回路222Mは、共通の要素番号とともに示されている、図4Aにおける制御回路222(1)と共通の構成要素を有する。図4Bに示されているように、比較器回路400は、入力として、選択された供給選択回路212(1)〜212(N)のための基準出力電圧VrefA402を受信する。多重化回路418に入力された選択信号416は、選択された供給選択回路212(1)〜212(N)のためのどのデジタル基準出力電圧VrefD(1)〜VrefD(N)が、基準出力電圧VrefA402としてDAC回路404に渡されるかを制御する。逆多重化回路420は、選択された供給選択回路212(1)〜212(N)のドライブ強度を制御するために、電力多重化回路202におけるどの供給選択回路212(1)〜212(N)に、ドライブ強度インジケータ218が与えられるかを制御するために設けられる。
他のタイプの制御回路が、出力電力レールに駆動された、多重化された電圧のドライブ強度を適応制御するために、図2における電力多重化システム200のような、電力多重化システム内に設けられ得る。たとえば、図5は、性能変動を考慮することができる、出力電力レールにおける出力電圧に基づいて、受電回路に電力供給するために、複数の供給電力レールから出力電力レールへの多重化電力のドライブ強度を適応制御するように構成される、別の例示的な電力多重化システム500のブロック図である。図5に示されているように、制御回路522は、この例ではメモリアレイ508として示されている、受電回路に電力供給するために、出力電力レール506上の出力電圧524として、電力多重化回路502によって駆動された多重化電圧のドライブ強度を適応制御するために設けられる。この例における制御回路522は、監視された性能変動を考慮するために、出力電力レール506上で多重化された出力電圧524のドライブ強度を調整するために、出力電圧524を監視するように構成された、電圧監視回路528を含む。制御回路522はまた、制御された様式で、メモリドライブ強度インジケータ518Mおよび論理ドライブ強度インジケータ518Lを徐々にランプアップするように構成される、オプションの低速ランプ回路530を含み、低速ランプ回路530は、次に、出力電力レール506上で多重化された電圧をランプアップするために、多重化電力スイッチ回路を徐々にランプアップする。これによって、電力多重化システム500における、突入電流関連供給雑音が低減または回避され得、したがって、電力レールのスイッチングのためのメモリアレイ508の性能損失が回避または軽減され得る。
図6は、図5の電力多重化システム500における例示的な電力多重化回路502のブロック図である。電力多重化回路502は、出力電力レール506に結合されたメモリアレイ508に電力を与えるために、出力電力レール506への、論理供給電力レール504Lおよびメモリ供給電力レール504Mのうちの1つの結合を多重化するように構成される。論理供給電力レール504Lおよびメモリ供給電力レール504Mは、メモリ領域におけるメモリ電圧VDD(M)、および論理領域における論理電圧VDD(L)を供給する、それぞれの電力源に結合される。それぞれのメモリ電圧VDD(M)または論理電圧VDD(L)をメモリアレイ508に供給するために、論理供給電力レール504Lまたはメモリ供給電力レール504Mを出力電力レール506に選択的に結合するために、電力多重化回路502は、メモリ供給選択回路512Mと論理供給選択回路512Lとを含む。メモリ供給選択回路512Mおよび論理供給選択回路512Lは、それぞれのメモリ供給電力レール504Mと論理供給電力レール504Lとの間に結合される。電力多重化システム500は、それぞれのメモリ電圧VDD(M)および論理電圧VDD(L)において、メモリアレイ508に電力供給するために、それぞれのメモリ供給電力レール504Mおよび論理供給電力レール504Lを出力電力レール506に結合するために、メモリ供給選択回路512Mおよび論理供給選択回路512Lのうちの1つをアクティブ化するように構成される。
出力電力レール506に結合されるべき、メモリ供給電力レール504Mおよび論理供給電力レール504Lを選択するために、メモリ供給選択回路512Mおよび論理供給選択回路512Lは、この例では、それぞれのメモリ電力スイッチ回路514Mおよび論理電力スイッチ回路514Lを各々含む。アクティブ化されたメモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lのドライブ強度は、出力電力レール506上にそれぞれのメモリ電圧VDD(M)または論理電圧VDD(L)を駆動するためのその能力に影響を及ぼす。アクティブ化されたメモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lのドライブ強度は、その出力インピーダンスを調整し、それによって、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lにわたる電力-抵抗(IR)ドロップのスイッチングを制御し、所望の出力電圧を生じる。たとえば、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lのドライブ強度が増大されるとき、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lの出力インピーダンスが減少され、したがって、IRドロップと、出力電力レール506上に駆動されたそれぞれのメモリ電圧VDD(M)または論理電圧VDD(L)が低減される。しかしながら、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lのドライブ強度が減少される場合、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lの出力インピーダンスが増大され、したがって、IRドロップが増大され、出力電力レール506上に駆動されたそれぞれのメモリ電圧VDD(M)または論理電圧VDD(L)が減少される。PVTばらつきは、ドライブ強度に影響を及ぼし得る。ドライブ強度は、たとえば、PVTばらつきを補償するために増大され得る。しかしながら、ドライブ強度を増大することで、漏れ電力が増大する。したがって、電力多重化システム500は、ドライブ強度を低減し得るPVTばらつきを補償するために使用され得る、メモリ供給選択回路512Mおよび論理供給選択回路512Lのドライブ強度を選択的に制御するための能力を提供する。ドライブ強度マージンが、結果として低減され得、したがって、出力電力レール506上の所望のドライブ強度を依然として達成しながら、漏れ電力が低減され得る。
この例では、アクティブ化されたメモリ供給選択回路512Mおよび論理供給選択回路512Lのドライブ強度を制御するための能力を提供するために、メモリ電力スイッチ回路514Mおよび論理電力スイッチ回路514Lの各々は、複数の並列接続されたPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)を含み、ただし、「T」は、含めるべきPMOSトランジスタ516の所望の数を表す。NMOSトランジスタもまた採用され得ることに留意されたい。PMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)は、それぞれのメモリ供給電力レール504Mおよび論理供給電力レール504Lと、出力電力レール506との間に結合される。並列接続されたPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)の各々は、出力電力レール506上にそれぞれのメモリ電圧VDD(M)または論理電圧VDD(L)を駆動するために、関連付けられたドライブ強度を有する。したがって、メモリ供給選択回路512Mおよび論理供給選択回路512Lの全体的なドライブ強度を制御するために、それぞれの並列接続されたPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)は、出力電力レール506上にそれぞれのメモリ電圧VDD(M)または論理電圧VDD(L)を駆動することに向けて寄与するように、アクティブ化または非アクティブ化されるように個々に制御され得る。この例では、PMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)の各々は、それぞれのメモリ電力スイッチ選択信号520M(1)〜520M(T)および論理電力スイッチ選択信号520L(1)〜520L(T)の形態で、関連付けられたメモリドライブ強度インジケータ518Mまたは論理ドライブ強度インジケータ518Lを受信するように構成される。したがって、メモリドライブ強度インジケータ518Mおよび論理ドライブ強度インジケータ518Lは、一例では、アクティブ化されるそれぞれの数の並列接続されたPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)を制御するためにコードワードを形成する、それぞれの個々のメモリ電力スイッチ選択信号520M(1)〜520M(T)および論理電力スイッチ選択信号520L(1)〜520L(T)のイネーブル状態を示す、個々の信号またはビットを各々がもつ、コードワードであると考えられ得る。
この例では、メモリ電力スイッチ選択信号520M(1)〜520M(T)および論理電力スイッチ選択信号520L(1)〜520L(T)は、それぞれのPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)のゲートGに結合される。したがって、メモリ電力スイッチ選択信号520M(1)〜520M(T)および論理電力スイッチ選択信号520L(1)〜520L(T)の状態は、それらのそれぞれのPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)が選択的にアクティブ化され、したがって、出力電力レール506上にそれぞれのメモリ電圧VDD(M)および論理電圧VDD(L)を駆動することに寄与するか否かを制御する。メモリ電力スイッチ選択信号520M(1)〜520M(T)または論理電力スイッチ選択信号520L(1)〜520L(T)の状態が、電力スイッチ選択イネーブル状態である場合、この例では、論理低レベル(「0」)であり、それぞれのPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)は、それぞれのメモリ供給電力レール504Mまたは論理供給電力レール504Lと出力電力レール506との間に電流フロー経路を与えるために、アクティブ化されることになる。メモリ電力スイッチ選択信号520M(1)〜520M(T)または論理電力スイッチ選択信号520L(1)〜520L(T)の状態が、電力スイッチ選択ディセーブル状態である場合、それぞれのPMOSトランジスタ516M(1)〜516M(T)および516L(1)〜516L(T)は、それぞれのメモリ供給電力レール504Mおよび論理供給電力レール504Lと出力電力レール506との間に電流フロー経路を与えないために、非アクティブ化されることになる。
引き続き図6を参照すると、メモリ供給電力レール504Mから論理供給電力レール504Lへの、出力電力レール506の結合のスイッチング中に、メモリアレイ508に電力供給するために、出力電力レール506においてメモリ電圧VDD(M)を維持すると同時にまた、メモリ供給電力レール504Mと論理供給電力レール504Lとの間の電流相互伝導経路の作成を回避するために、電力多重化回路502はまた、ダイオードドロップ制御回路600を含む。ダイオードドロップ制御回路600は、この例ではPMOSトランジスタ602の形態で設けられる。ダイオードドロップ制御回路600は、出力電力レール506への、メモリ供給電力レール504Mの結合の、論理供給電力レール504Lへのスイッチングに応答して、ダイオードドロップ動作モードのために、それぞれのメモリ供給電力レール504Mと出力電力レール506との間にダイオードドロップ接続を作成するためにアクティブ化されるように構成される。この点について、ダイオードドロップ制御回路600は、論理供給電力レール504Lへの、供給電力レールスイッチ状態を示す、供給電力レールスイッチ信号603を受信するように構成される。論理供給電力レール504Lへの、供給電力レールスイッチイネーブル状態を示す、供給電力レールスイッチ信号603に応答して、ダイオードドロップ制御回路600は、ダイオードドロップ動作モードにおいて、メモリ供給電力レール504Mと出力電力レール506との間にダイオードドロップ接続を確立する。
より具体的には、ダイオードドロップ制御回路600は、電力レール選択回路612から供給電力レールスイッチ信号603を受信するように構成された、PMOSトランジスタ602のゲートGに結合された、ダイオードドロップ制御入力610を含む。ダイオードドロップ制御回路600はまた、PMOSトランジスタ602のドレインDに結合され、電力スイッチ回路608の第1の電力出力616に結合された、ダイオードドロップ出力614を含む。ダイオードドロップ制御回路600は、メモリ供給電力レール504Mから論理供給電力レール504Lへの供給電力レールスイッチイネーブル状態を示す、供給電力レールスイッチ信号603に応答して、電力レール選択入力606と電力出力616との間で、ダイオードドロップ動作モードにおいて、ダイオードドロップ接続を確立するように構成される。メモリ供給電力レール504Mから論理供給電力レール504Lへの供給電力レールスイッチイネーブル状態を示す、供給電力レールスイッチ信号603に応答して、電力レール選択回路612は、電力レール選択入力606に高インピーダンスを与えるために非アクティブ化される。したがって、ダイオードドロップ動作モードでは、ヘッドスイッチPMOSトランジスタ618のゲートGおよびドレインDが、第1のヘッドスイッチPMOSトランジスタ618をダイオードドロップ構成にするために、一緒に結合される。
この例では、電流相互伝導は、より高いメモリ電圧VDD(M)をもつメモリ供給電力レール504Mから、より低い論理電圧VDD(L)をもつ論理供給電力レール504Lへの間の一方向のみで発生し得る。したがって、ダイオードドロップ制御回路600は、この例では、順方向バイアス構成において、出力電力レール506上の電圧を調節するように構成される。たとえば、メモリ供給電力レール504M上のメモリ電圧VDD(M)が、論理供給電力レール504L上の論理電圧VDD(L)よりも高い場合、ダイオードドロップ制御回路600は、順方向バイアス構成になる。ダイオードドロップ制御回路600は、出力電力レール506上の出力電圧VDD(A)を維持するために、電流がメモリ供給電力レール504Mから出力電力レール506に流れることを可能にするように構成される。一例では、ダイオードドロップ制御回路600は、出力電力レール506上の出力電圧VDD(A)を、メモリ電圧VDD(M)未満のダイオードドロップ制御回路600のしきい値電圧に調節するように構成される。出力電力レール506上の出力電圧VDD(A)が、メモリ電圧VDD(M)未満のダイオードドロップ制御回路600のしきい値電圧まで放電するとき、ダイオードドロップ制御回路600は、電圧(たとえば、0.8V)を、メモリ電圧VDD(M)(たとえば、1V)未満のダイオードドロップ制御回路600のしきい値電圧(たとえば、0.2V)に維持するために、電流が流れることを可能にするようになる。このようにして、出力電力レール506への、メモリ供給電力レール504Mの結合を論理供給電力レール504Lにスイッチングするときでも、メモリ供給電力レール504Mから論理供給電力レール504Lへの間で電流相互伝導経路を作成することなしに、ダイオードドロップ動作モードの間に、出力電圧VDD(A)がメモリアレイ508に継続的に与えられる。ダイオードドロップ動作モードの間に電力消費を低減するために、メモリアレイ508は、非限定的な例では、漏れ電流のみが出力電力レール506から引き込まれる、保持または低減電力消費状態になるように構成され得る。
出力電力レール506への、メモリ供給電力レール504Mの結合を論理供給電力レール504Lにスイッチングした後、ダイオードドロップ動作モードが中断され得る。この点について、供給電力レールスイッチ信号603は、供給電力レールスイッチディセーブル状態を示すように制御される。応答して、ダイオードドロップ制御回路600は、メモリ供給電力レール504Mと出力電力レール506との間のダイオードドロップ接続を切断する。ダイオードドロップ動作モードが中断されるとき、電流相互伝導経路は作成されず、その理由は、ダイオードドロップ動作モードの外側の任意の所与の時間に、メモリ供給電力レール504Mまたは論理供給電力レール504Lのいずれかを出力電力レール506に結合するために、メモリ電力スイッチ回路514Mまたは論理電力スイッチ回路514Lのみを選択するために、メモリドライブ強度インジケータ518Mまたは論理ドライブ強度インジケータ518Lのいずれかのみが、電力レール選択イネーブル状態になるように制御されるからである。
図7は、図6における電力多重化回路502における、アクティブなメモリ供給選択回路512Mまたは論理供給選択回路512L、およびダイオードドロップ制御回路600のドライブ強度を適応制御するために、図5の電力多重化システム500内に含まれ得る制御回路522のブロック図である。制御回路522は、図8における論理テーブル800に示されている動作モードを与えるように構成される。両方について、以下で互いに関連して説明する。
図7を参照すると、メモリドライブ強度インジケータ518Mは、マルチプレクサ回路702の出力700として設けられる。マルチプレクサ回路702は、第1のバイパスドライブ強度インジケータ706を受信するように構成された第1の入力704と、メモリ適応ドライブ強度インジケータ710を受信するように構成された第2の入力708とを含む。マルチプレクサ回路702は、図6においてメモリ供給電力レール504Mを出力電力レール506に結合するとき、電力多重化回路502の適応ドライブ強度動作をバイパスすることが望ましい場合、バイパスドライブ強度インジケータ706をメモリドライブ強度インジケータ518Mに渡すように制御される。たとえば、バイパスドライブ強度インジケータ706は、たとえば、すべてのアクティブ化された(たとえば、すべての論理「0」)または任意の他の固定設定など、メモリ電力スイッチ選択信号520M(1)〜520M(T)の各々のための固定設定であり得る。このようにして、メモリ電圧VDD(M)のドライブ強度は変動されない。マルチプレクサ回路702はまた、図6においてメモリ供給電力レール504Mを出力電力レール506に結合するとき、電力多重化回路502のドライブ強度動作を適応制御することが望ましい場合、メモリ適応ドライブ強度インジケータ710をメモリドライブ強度インジケータ518Mに渡すように制御されるようにも構成される。たとえば、メモリ適応ドライブ強度インジケータ710は、一例として、図4Aにおいて、制御回路222(1)におけるメモリドライブ強度インジケータ218(1)のカウンタ出力であり得る。メモリ適応ドライブ強度インジケータ710は、図6におけるどのPMOSトランジスタ516M(1)〜516M(T)がアクティブ化されるかを制御するために、メモリ電力スイッチ選択信号520M(1)〜520M(T)を制御することになる。
引き続き図7を参照すると、マルチプレクサ回路702はまた、メモリドライブ強度インジケータ518Mとして出力700に、第1の入力704からのバイパスドライブ強度インジケータ706が渡されるか、第2の入力708からのメモリ適応ドライブ強度インジケータ710が渡されるかを制御するために、適応モード選択信号714を受信するように構成された選択入力712を含む。この点について、適応モード選択信号714が適応モードディセーブル状態である場合、マルチプレクサ回路702は、第1の入力704から出力700にバイパスドライブ強度インジケータ706を渡す。適応モード選択信号714が適応モードイネーブル状態である場合、マルチプレクサ回路702は、第2の入力708から出力700にメモリ適応ドライブ強度インジケータ710を渡す。適応モード選択信号714が論理低(すなわち、論理「0」)である場合、これは、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第1の入力704から出力700にバイパスドライブ強度インジケータ706を出力することを行わせる。適応モード選択信号714が、この例では論理高(すなわち、論理「1」)である場合、適応モード選択信号714は、ドライブ強度の適応制御を提供するために、この例では適応モードイネーブル状態である。
図6における制御回路522において説明したダイオードドロップモード動作を制御するために、図7における制御回路522はまた、保持出力信号620の生成を制御するようにも構成される。図6において上記で前に説明したように、保持出力信号620は、供給電力レールスイッチ信号603が渡されるか否かを制御するように構成される。適応モード選択信号714が論理低(すなわち、論理「0」)であり、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第1の入力704から出力700にバイパスドライブ強度インジケータ706を出力することを行わせる場合、保持入力信号716および適応電力多重化(APM)イネーブル信号718は、ドントケア状態(x)であり、その理由は、図7におけるANDベースゲート720が、保持出力信号620のために保持入力信号716を出力722に渡すことになるからである。これはまた、適応モード選択信号714が論理「0」である「ASRバイパス」状態について、図8における論理テーブル800においても示されている。したがって、保持入力信号716は、供給電力レールスイッチ信号603がダイオードドロップ制御回路600に渡されるか否かを制御することになる。
図8における論理テーブル800において示されているような「コラプス」状態では、適応モード選択信号714が、適応モードイネーブル状態であるように論理「1」に設定され、APMイネーブル信号718および保持入力信号716が論理「0」に設定されている。これは、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第2の入力708から出力700にメモリ適応ドライブ強度インジケータ710を与えることを行わせる。ORベースゲート724は、ANDベースゲート720へのその出力726において論理「0」を生成して、保持出力信号620のために論理「0」を生成して、ダイオードドロップ制御回路600のダイオードドロップ動作を非アクティブ化することになる。
図8に示されているように、図5における出力電力レール506上への多重化メモリ電圧VDD(M)のドライブ強度を適応制御するためにセットアップするために、「ASRイネーブル」状態は、適応モード選択信号714が、適応モードイネーブル状態になるように論理「1」に設定されることを提供する。これは、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第2の入力708から出力700にメモリ適応ドライブ強度インジケータ710を与えることを行わせる。APMイネーブル信号718は論理「0」に設定され、保持入力信号716は論理「1」に設定される。これは、ANDベースゲート720に、ダイオードドロップ制御回路600のダイオードドロップモード動作をディセーブルにするために、保持出力信号620として、論理「0」を出力することを行わせる。次いで、図8に示されているように、図5におけるどのPMOSトランジスタ516M(1)〜516M(T)が、出力電力レール506に結合されたメモリ供給電力レール504Mからのメモリ電圧VDD(M)のドライブ強度を制御するためにアクティブ化されるかを制御するために、メモリ電力スイッチ選択信号520M(1)〜520M(T)を適応制御するための「機能的」状態では、適応モード選択信号714が、適応モードイネーブル状態になるように論理「1」に設定される。これは、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第2の入力708から出力700にメモリ適応ドライブ強度インジケータ710を与えることを行わせる。APMイネーブル信号718は論理「1」に設定され、保持入力信号716は論理「0」に設定される。これは、ANDベースゲート720に、ダイオードドロップ制御回路600のダイオードドロップモード動作をディセーブルにするために、保持出力信号620として、論理「0」を出力することを行わせる。
図8に示されているように、「供給電力レールの間のスイッチング」504M、504L状態では、適応モード選択信号714が、出力電力レール506に結合されたメモリ供給電力レール504Mからのメモリ電圧VDD(M)のドライブ強度を適応制御するために、適応モードイネーブル状態になるように論理「1」に設定される。これは、マルチプレクサ回路702に、メモリドライブ強度インジケータ518Mとして、第2の入力708から出力700にメモリ適応ドライブ強度インジケータ710を与えることを行わせる。APMイネーブル信号718は論理「1」に設定され、保持入力信号716は論理「1」に設定される。これは、ANDベースゲート720に、ダイオードドロップ制御回路600のダイオードドロップモード動作をイネーブルにするために、保持出力信号620として、論理「1」を出力することを行わせる。
図9は、電力多重化回路502のドライブ強度制御に応じた、図5における電力多重化システム500における出力電力レール506に転送された供給電力レールにおける供給電圧の例示的なプロット900を示すグラフである。図9に示されているように、電圧曲線902は、メモリまたは論理供給選択回路512(1)〜512(N)のアクティブ化のスイッチングに応じて、出力電力レール506上で多重化された例示的な出力電圧を示す。
他の制御回路が、出力電力レール506に結合されたメモリ供給電力レール504Mからのメモリ電圧VDD(M)のドライブ強度を適応制御するために、図5における電力多重化システム500の出力電圧524を監視するために設けられ得る。たとえば、図10は、出力電圧524レベル、および出力電力レール506上のスイッチオン速度を調整するために、図6における電力多重化回路502におけるアクティブなメモリ供給選択回路512Mまたは論理供給選択回路512L(図6)のドライブ強度を適応制御するように構成された、例示的な制御回路1022のブロック図である。図10における制御回路1022は、電力多重化回路502におけるメモリ供給選択回路512M(図6)のみを制御するように示されており、したがって、複数の制御回路1022が、各供給選択回路512(1)〜512(N)のドライブ強度を制御するために設けられることになる。
この点について、図10における出力電圧524が、第1の電圧制御発振器(VCO)1000(1)に結合される。メモリ供給選択回路512M(図6)のための事前定義基準出力電圧(Vref)1002が、第2のVCO1000(2)に与えられる。VCO1000(1)、1000(2)は、出力電圧524および基準出力電圧1002の振幅を示す、それぞれの周波数信号1004(1)、1004(2)を生成する。周波数信号1004(1)、1004(2)は、有限状態機械(FSM)1006によって受信され、FSM1006は、周波数信号1004(1)、1004(2)の周波数を比較して、基準出力電圧1002が出力電圧524よりも大きいか否かを決定する。この比較に基づいて、FSM1006は、図5における供給選択回路512(1)のバイアスを制御するために、メモリドライブ強度インジケータ518Mを制御するために、DAC1010への出力信号1008を生成する。FSM1006はまた、電力多重化回路502におけるメモリ供給選択回路512Mのドライブ強度を制御するために、メモリドライブ強度インジケータ518Mを制御するために、ドライブ強度インジケータ518(1)を生成する。図10におけるFSM1006によって実行される、図11における例示的なプロセス1100において示されているように、DAC1010は、最初に「0」の制御コードに設定され得る(ブロック1002)。FSM1006は、周波数信号1004(1)が、周波数信号1004(2)よりも高い周波数を有するか否かを決定する(ブロック1104)。そうでない場合、プロセス1100は、メモリドライブ強度インジケータ518Mにおける変更なしに停止する(ブロック1106)。そうである場合、メモリドライブ強度インジケータ518Mは、(たとえば、1最下位ビット(LSB)だけ)増分される(ブロック1008)。
図12は、出力電圧524レベル、および出力電力レール506上のスイッチオン速度を調整するために、図6における電力多重化回路502におけるアクティブなメモリ供給選択回路512Mまたは論理供給選択回路512L(図6)のドライブ強度を適応制御するように構成された、例示的な制御回路1222のブロック図である。図12における制御回路1222は、メモリ供給選択回路512Mのみを制御するように示されており、したがって、複数の制御回路1222が、各供給選択回路512(1)〜512(N)のドライブ強度を制御するために設けられることになる。
この点について、図12における出力電圧524が、第1のVCO1000(1)に結合される。メモリ供給選択回路512M(図6)のための事前定義基準出力電圧(Vref)1002が、第2のVCO1000(2)に与えられる。VCO1000(1)、1000(2)は、出力電圧524および基準出力電圧1002の振幅を示す、それぞれの周波数信号1004(1)、1004(2)を生成する。周波数信号1004(1)、1004(2)は、位相周波数検出器(PFD)1206によって受信され、PFD1206は、周波数信号1004(1)、1004(2)の周波数を比較して、基準出力電圧1002が出力電圧524よりも大きいか否かを決定する。この比較に基づいて、PFD1206は、図6におけるメモリ供給選択回路512Mのドライブ強度を制御するために、メモリドライブ強度インジケータ518Mを制御するために、チャージポンプ(CP)1210への出力信号1208(1)、1208(2)を生成する。
図13は、その中で電力多重化回路502にメモリ電力スイッチ選択信号520Mを徐々に与えるために使用され得る、図5における低速ランプ回路530の一例を示す。図13は、メモリドライブ強度インジケータ518M(図5)の単一のメモリ電力スイッチ選択信号520をランプすることのみを示すが、図13に示されているように、複数の低速ランプ回路530が、各メモリ電力スイッチ選択信号520M(1)〜520M(T)のために設けられ得ることに留意されたい。メモリ電力スイッチ選択信号520を徐々にランプアップするために、出力電圧Vが与えられ、ここにおいて、出力電圧Vは、メモリ電圧VDD(M)までランプアップされる。メモリ電力スイッチ選択信号520の出力電圧Vのこの徐々のランプアップを達成するために、出力電圧Vを電力多重化回路502に与えるように構成されるヘッドスイッチ回路1306が設けられる。ヘッドスイッチ回路1306は、電圧入力1310に結合され、メモリ電圧VDD(M)を受信するように構成される、電圧入力1308を含む。ヘッドスイッチ回路1306はまた、電圧出力1314に結合され、電力多重化回路502に出力電圧Vのメモリ電力スイッチ選択信号520を与えるように構成される、電圧出力1312を含む。ヘッドスイッチ回路1306は、制御入力1318上で受信された制御信号1316に応答して、電力多重化回路502に出力電圧Vのメモリ電力スイッチ選択信号520を与えるように構成される。制御信号1316は、メモリ電力スイッチ選択信号520Mに応答して、ヘッドスイッチ制御回路1320によって生成される。電流シンク回路1324は、ヘッドスイッチ回路1306によって生成されたメモリ電力スイッチ選択信号520の出力電圧Vのランピングレートを制御し、したがって、ヘッドスイッチ回路1306が、電力多重化回路502における突入電流関連供給雑音を低減または回避するために制御された様式で、電力多重化回路502に全メモリ電圧VDD(M)を与えることを可能にするように、構成される。ランピングレートを制御することは、ヘッドスイッチ回路1306を経時的に徐々にアクティブ化する(すなわち、徐々にオンにする)ことに対応し、ここにおいて、ヘッドスイッチ回路1306にわたって許容されるメモリ電圧VDD(M)の量は、そのアクティブ化のレベルによって制限される。
引き続き図13を参照すると、この態様では、イネーブル入力1326上で受信されたメモリ電力スイッチ選択信号520Mに応答して、ヘッドスイッチ制御回路1320が制御信号1316を生成するとき、ヘッドスイッチ回路1306は、電流シンク回路1324によって制御され得る。制御信号1316は、メモリ電圧VDD(M)が電力多重化回路502に転送されるべきであることを示す。低速ランプ回路530内の構成要素は、上記で説明した機能を達成するために、様々な回路要素を採用し得る。この態様では、ヘッドスイッチ回路1306は、電圧入力1308に結合されたソースSと、制御入力1318に結合されたゲートGと、電圧出力1312に結合されたドレインDとを含む、PMOSトランジスタ1328を採用する。追加として、この態様では、電流シンク回路1324は、接地源1332に結合されたソースSと、ヘッドスイッチ回路1306のPMOSトランジスタ1328のゲートG(すなわち、制御入力1318)に結合されたドレインDと、ゲートGとを含む、NMOSトランジスタ1330を含む。この態様におけるNMOSトランジスタ1330のゲートGは、定電圧源1334によって駆動される。この例におけるヘッドスイッチ制御回路1320は、メモリ電圧VDD(M)に結合されたソースSと、メモリ電力スイッチ選択信号520Mを受信するように構成されたゲートGと、ヘッドスイッチ回路1306のPMOSトランジスタ1328のゲートGに結合された、電流シンク回路1324のNMOSトランジスタ1330のドレインDとを含む、PMOSトランジスタ1336を採用する。
メモリ電力スイッチ選択信号520Mが、ヘッドスイッチ制御回路1320のPMOSトランジスタ1336のゲートGに結合されるので、PMOSトランジスタ1336は、メモリ電力スイッチ選択信号520Mが論理低「0」値を有する間にアクティブ化(すなわち、オンに)される。さらに、メモリ電圧VDD(M)は、PMOSトランジスタ1336がアクティブ化される間、ヘッドスイッチ回路1306のPMOSトランジスタ1328のゲートGに与えられる。メモリ電圧VDD(M)をPMOSトランジスタ1328のゲートGに与えることで、PMOSトランジスタ1328を非アクティブ化(すなわち、オフに)し、メモリ電圧VDD(M)が電力多重化回路502に与えられることを防止する。
論理高「1」値に遷移するメモリ電力スイッチ選択信号520Mに応答して、ヘッドスイッチ制御回路1320のPMOSトランジスタ1336が非アクティブ化され、それによって、メモリ電圧VDD(M)がヘッドスイッチ回路1306のPMOSトランジスタ1328のゲートGに与えられることが防止される。しかしながら、PMOSトランジスタ1328のゲートGはメモリ電圧VDD(M)をもはや受信していないにもかかわらず、PMOSトランジスタ1328のゲートGに関連付けられたゲートキャパシタンスは、メモリ電力スイッチ選択信号520Mが論理低値「0」を有する間にメモリ電圧VDD(M)で充電されるので、メモリ電圧VDD(M)は、PMOSトランジスタ1328のゲートG上に残留する。
引き続き図13を参照すると、ヘッドスイッチ制御回路1320によって与えられたメモリ電圧VDD(M)は、ヘッドスイッチ回路1306のPMOSトランジスタ1328をもはや非アクティブ化しないので、PMOSトランジスタ1328は、電力多重化回路502に出力電圧Vを与えるようにアクティブ化され得る。しかしながら、PMOSトランジスタ1328を実質的に瞬時に完全にアクティブ化するのではなく、電流シンク回路1324は、ヘッドスイッチ回路1306によって与えられたメモリ電力スイッチ選択信号520の出力電圧Vが経時的にランプアップするように、PMOSトランジスタ1328を経時的に徐々にアクティブ化するように構成される。電流シンク回路1324のNMOSトランジスタ1330のゲートGは、この例では、ヘッドスイッチ回路1306のPMOSトランジスタ1328のゲートG上の電圧を、NMOSトランジスタ1330を通って接地源1332まで徐々に放電させるレベルに、NMOSトランジスタ1330をアクティブ化するように、定電圧源1334によって駆動される。
引き続き図13を参照すると、PMOSトランジスタ1328のゲートG上の電圧は放電するので、PMOSトランジスタ1328は徐々にアクティブ化する。特に、ヘッドスイッチ回路1306による電力多重化回路502へのメモリ電力スイッチ選択信号520の出力電圧Vのレベルは、PMOSトランジスタ1328がアクティブ化されるレベルに対応する。言い換えれば、電流シンク回路1324は、PMOSトランジスタ1328のゲートG上の電圧を放電するので、PMOSトランジスタ1328のゲートG上の電圧は、PMOSトランジスタ1328のしきい値電圧を横切る。PMOSトランジスタ1328のゲートG上の電圧がしきい値電圧を横切るとき、PMOSトランジスタ1328はオンになり、メモリ電力スイッチ選択信号520の次第により高い出力電圧Vを、電力多重化回路502に与える。このようにして、電力多重化回路502に与えられたメモリ電力スイッチ選択信号520の出力電圧Vは、PMOSトランジスタ1328のゲートG上の電圧がしきい値電圧を横切るとき、全メモリ電圧VDD(M)まで徐々にランプアップする。
本開示における態様による、電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度を適応制御するように構成される、電力多重化システムはまた、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、第1のドライブ強度インジケータに基づく第1のドライブ強度において、出力電力レールに、第1の供給電力レールにおける第1の電圧を選択的に駆動するための、第1の供給手段を含み得る。そのような電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、第2のドライブ強度インジケータに基づく第2のドライブ強度において、出力電力レールに、第2の供給電力レールにおける第2の電圧を選択的に駆動するための、第2の供給手段を含み得る。そのような電力多重化システムはまた、出力電力レールの出力電圧を監視するための手段を含み得る。そのような電力多重化システムはまた、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較するための手段を含み得る。そのような電力多重化システムはまた、第1の供給電力レール選択イネーブル状態を示す、第1の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第1の基準電圧レベルと比較するための手段に基づいて、第1のドライブ強度インジケータを選択的に生成するための手段を含み得る。そのような電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較するための手段を含み得る。そのような電力多重化システムはまた、第2の供給電力レール選択イネーブル状態を示す、第2の供給電力レール選択インジケータに応答して、出力電力レールにおける出力電圧の電圧レベルを、第2の基準電圧レベルと比較するための手段に基づいて、第2のドライブ強度インジケータを選択的に生成するための手段を含み得る。
本開示における態様による、電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度を適応制御するように構成される、電力多重化システムは、任意のプロセッサベースデバイス内に設けられるか、またはそれに組み込まれ得る。例には、限定はしないが、セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム(GPS)デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス(たとえば、スマートウォッチ、ヘルスまたはフィットネストラッカー、アイウェアなど)、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両構成要素、アビオニクスシステム、ドローン、およびマルチコプターが含まれる。
この点について、図14は、上記で説明した特定の態様のいずれかに従って論理領域における意図的な減結合キャパシタンスを低減するなどのために、メモリ領域1405へのメモリ供給電力レール1404Mおよび論理供給電力レール1404Lのうちの1つの選択的な結合を制御するように構成された電力多重化システム1401を含む、プロセッサベースシステム1400の一例を示す。電力多重化システム1401は、適応ドライブ強度制御を含む、電力多重化回路1402を含む。たとえば、電力多重化回路1402は、例として、それぞれ、図2および図5における電力多重化回路202、502のうちのいずれかであり得る。この例では、メモリ領域1405は、一時的に記憶されたデータへの高速アクセスのために、プロセッサ1410の中に含まれ、1つまたは複数の中央処理ユニット(CPU)1412に結合されている、キャッシュメモリ1408を含む。電力多重化システム1401は、メモリ供給電力レール1404Mに結合されたメモリ電力入力1416Mと、論理供給電力レール1404Lに結合された論理電力入力1416Lとを有する。電力多重化システム1401は、メモリ領域1405に電力を与えるように構成された出力電力レール1406に結合された電力出力1418を有する。電力多重化システム1401は、論理電圧VDD(L)が、メモリ領域1405の最小動作電圧であるかまたはそれを上回るとき、出力電力レール1406に、論理供給電力レール1404L上の論理電圧VDD(L)を多重化するように構成される。電力多重化システム1401は、論理電圧VDD(L)が、メモリ領域1405の最小動作電圧を下回るとき、出力電力レール1406上で、メモリ供給電力レール1404Mからのメモリ電圧VDD(M)を多重化するように構成される。電力多重化回路202、502に関して上記で説明した特徴および例のいずれも、電力多重化システム1401において与えられ得る。
この例では、プロセッサベースシステム1400はまた、各々が1つまたは複数のCPU1412を含む、1つまたは複数のプロセッサ1410を含む。プロセッサ1410は、一時的に記憶されたデータへの高速アクセスのためにCPU1412に結合されたキャッシュメモリ1408を含む。プロセッサ1410は、システムバス1422に結合され、プロセッサベースシステム1400の中に含まれるマスタデバイスとスレーブデバイスとを相互結合することができる。よく知られているように、プロセッサ1410は、システムバス1422を介してアドレス情報、制御情報、およびデータ情報を交換することによって、これらの他のデバイスと通信する。たとえば、プロセッサ1410は、スレーブデバイスの一例として、メモリシステム1426の中のメモリコントローラ1424にバストランザクション要求を通信することができる。図14には示されていないが、複数のシステムバス1422が設けられてよく、各システムバス1422は異なるファブリックを構成する。この例では、メモリコントローラ1424は、メモリシステム1426の中の1つまたは複数のメモリアレイ1428にメモリアクセス要求を与えるように構成される。
他のデバイスがシステムバス1422に接続され得る。図14に示されているように、これらのデバイスは、例として、1つまたは複数の入力デバイス1430と、1つまたは複数の出力デバイス1432と、1つまたは複数のネットワークインターフェースデバイス1434と、1つまたは複数のディスプレイコントローラ1436とを含み得る。入力デバイス1430は、限定はしないが、入力キー、スイッチ、音声プロセッサなどを含む、任意のタイプの入力デバイスを含み得る。出力デバイス1432は、限定はしないが、オーディオ、ビデオ、他の視覚的インジケータなどを含む、任意のタイプの出力デバイスを含み得る。ネットワークインターフェースデバイス1434は、ネットワーク1438との間のデータの交換を可能にするように構成された任意のデバイスであり得る。ネットワーク1438は、限定はしないが、ワイヤードネットワークまたはワイヤレスネットワーク、プライベートネットワークまたは公衆ネットワーク、ローカルエリアネットワーク(LAN)、ワイヤレスローカルエリアネットワーク(WLAN)、ワイドエリアネットワーク(WAN)、BLUETOOTH(登録商標)ネットワーク、およびインターネットを含む、任意のタイプのネットワークであり得る。ネットワークインターフェースデバイス1434は、任意のタイプの所望の通信プロトコルをサポートするように構成され得る。
プロセッサ1410はまた、1つまたは複数のディスプレイ1440へ送られる情報を制御するために、システムバス1422を介してディスプレイコントローラ1436にアクセスするように構成され得る。ディスプレイコントローラ1436は、1つまたは複数のビデオプロセッサ1442を介して表示されるように情報をディスプレイ1440に送り、ビデオプロセッサ1442は、表示されるべき情報を処理して、ディスプレイ1440に適したフォーマットにする。ディスプレイ1440は、限定はしないが、陰極線管(CRT)、液晶ディスプレイ(LCD)、プラズマディスプレイなどを含む、任意のタイプのディスプレイを含み得る。
当業者は、本明細書で開示する態様に関して説明する様々な例示的な論理ブロック、モジュール、回路、およびアルゴリズムが、電子ハードウェア、メモリ内もしくは別のコンピュータ可読媒体内に記憶され、プロセッサもしくは他の処理デバイスによって実行される命令、または両方の組合せとして実装され得ることをさらに諒解されよう。本明細書で説明するマスタデバイスおよびスレーブデバイスは、例として、任意の回路、ハードウェア構成要素、集積回路(IC)、またはICチップにおいて採用され得る。本明細書で開示するメモリは、任意のタイプおよびサイズのメモリであってよく、任意のタイプの所望の情報を記憶するように構成され得る。この互換性を明確に示すために、上記では、様々な例示的な構成要素、ブロック、モジュール、回路、およびステップについて、それらの機能に関して概略的に説明した。そのような機能がどのように実装されるのかは、特定の適用例、設計選択、および/またはシステム全体に課される設計制約によって決まる。当業者は、説明した機能を特定の適用例ごとに様々な方法で実装してもよいが、そのような実装決定が本開示の範囲からの逸脱を引き起こすものと解釈されるべきではない。
本明細書で開示した態様に関連して説明した様々な例示的な論理ブロック、モジュール、および回路は、プロセッサ、デジタル信号プロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)もしくは他のプログラマブル論理デバイス、個別ゲートもしくはトランジスタ論理、個別ハードウェア構成要素、または本明細書で説明する機能を実行するように設計されたそれらの任意の組合せを用いて実装または実行され得る。プロセッサは、マイクロプロセッサであってよいが、代替として、プロセッサは、任意の従来のプロセッサ、コントローラ、マイクロコントローラ、または状態機械であってもよい。プロセッサはまた、コンピューティングデバイスの組合せ、たとえば、DSPとマイクロプロセッサとの組合せ、複数のマイクロプロセッサ、DSPコアと連携した1つもしくは複数のマイクロプロセッサ、または任意の他のそのような構成として実装され得る。
本明細書で開示する態様は、ハードウェアにおいて具現化されてもよく、かつハードウェア内に記憶され、たとえば、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読取り専用メモリ(ROM)、電気的プログラマブルROM(EPROM)、電気的消去可能プログラマブルROM(EEPROM)、レジスタ、ハードディスク、リムーバブルディスク、CD-ROM、または当技術分野において知られている任意の他の形態のコンピュータ可読媒体の中に存在し得る命令において具現化されてもよい。例示的な記憶媒体は、プロセッサが記憶媒体から情報を読み取ること、および記憶媒体に情報を書き込むことができるように、プロセッサに結合される。代替として、記憶媒体は、プロセッサと一体化してよい。プロセッサおよび記憶媒体は、ASICの中に存在する場合がある。ASICは、リモート局の中に存在する場合がある。代替として、プロセッサおよび記憶媒体は、個別構成要素としてリモート局、基地局、またはサーバ内に存在する場合がある。
本明細書の例示的な態様のいずれかにおいて説明した動作ステップは、例および説明を提供するために記載されていることにも留意されたい。説明した動作は、図示のシーケンス以外の数多くの異なるシーケンスにおいて実行される場合がある。さらに、単一の動作ステップにおいて説明する動作は、実際にはいくつかの異なるステップにおいて実行される場合がある。さらに、例示的な態様において論じられる1つまたは複数の動作ステップが組み合わせられる場合がある。フローチャート図に示された動作ステップが、当業者には容易に明らかであるような数多くの異なる変更を受けてよいことを理解されたい。当業者であれば、様々な異なる技術および技法のいずれかを使用して情報および信号が表され得ることも理解するであろう。たとえば、上記の説明全体にわたって参照される場合があるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁場もしくは磁気粒子、光場もしくは光学粒子、またはそれらの任意の組合せによって表される場合がある。
本開示のこれまでの説明は、任意の当業者が本開示を作製または使用できるようにするために提供される。本開示の様々な変更が当業者に容易に明らかになり、本明細書で定義する一般原理は、本開示の趣旨または範囲から逸脱することなく他の変形形態に適用されてもよい。したがって、本開示は、本明細書で説明した例および設計に限定されるものでなく、本明細書で開示した原理および新規の特徴と一致する最も広い範囲を与えられるべきである。
100、200、500、1401 電力多重化システム
102(1) 第1の供給電力レール、第1の電力レール
102(2) 第2の供給電力レール、第2の電力レール
104、206、506、1406 出力電力レール
104(1) 第1の電圧源
104(2) 第2の電圧源
106、208 受電回路
108(1) 第1のヘッドスイッチ回路
108(2) 第2のヘッドスイッチ回路
110(1) P型金属酸化物半導体(MOS)(PMOS)トランジスタ、PMOSトランジスタ、第1のPMOSトランジスタ
110(2) PMOSトランジスタ、第2のPMOSトランジスタ
112(1) 第1の電力レールイネーブル信号
112(2) 第2の電力レールイネーブル信号
201 システムオンチップ(SoC)
202、502、1402 電力多重化回路
204(1)〜204(N) 供給電力レール
204(1) 第1の供給電力レール
204(N) 第2の供給電力レール
210(1)〜210(N) 電力源
210(1) 第1の電力源
212(1)〜212(N) 供給選択回路
212(1) 第1の供給選択回路
212(N) 第2の供給選択回路
214(1)〜214(N) 電力スイッチ回路
216(1)(1)〜216(1)(4)、216(N)(1)〜216(N)(4) P型金属酸化物半導体(MOS)(PMOS)トランジスタ、PMOSトランジスタ
218、218(1)〜218(N) ドライブ強度インジケータ
218(1) 第1のドライブ強度インジケータ、メモリドライブ強度インジケータ
218(N) 第2のドライブ強度インジケータ
220(1)(1)〜220(1)(4)〜220(N)(1)〜220(N)(4) 電力スイッチ選択信号
222、222(1)、522、1022、1222 制御回路
222M 共有制御回路、制御回路
224、524 出力電圧
226(1)〜226(N) 供給電力レール選択インジケータ
226(1) 第1の供給電力レール選択インジケータ
226(N) 第2の供給電力レール選択インジケータ
400 比較器回路
401 アナログ比較器
402 基準出力電圧VrefA、基準出力電圧
404 デジタルアナログ変換器(DAC)回路、DAC回路
406 比較出力信号
407 カウンタ回路
408 カウンタ
410 クロック信号
412 クロック分周記
414 メインクロック信号
416 選択信号
418 オーバーフロー論理回路、多重化回路
420 逆多重化回路
504L、1404L 論理供給電力レール
504M、1404M メモリ供給電力レール
508、1428 メモリアレイ
512(1)〜512(N) メモリまたは論理供給選択回路、供給選択回路
512L 論理供給選択回路
512M メモリ供給選択回路
514L 論理電力スイッチ回路
514M メモリ電力スイッチ回路
516M(1)〜516M(T)、516L(1)〜516L(T)、602、1328、1336 PMOSトランジスタ
518(1) ドライブ強度インジケータ
518L 論理ドライブ強度インジケータ
518M メモリドライブ強度インジケータ
520、520M、520M(1)〜520M(T) メモリ電力スイッチ選択信号
520L(1)〜520L(T) 論理電力スイッチ選択信号
528 電圧監視回路
530 低速ランプ回路
600 ダイオードドロップ制御回路
603 供給電力レールスイッチ信号
604 ダイオードドロップ入力
606 第1の電力レール選択入力、電力レール選択入力
608 第1の電力スイッチ回路、電力スイッチ回路
610 ダイオードドロップ制御入力
612 電力レール選択回路
614 ダイオードドロップ出力
616 第1の電力出力、電力出力
618 ヘッドスイッチPMOSトランジスタ、第1のヘッドスイッチPMOSトランジスタ
620 保持出力信号
700、722、726 出力
702 マルチプレクサ回路
704 第1の入力
706 第1のバイパスドライブ強度インジケータ、バイパスドライブ強度インジケータ
708 第2の入力
710 メモリ適応ドライブ強度インジケータ
712 選択入力
714 適応モード選択信号
716 保持入力信号
718 適応電力多重化(APM)イネーブル信号、APMイネーブル信号
720 ANDベースゲート
724 ORベースゲート
800 論理テーブル
900 プロット
902 電圧曲線
1000(1) 第1の電圧制御発振器(VCO)、VCO、第1のVCO
1000(2) 第2のVCO、VCO
1002 事前定義基準出力電圧(Vref)、基準出力電圧
1004(1)、1004(2) 周波数信号
1006 有限状態機械(FSM)、FSM
1008、1208(1)、1208(2) 出力信号
1010 DAC
1206 位相周波数検出器(PFD)、PFD
1210 チャージポンプ(CP)
1306 ヘッドスイッチ回路
1308、1310 電圧入力
1314、1312 電圧出力
1316 制御信号
1318 制御入力
1320 ヘッドスイッチ制御回路
1324 電流シンク回路
1326 イネーブル入力
1330 NMOSトランジスタ
1332 接地源
1334 定電圧源
1400 プロセッサベースシステム
1405 メモリ領域
1408 キャッシュメモリ
1410 プロセッサ
1412 中央処理ユニット(CPU)、CPU
1416L 論理電力入力
1416M メモリ電力入力
1418 電力出力
1422 システムバス
1424 メモリコントローラ
1426 メモリシステム
1430 入力デバイス
1432 出力デバイス
1434 ネットワークインターフェースデバイス
1436 ディスプレイコントローラ
1438 ネットワーク
1440 ディスプレイ
1442 ビデオプロセッサ

Claims (36)

  1. 電力多重化システムであって、
    電力多重化回路と少なくとも1つの制御回路とを備え、
    前記電力多重化回路が、
    第1の電圧を有する第1の供給電力レールと、少なくとも1つの受電回路に結合された出力電力レールとの間に結合された、第1の供給選択回路と、
    第2の電圧を有する第2の供給電力レールと、前記出力電力レールとの間に結合された、第2の供給選択回路とを備え、
    前記第1の供給選択回路が、第1のドライブ強度インジケータに基づく第1のドライブ強度において、前記出力電力レールに、前記第1の供給電力レールにおける前記第1の電圧を選択的に駆動し、前記第1の供給選択回路の出力インピーダンスを可変的に調整するように構成され、
    前記第2の供給選択回路が、第2のドライブ強度インジケータに基づく第2のドライブ強度において、前記出力電力レールに、前記第2の供給電力レールにおける前記第2の電圧を選択的に駆動し、前記第2の供給選択回路の出力インピーダンスを可変的に調整するように構成され、
    前記第1の供給選択回路は、さらに、第1のダイオードドロップ接続が確立されている間に、前記第1の供給選択回路を介した前記出力電力レールへの電力供給から前記第2の供給選択回路を介した電力供給にスイッチングするための供給電力レールスイッチイネーブル状態を示す供給電力レールスイッチ信号に応答して、前記第1の供給電力レールと前記出力電力レールとの間の第1のダイオードドロップ接続を確立するように構成されたダイオードドロップ制御回路を備え、
    前記少なくとも1つの制御回路は、
    しきい値電圧未満の電圧レベルである前記第2の電圧に応答して、第1の供給電力レール選択イネーブル状態を示す第1の供給電力レール選択インジケータを受信すること、
    前記しきい値電圧以上の電圧レベルである前記第2の電圧に応答して、第2の供給電力レール選択イネーブル状態を示す第2の供給電力レール選択インジケータを受信すること、
    前記出力電力レールの出力電圧を監視すること、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、
    前記出力電力レールにおける前記出力電圧の電圧レベルを、前記第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較し
    前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第1の基準電圧レベルとの前記比較に基づいて、前記第1のドライブ強度インジケータを選択的に生成すること、および
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、
    前記出力電力レールにおける前記出力電圧の前記電圧レベルを、前記第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較し
    前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第2の基準電圧レベルとの前記比較に基づいて、前記第2のドライブ強度インジケータを選択的に生成すること
    を行うように構成された、電力多重化システム。
  2. 前記第1の供給選択回路が、前記第1の供給電力レールと、前記少なくとも1つの受電回路に結合された前記出力電力レールとの間に結合された、第1の電力スイッチ回路を備え、前記第1の電力スイッチ回路が、
    前記第1のドライブ強度インジケータを受信すること、および
    前記第1のドライブ強度インジケータに基づく前記第1のドライブ強度において、前記出力電力レールに、前記第1の供給電力レールにおける前記第1の電圧を選択的に駆動すること
    を行うように構成され、
    前記第2の供給選択回路が、前記第2の供給電力レールと前記出力電力レールとの間に結合された、第2の電力スイッチ回路を備え、前記第2の電力スイッチ回路が、
    前記第2のドライブ強度インジケータを受信すること、および
    前記第2のドライブ強度インジケータに基づく前記第2のドライブ強度において、前記出力電力レールに、前記第2の供給電力レールにおける前記第2の電圧を選択的に駆動すること
    を行うように構成された、請求項1に記載の電力多重化システム。
  3. 前記第1の電力スイッチ回路が第1の複数の電力ヘッドスイッチを備え、前記第1の複数の電力ヘッドスイッチは、関連付けられたドライブ強度を各々が有し、前記第1の供給電力レールと前記出力電力レールとの間に結合され、前記第1の複数の電力ヘッドスイッチの各々が、
    前記第1のドライブ強度インジケータの関連付けられた第1の電力スイッチ選択信号を受信すること、および
    受信された前記関連付けられた第1の電力スイッチ選択信号に応答して、前記出力電力レールに、前記第1の供給電力レールにおける前記第1の電圧を選択的に駆動すること
    を行うように構成され、
    前記第2の電力スイッチ回路が第2の複数の電力ヘッドスイッチを備え、前記第2の複数の電力ヘッドスイッチは、関連付けられたドライブ強度を各々が有し、前記第2の供給電力レールと前記出力電力レールとの間に結合され、前記第2の複数の電力ヘッドスイッチの各々が、
    前記第2のドライブ強度インジケータの関連付けられた第2の電力スイッチ選択信号を受信すること、および
    受信された前記関連付けられた第2の電力スイッチ選択信号に応答して、前記出力電力レールに、前記第2の供給電力レールにおける前記第2の電圧を選択的に駆動すること
    を行うように構成された、請求項2に記載の電力多重化システム。
  4. 前記第1の複数の電力ヘッドスイッチが、第1の複数のトランジスタを備え、前記第1の複数のトランジスタの各々が、第1のドレインと、第1のソースと、前記関連付けられた第1の電力スイッチ選択信号を受信するように構成された第1のゲートとを備え、前記第1のゲートに印加された前記関連付けられた第1の電力スイッチ選択信号の電圧に応答して、前記出力電力レールに、前記第1の供給電力レールにおける前記第1の電圧を駆動するように構成され、
    前記第2の複数の電力ヘッドスイッチが、第2の複数のトランジスタを備え、前記第2の複数のトランジスタの各々が、第2のドレインと、第2のソースと、前記関連付けられた第2の電力スイッチ選択信号を受信するように構成された第2のゲートとを備え、前記第2のゲートに印加された前記関連付けられた第2の電力スイッチ選択信号の電圧に応答して、前記出力電力レールに、前記第2の供給電力レールにおける前記第2の電圧を駆動するように構成される、請求項3に記載の電力多重化システム。
  5. 低速ランプ回路をさらに備え、前記低速ランプ回路が、
    受信された前記関連付けられた第1の供給電力レール選択インジケータが、第1の電力スイッチ選択イネーブル状態を示すことに応答して、
    前記第1のドライブ強度インジケータを受信し、
    前記第1のドライブ強度インジケータのランピングレートを制御し、
    受信された前記関連付けられた第2の供給電力レール選択インジケータが、第2の電力スイッチ選択イネーブル状態を示すことに応答して、
    前記第2のドライブ強度インジケータを受信し、
    前記第2のドライブ強度インジケータのランピングレートを制御する
    ように構成された、請求項3に記載の電力多重化システム。
  6. 前記低速ランプ回路が、
    イネーブル入力上で受信された前記第1の電力スイッチ選択信号に応答して、ドライブ強度インジケータを提供するように構成されたヘッドスイッチ回路と、
    前記第1の電力スイッチ選択信号に応答して、前記ヘッドスイッチ回路により前記ドライブ強度インジケータを提供することを制御するためにランプ制御信号を生成するように構成されたヘッドスイッチ制御回路と、
    低速ランプ制御入力に結合される電流シンク回路であって、前記ドライブ強度インジケータのランピングレートを制御するように構成された電流シンク回路と
    を備える、請求項5に記載の電力多重化システム。
  7. 前記ダイオードドロップ制御回路が、供給電力レールスイッチディセーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記第1の供給電力レールと前記出力電力レールとの間の前記第1のダイオードドロップ接続を切断するようにさらに構成される、請求項1に記載の電力多重化システム。
  8. 前記ダイオードドロップ制御回路が、前記供給電力レールスイッチイネーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記出力電力レールにおける前記第1の電圧を、第２のしきい値電圧だけ下回るような電圧を維持するようにさらに構成される、請求項1に記載の電力多重化システム。
  9. 前記ダイオードドロップ制御回路が、前記供給電力レールスイッチイネーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記出力電力レールから前記第1の供給電力レールへの電流フローを防止または低減するようにさらに構成される、請求項1に記載の電力多重化システム。
  10. 前記ダイオードドロップ制御回路が、
    前記第1の供給選択回路の第1の電力レール選択入力に結合された、ダイオードドロップ入力と、
    前記供給電力レールスイッチ信号を受信するように構成された、ダイオードドロップ制御入力と、
    第1の電力出力に結合された、ダイオードドロップ出力と、
    前記供給電力レールスイッチイネーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記第1の電力レール選択入力と前記第1の電力出力との間に前記第1のダイオードドロップ接続を確立するように構成された、前記ダイオードドロップ制御回路と
    を備える、請求項1に記載の電力多重化システム。
  11. 前記少なくとも1つの制御回路が、第1の適応モード選択回路を備え、前記第1の適応モード選択回路が、
    適応モードディセーブル状態を示す第1の適応モード選択信号に応答して、前記第1のドライブ強度インジケータを第1のバイパスドライブ強度インジケータとして選択的に提供すること、および
    適応モードイネーブル状態を示す前記第1の適応モード選択信号に応答して、前記第1のドライブ強度インジケータを第1の適応ドライブ強度インジケータとして選択的に提供すること
    を行うように構成される、請求項1に記載の電力多重化システム。
  12. 前記少なくとも1つの制御回路が、第2の適応モード選択回路をさらに備え、前記第2の適応モード選択回路が、
    適応モードディセーブル状態を示す第2の適応モード選択信号に応答して、前記第2のドライブ強度インジケータを第2のバイパスドライブ強度インジケータとして選択的に提供すること、および
    適応モードイネーブル状態を示す前記第2の適応モード選択信号に応答して、前記第2のドライブ強度インジケータを第2の適応ドライブ強度インジケータとして選択的に提供すること
    を行うように構成される、請求項11に記載の電力多重化システム。
  13. 前記第1の適応モード選択回路が、第1のマルチプレクサ回路を備え、前記第1のマルチプレクサ回路が、
    前記第1のバイパスドライブ強度インジケータを受信するように構成された、第1の入力と、
    前記第1の適応ドライブ強度インジケータを受信するように構成された、第2の入力と、
    前記第1の適応モード選択信号を受信するように構成された、選択入力と、
    前記第1のドライブ強度インジケータを提供するように構成された出力と
    を備え、
    前記第1のマルチプレクサ回路が、
    前記適応モードディセーブル状態を示す、前記選択入力からの前記第1の適応モード選択信号に応答して、前記第1の入力からの前記第1のバイパスドライブ強度インジケータを前記出力に選択的に提供すること、および
    前記適応モードイネーブル状態を示す、前記選択入力からの前記第1の適応モード選択信号に応答して、前記第2の入力からの前記第1の適応ドライブ強度インジケータを前記出力に選択的に提供すること
    を行うように構成される、請求項11に記載の電力多重化システム。
  14. 前記少なくとも1つの制御回路が、
    前記出力電圧と基準出力電圧との間の電圧レベルにおける比較を示す比較出力信号を生成するように構成された、比較器回路と、
    前記比較出力信号に基づいて、前記電圧レベルを示すカウンタのカウンタ値を更新し、前記出力電圧の前記電圧レベルを示すドライブ強度インジケータを生成するように構成された、カウンタ回路と、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記ドライブ強度インジケータを含む前記第1のドライブ強度インジケータを生成するように構成された、前記少なくとも1つの制御回路と
    を備える、請求項1に記載の電力多重化システム。
  15. 前記少なくとも1つの制御回路が、
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、ドライブ強度インジケータを含む前記第2のドライブ強度インジケータを生成するようにさらに構成された、請求項14に記載の電力多重化システム。
  16. 前記少なくとも1つの制御回路が、受信されたコードワードに基づいて、前記基準出力電圧を生成するように構成された、デジタルアナログ変換器(DAC)回路をさらに備える、請求項14に記載の電力多重化システム。
  17. 前記カウンタ回路が、受信されたクロック信号に応答して前記カウンタの前記カウンタ値を更新するようにさらに構成された、請求項14に記載の電力多重化システム。
  18. 前記少なくとも1つの制御回路が、
    基準電圧に基づいて、第1の周波数における第1の制御信号を生成するように構成された、第1の電圧制御発振器(VCO)と、
    前記出力電力レールにおける前記出力電圧に基づいて、第2の周波数における第2の制御信号を生成するように構成された、第2のVCOと、
    状態機械回路であって、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記第1の制御信号の前記第1の周波数と、前記第2の制御信号の前記第2の周波数との比較に基づいて、前記第1のドライブ強度インジケータを生成すること
    を行うように構成された、状態機械回路と
    を備える、請求項1に記載の電力多重化システム。
  19. 前記状態機械回路が、
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、前記第1の制御信号の前記第1の周波数と前記第2の制御信号の前記第2の周波数との比較に基づいて前記第2のドライブ強度インジケータを生成するようにさらに構成された、請求項18に記載の電力多重化システム。
  20. 前記状態機械回路が位相周波数検出器を備える、請求項18に記載の電力多重化システム。
  21. 前記第1の供給電力レールが、メモリ領域におけるメモリ電力供給から、メモリ電圧を前記第1の電圧として受信するように構成されたメモリ供給電力レールを備え、
    前記第2の供給電力レールが、論理領域における論理電力供給から、論理電圧を前記第2の電圧として受信するように構成された論理供給電力レールを備え、
    前記少なくとも1つの受電回路が、少なくとも1つのメモリアレイを備え、
    前記少なくとも1つの制御回路が、
    前記少なくとも1つのメモリアレイにおけるデータ保持のための前記しきい値電圧未満の電圧レベルである前記論理電圧に応答して、第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータを受信し、
    前記少なくとも1つのメモリアレイにおけるデータ保持のための前記しきい値電圧以上の電圧レベルである前記論理電圧に応答して、第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータを受信するように構成され、
    前記第1の供給選択回路が、前記第1のドライブ強度インジケータに基づく第1のドライブ強度において、前記出力電力レールに、前記メモリ供給電力レールにおける前記メモリ電圧を選択的に駆動するように構成され、
    前記第2の供給選択回路が、前記第2のドライブ強度インジケータに基づく前記第2のドライブ強度において、前記出力電力レールに、前記論理電圧を選択的に駆動するように構成される、請求項1に記載の電力多重化システム。
  22. システムオンチップ(SoC)に組み込まれた、請求項1に記載の電力多重化システム。
  23. セットトップボックス、エンターテインメントユニット、ナビゲーションデバイス、通信デバイス、固定ロケーションデータユニット、モバイルロケーションデータユニット、全地球測位システム(GPS)デバイス、モバイルフォン、セルラーフォン、スマートフォン、セッション開始プロトコル(SIP)フォン、タブレット、ファブレット、サーバ、コンピュータ、ポータブルコンピュータ、モバイルコンピューティングデバイス、装着型コンピューティングデバイス、デスクトップコンピュータ、携帯情報端末(PDA)、モニタ、コンピュータモニタ、テレビ、チューナー、ラジオ、衛星ラジオ、音楽プレーヤ、デジタル音楽プレーヤ、ポータブル音楽プレーヤ、デジタルビデオプレーヤ、ビデオプレーヤ、デジタルビデオディスク(DVD)プレーヤ、ポータブルデジタルビデオプレーヤ、自動車、車両構成要素、アビオニクスシステム、ドローン、およびマルチコプターからなるグループから選択されたデバイスに組み込まれた、請求項1に記載の電力多重化システム。
  24. 電力多重化システムであって、
    第1のドライブ強度インジケータに基づく第1のドライブ強度において、出力電力レールに、第1の供給電力レールにおける第1の電圧を選択的に駆動するための第1の供給手段と、
    第2のドライブ強度インジケータに基づく第2のドライブ強度において、前記出力電力レールに、第2の供給電力レールにおける第2の電圧を選択的に駆動するための第2の供給手段と、
    第1のダイオードドロップ接続が確立されている間に、前記第1の供給手段を介した前記出力電力レールへの電力供給から前記第2の供給手段を介した電力供給にスイッチングするための供給電力レールスイッチイネーブル状態を示す供給電力レールスイッチ信号に応答して、前記第1の供給電力レールと前記出力電力レールとの間の第1のダイオードドロップ接続を確立するための手段と、
    しきい値電圧未満の電圧レベルである前記第2の電圧に応答して、第1の供給電力レール選択イネーブル状態を示す第1の供給電力レール選択インジケータを受信するための手段と、
    前記しきい値電圧以上の電圧レベルである前記第2の電圧に応答して、第2の供給電力レール選択イネーブル状態を示す第2の供給電力レール選択インジケータを受信するための手段と、
    前記出力電力レールの出力電圧を監視するための手段と、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記出力電力レールにおける前記出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較するための手段と、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記出力電力レールにおける前記出力電圧の電圧レベルを、前記第1の基準電圧レベルと比較するための手段に基づいて、前記第1のドライブ強度インジケータを選択的に生成するための手段と、
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、前記出力電力レールにおける前記出力電圧の前記電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較するための手段と、
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、前記出力電力レールにおける前記出力電圧の前記電圧レベルを、前記第2の基準電圧レベルと比較するための手段に基づいて、前記第2のドライブ強度インジケータを選択的に生成するための手段と
    を備える、電力多重化システム。
  25. 電力多重化回路における供給電力レールから受電回路への多重化電力のドライブ強度を適応制御する方法であって、
    出力電力レールの出力電圧を監視するステップと、
    第1の供給電力レール選択イネーブル状態を示す第1の供給電力レール選択インジケータに応答する、
    前記出力電力レールにおける前記出力電圧の電圧レベルを、第1の供給選択回路に関連付けられた第1の基準電圧レベルと比較するステップ、
    前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第1の基準電圧レベルとの前記比較に基づいて、第1のドライブ強度インジケータを選択的に生成するステップ、および
    前記第1の供給選択回路の出力インピーダンスを可変的に調整する前記第1のドライブ強度インジケータに基づく第1のドライブ強度において、前記出力電力レールに、第1の供給電力レールにおける第1の電圧を前記第1の供給選択回路により選択的に駆動するステップと、
    第2の供給電力レール選択イネーブル状態を示す第2の供給電力レール選択インジケータに応答する、
    前記出力電力レールにおける前記出力電圧の前記電圧レベルを、第2の供給選択回路に関連付けられた第2の基準電圧レベルと比較するステップ、
    前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第2の基準電圧レベルとの前記比較に基づいて、第2のドライブ強度インジケータを選択的に生成するステップ、および
    前記第2の供給選択回路の前記出力インピーダンスを可変的に調整する前記第2のドライブ強度インジケータに基づく第2のドライブ強度において、前記出力電力レールに、第2の供給電力レールにおける第2の電圧を前記第2の供給選択回路を介して選択的に駆動するステップと、
    しきい値電圧未満の電圧レベルである前記第2の電圧に応答して、第1の供給電力レール選択イネーブル状態を示す第1の供給電力レール選択インジケータを受信するステップと、
    前記しきい値電圧以上の電圧レベルである前記第2の電圧に応答して、第2の供給電力レール選択イネーブル状態を示す第2の供給電力レール選択インジケータを受信するステップと、
    第1のダイオードドロップ接続が確立されている間に、前記第1の供給選択回路を介した前記出力電力レールへの電力供給から前記第2の供給選択回路を介した電力供給にスイッチングするための供給電力レールスイッチイネーブル状態を示す供給電力レールスイッチ信号に応答して、前記第1の供給電力レールと前記出力電力レールとの間のダイオードドロップ接続を確立するステップと
    を含む、方法。
  26. 前記第1の供給電力レールにおける前記第1の電圧を選択的に駆動するステップが、
    前記第1のドライブ強度インジケータに基づき、第1の複数の電力ヘッドスイッチのうちの1つまたは複数の電力ヘッドスイッチを選択的に駆動するステップであって、前記第1の複数の電力ヘッドスイッチの各々が、関連付けられたドライブ強度を有し、前記第1の供給電力レールと前記出力電力レールとの間に結合される、ステップを含み、
    前記第2の供給電力レールにおける前記第2の電圧を選択的に駆動するステップが、
    前記第2のドライブ強度インジケータに基づき、第2の複数の電力ヘッドスイッチのうちの1つまたは複数の電力ヘッドスイッチを選択的に駆動するステップであって、前記第2の複数の電力ヘッドスイッチの各々が、関連付けられたドライブ強度を有し、前記第2の供給電力レールと前記出力電力レールとの間に結合される、ステップを含む、請求項25に記載の方法。
  27. 第1の電力スイッチ選択信号に応答してドライブ強度インジケータを提供することを制御するためにランプ制御信号を生成するステップと、
    前記ドライブ強度インジケータのランピングレートを制御するステップと
    をさらに含む、請求項26に記載の方法。
  28. 供給電力レールスイッチディセーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記第1の供給電力レールと前記出力電力レールとの間の前記ダイオードドロップ接続を切断するステップをさらに含む、請求項25に記載の方法。
  29. 前記供給電力レールスイッチイネーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記ダイオードドロップ接続により、前記出力電力レールにおける前記第1の電圧を、第２のしきい値電圧だけ下回るような電圧を維持するステップをさらに含む、請求項25に記載の方法。
  30. 前記供給電力レールスイッチイネーブル状態を示す前記供給電力レールスイッチ信号に応答して、前記出力電力レールから前記第1の供給電力レールへの電流フローを防止または低減するステップをさらに含む、請求項25に記載の方法。
  31. 適応モードディセーブル状態を示す第1の適応モード選択信号に応答して、前記第1のドライブ強度インジケータを第1のバイパスドライブ強度インジケータとして選択的に提供するステップと、
    適応モードイネーブル状態を示す前記第1の適応モード選択信号に応答して、前記第1のドライブ強度インジケータを第1の適応ドライブ強度インジケータとして選択的に提供するステップと
    をさらに含む、請求項25に記載の方法。
  32. 適応モードディセーブル状態を示す第2の適応モード選択信号に応答して、前記第2のドライブ強度インジケータを第2のバイパスドライブ強度インジケータとして選択的に提供するステップと、
    適応モードイネーブル状態を示す前記第2の適応モード選択信号に応答して、前記第2のドライブ強度インジケータを第2の適応ドライブ強度インジケータとして選択的に提供するステップと
    をさらに含む、請求項31に記載の方法。
  33. 前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第1の基準電圧レベルとの前記比較に基づいて、前記第1のドライブ強度インジケータを選択的に生成するステップが、
    前記出力電圧と基準出力電圧との間の電圧レベルにおける比較を示す比較出力信号を生成するステップと、
    前記比較出力信号に基づいて、前記電圧レベルを示すカウンタのカウンタ値を更新するステップと、
    前記出力電圧の前記電圧レベルを示すドライブ強度インジケータを生成するステップと、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記ドライブ強度インジケータを含む前記第1のドライブ強度インジケータを生成するステップと
    を含む、請求項25に記載の方法。
  34. 前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第2の基準電圧レベルとの前記比較に基づいて、前記第2のドライブ強度インジケータを選択的に生成するステップが、
    前記出力電圧と基準出力電圧との間の電圧レベルにおける前記比較を示す比較出力信号を生成するステップと、
    前記比較出力信号に基づいて、前記電圧レベルを示すカウンタのカウンタ値を更新するステップと、
    前記出力電圧の前記電圧レベルを示す第2の電力レールドライブ強度インジケータを生成するステップと、
    前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、前記第２の電力レールドライブ強度インジケータを含む前記第2のドライブ強度インジケータを生成するステップと
    を含む、請求項25に記載の方法。
  35. 前記出力電力レールにおける前記出力電圧の前記電圧レベルと、前記第1の基準電圧レベルとの前記比較に基づいて、前記第1のドライブ強度インジケータを選択的に生成するステップが、
    基準電圧に基づいて、第1の周波数における第1の制御信号を生成するステップと、
    前記出力電力レールにおける前記出力電圧に基づいて、第2の周波数における第2の制御信号を生成するステップと、
    前記第1の供給電力レール選択イネーブル状態を示す前記第1の供給電力レール選択インジケータに応答して、前記第1の制御信号の前記第1の周波数と、前記第2の制御信号の前記第2の周波数との比較に基づいて、前記第1のドライブ強度インジケータを生成するステップと
    を含む、請求項25に記載の方法。
  36. 前記第2の供給電力レール選択イネーブル状態を示す前記第2の供給電力レール選択インジケータに応答して、前記第1の制御信号の前記第1の周波数と、前記第2の制御信号の前記第2の周波数との前記比較に基づいて、前記第2のドライブ強度インジケータを生成するステップをさらに含む、請求項35に記載の方法。
JP2018560982A 2016-05-27 2017-05-15 電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御 Active JP6956743B2 (ja)

Applications Claiming Priority (7)

Application Number Priority Date Filing Date Title
US201662342560P 2016-05-27 2016-05-27
US62/342,560 2016-05-27
US201762459187P 2017-02-15 2017-02-15
US62/459,187 2017-02-15
US15/593,809 US10684671B2 (en) 2016-05-27 2017-05-12 Adaptively controlling drive strength of multiplexed power from supply power rails in a power multiplexing system to a powered circuit
US15/593,809 2017-05-12
PCT/US2017/032632 WO2017205096A1 (en) 2016-05-27 2017-05-15 Adaptively controlling drive strength of multiplexed power from supply power rails in a power multiplexing system to a powered circuit

Publications (3)

Publication Number Publication Date
JP2019517705A JP2019517705A (ja) 2019-06-24
JP2019517705A5 JP2019517705A5 (ja) 2020-08-13
JP6956743B2 true JP6956743B2 (ja) 2021-11-02

Family

ID=58772660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018560982A Active JP6956743B2 (ja) 2016-05-27 2017-05-15 電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御

Country Status (10)

Country Link
US (1) US10684671B2 (ja)
EP (1) EP3465913B1 (ja)
JP (1) JP6956743B2 (ja)
KR (1) KR102194128B1 (ja)
CN (1) CN109075789B (ja)
BR (1) BR112018074342B1 (ja)
CA (1) CA3020739C (ja)
ES (1) ES2868626T3 (ja)
TW (1) TWI709298B (ja)
WO (1) WO2017205096A1 (ja)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9596031B2 (en) * 2005-03-01 2017-03-14 Alexander Ivan Soto System and method for a subscriber-powered network element
US9977480B2 (en) 2015-04-15 2018-05-22 Qualcomm Incorporated Selective coupling of power rails to a memory domain(s) in a processor-based system
US10050448B2 (en) 2015-04-15 2018-08-14 Qualcomm Incorporated Providing current cross-conduction protection in a power rail control system
US10614766B2 (en) * 2016-05-19 2020-04-07 Novatek Microelectronics Corp. Voltage regulator and method applied thereto
US10439602B2 (en) * 2016-07-07 2019-10-08 ProGrAnalog Corporation Electronic power switch
CN108073211B (zh) * 2016-11-11 2020-07-10 中芯国际集成电路制造(上海)有限公司 一种保持电压的产生电路及电子设备
US10529407B2 (en) 2017-07-20 2020-01-07 Samsung Electronics Co., Ltd. Memory device including a plurality of power rails and method of operating the same
KR102499510B1 (ko) * 2017-09-01 2023-02-14 삼성전자주식회사 전원 공급 회로 및 이를 포함하는 반도체 패키지
CN110244590B (zh) * 2018-03-09 2021-09-03 华大半导体有限公司 多功能定时器
US11019747B2 (en) * 2018-05-10 2021-05-25 Microsoft Technology Licensing, Llc DC bus architecture for datacenters
US10956352B2 (en) 2018-05-29 2021-03-23 Continental Automotive Systems, Inc. Automatic location based addressing method for network participants in a serial bus system
US20200019229A1 (en) * 2018-07-11 2020-01-16 Qualcomm Incorporated Power sequencing based on active rail
FR3086457A1 (fr) * 2018-09-25 2020-03-27 Dolphin Design Puce de circuit integre
KR20200084987A (ko) * 2019-01-03 2020-07-14 삼성전자주식회사 전력을 제어하기 위한 전자 회로
US10714152B1 (en) * 2019-05-29 2020-07-14 Advanced Micro Devices, Inc. Voltage regulation system for memory bit cells
CN111130322B (zh) * 2019-12-31 2021-09-17 上海联影医疗科技股份有限公司 开关管驱动电路的驱动方法
CN113972708A (zh) * 2020-07-23 2022-01-25 名硕电脑(苏州)有限公司 电子装置
US11640834B2 (en) * 2020-10-24 2023-05-02 Mediatek Singapore Pte. Ltd. Voltage droop reduction with a secondary power supply
KR20220169850A (ko) * 2021-06-21 2022-12-28 에스케이하이닉스 주식회사 파워스위칭동작을 수행하는 전자장치
US11687106B1 (en) * 2022-05-09 2023-06-27 Qualcomm Incorporated Systems and methods for adaptive power multiplexing with a first type of power multiplexer and a second type of power multiplexer

Family Cites Families (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833293B2 (ja) 1991-09-20 1998-12-09 日本電気株式会社 直流電源切替装置
US6281724B1 (en) 1998-11-17 2001-08-28 Analog Devices, Inc. Circuit for partial power-down on dual voltage supply integrated circuits
KR100582380B1 (ko) 1999-06-30 2006-05-23 주식회사 하이닉스반도체 동작모드에 따라 선별적으로 파워를 공급하는 파워공급장치
JP2001268814A (ja) 2000-03-17 2001-09-28 Internatl Business Mach Corp <Ibm> 電源供給装置、電気機器および電力供給方法
DE10120790A1 (de) 2001-04-27 2002-11-21 Infineon Technologies Ag Schaltungsanordnung zur Verringerung der Versorgungsspannung eines Schaltungsteils sowie Verfahren zum Aktivieren eines Schaltungsteils
US20040217653A1 (en) * 2003-04-29 2004-11-04 Neidorff Robert Alan Supply selection circuit with programmable hysteresis
US7498836B1 (en) 2003-09-19 2009-03-03 Xilinx, Inc. Programmable low power modes for embedded memory blocks
US7061215B2 (en) * 2003-10-02 2006-06-13 Intersil Americas Inc. Cascadable current-mode regulator
WO2005119532A2 (en) 2004-06-04 2005-12-15 The Regents Of The University Of California Low-power fpga circuits and methods
JP4894014B2 (ja) * 2004-06-15 2012-03-07 エスティー‐エリクソン、ソシエテ、アノニム 集積回路のための電源の適応制御
US7370214B2 (en) * 2005-03-24 2008-05-06 Silicon Laboratories Inc. Automatically switching power supply sources for a clock circuit
US7589584B1 (en) 2005-04-01 2009-09-15 Altera Corporation Programmable voltage regulator with dynamic recovery circuits
TW200710744A (en) 2005-05-19 2007-03-16 Nxp Bv Transponder with an improved voltage limiter circuit
US7298181B2 (en) * 2005-12-06 2007-11-20 Pulsecore Semiconductor Corp. Highest supply selection circuit
JP2007201853A (ja) * 2006-01-27 2007-08-09 Renesas Technology Corp 半導体集積回路
US20070210750A1 (en) 2006-03-08 2007-09-13 Samsung Electronics Co., Ltd. Power supply device and power supplying method for power supply device
US7688102B2 (en) * 2006-06-29 2010-03-30 Samsung Electronics Co., Ltd. Majority voter circuits and semiconductor devices including the same
US7630270B2 (en) 2006-08-21 2009-12-08 Texas Instruments Incorporated Dual mode SRAM architecture for voltage scaling and power management
TWI322346B (en) * 2006-10-18 2010-03-21 Asustek Comp Inc Power supply system
US7673160B2 (en) 2006-10-19 2010-03-02 International Business Machines Corporation System and method of power management for computer processor systems
US7737720B2 (en) 2007-05-03 2010-06-15 Arm Limited Virtual power rail modulation within an integrated circuit
FR2916288B1 (fr) * 2007-05-18 2009-08-21 Commissariat Energie Atomique Dispositif d'alimentation d'un circuit electronique et circuit electronique
TWI349842B (en) 2007-12-12 2011-10-01 Univ Nat Chiao Tung Self-aware adaptive power control system
US8183713B2 (en) 2007-12-21 2012-05-22 Qualcomm Incorporated System and method of providing power using switching circuits
JP2009296392A (ja) 2008-06-06 2009-12-17 Panasonic Corp 電源選択装置
CN101557122B (zh) * 2009-02-24 2010-12-01 深圳市民展科技开发有限公司 双电源选择电路
US8139436B2 (en) 2009-03-17 2012-03-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated circuits, systems, and methods for reducing leakage currents in a retention mode
US8406075B2 (en) 2009-04-03 2013-03-26 Taiwan Semiconductor Manufacturing Company, Ltd. Ultra-low leakage memory architecture
TWI405408B (zh) * 2009-04-14 2013-08-11 Novatek Microelectronics Corp 可連續提供電源之切換控制方法及其相關裝置與電源供應系統
WO2011031888A1 (en) 2009-09-09 2011-03-17 Marvell World Trade Ltd. Memory with multiple power supplies and/or multiple low power modes
US8423946B1 (en) 2010-05-25 2013-04-16 Marvell International Ltd. Circuitry having programmable power rails, architectures, apparatuses, and systems including the same, and methods and algorithms for programming and/or configuring power rails in an integrated circuit
FR2967796A1 (fr) 2010-11-18 2012-05-25 St Microelectronics Sa Procede et systeme de gestion de l'alimentation d'un composant, par exemple un processeur et d'une memoire, par exemple une memoire cache dudit processeur
JP5260706B2 (ja) * 2011-06-24 2013-08-14 レノボ・シンガポール・プライベート・リミテッド 計時回路を備える携帯式電子機器の電力システム
US9337660B1 (en) 2011-12-13 2016-05-10 Marvell Israel (M.I.S.L) Ltd. Switching arrangement for power supply from multiple power sources
JP5497115B2 (ja) 2012-01-27 2014-05-21 三菱電機株式会社 電源切替装置及び配電盤
CN103377692B (zh) 2012-04-25 2016-01-20 联发科技股份有限公司 用于双功率存储器的预解码器及双功率存储器
US9223384B2 (en) * 2012-07-31 2015-12-29 Qualcomm Incorporated Synthesizing intermediate performance levels in integrated circuits, and related processor systems, methods, and computer-readable media
KR102038041B1 (ko) 2012-08-31 2019-11-26 에스케이하이닉스 주식회사 전원 선택 회로
JP5939101B2 (ja) * 2012-09-12 2016-06-22 富士通株式会社 半導体装置
JP2014067191A (ja) * 2012-09-25 2014-04-17 Fujitsu Ltd 演算処理回路及び電源制御方法
US9299394B2 (en) 2012-10-04 2016-03-29 Broadcom Corporation Method and circuit for reducing current surge
JP5886732B2 (ja) 2012-12-04 2016-03-16 東芝三菱電機産業システム株式会社 電源切換装置
US9484917B2 (en) 2012-12-18 2016-11-01 Intel Corporation Digital clamp for state retention
JP5787868B2 (ja) * 2012-12-26 2015-09-30 京セラドキュメントソリューションズ株式会社 電源装置及びこれを備えた画像形成装置
TWI459189B (zh) 2012-12-27 2014-11-01 Giga Byte Tech Co Ltd 主機板及其電源管理方法
US9785181B2 (en) 2013-01-15 2017-10-10 Nec Corporation Power network system operation method
US9766678B2 (en) * 2013-02-04 2017-09-19 Intel Corporation Multiple voltage identification (VID) power architecture, a digital synthesizable low dropout regulator, and apparatus for improving reliability of power gates
KR102088808B1 (ko) 2013-04-19 2020-03-13 삼성전자주식회사 듀얼 파워 레일을 포함하는 시스템 온 칩 및 그것의 전압 공급 방법
US9059696B1 (en) 2013-08-01 2015-06-16 Altera Corporation Interposer with programmable power gating granularity
US9647453B2 (en) * 2013-08-02 2017-05-09 Samsung Electronics Co., Ltd. Dual supply memory
US9768160B2 (en) 2013-08-09 2017-09-19 Infineon Technologies Austria Ag Semiconductor device, electronic circuit and method for switching high voltages
US20150067290A1 (en) 2013-09-04 2015-03-05 Qualcomm Incorporated Memory access time tracking in dual-rail systems
US9423865B2 (en) 2013-09-13 2016-08-23 Globalfoundries Inc. Accelerating microprocessor core wake up via charge from capacitance tank without introducing noise on power grid of running microprocessor cores
US9563263B2 (en) * 2013-12-19 2017-02-07 Intel Corporation Graphics processor sub-domain voltage regulation
US10396553B2 (en) * 2014-08-29 2019-08-27 Telefonaktiebolaget Lm Ericsson (Publ) System and method for control of multiple voltage regulators
KR102275497B1 (ko) * 2014-10-20 2021-07-09 삼성전자주식회사 전원 경로 제어기를 포함하는 시스템 온 칩 및 전자 기기
US9570941B2 (en) 2014-10-31 2017-02-14 Nxp B.V. Autonomous power supply
CN204190484U (zh) 2014-11-03 2015-03-04 合肥宝龙达信息技术有限公司 一种供电切换电路
US9977480B2 (en) 2015-04-15 2018-05-22 Qualcomm Incorporated Selective coupling of power rails to a memory domain(s) in a processor-based system
US10050448B2 (en) 2015-04-15 2018-08-14 Qualcomm Incorporated Providing current cross-conduction protection in a power rail control system
US10108212B2 (en) * 2015-09-22 2018-10-23 Intel Corporation Digital low drop-out voltage controller including embedded dual-loop feedback for minimum energy point operation
JP6623696B2 (ja) * 2015-11-09 2019-12-25 株式会社ソシオネクスト 電源装置及び半導体装置
US20170308153A1 (en) * 2016-04-25 2017-10-26 Mediatek Inc. Power delivery system for multicore processor chip
KR102032327B1 (ko) * 2016-11-22 2019-10-15 에스케이하이닉스 주식회사 디지털 ldo 레귤레이터 및 이를 사용하는 저항 변화 메모리 장치

Also Published As

Publication number Publication date
TW201813310A (zh) 2018-04-01
TWI709298B (zh) 2020-11-01
CN109075789B (zh) 2022-06-17
JP2019517705A (ja) 2019-06-24
BR112018074342B1 (pt) 2024-01-09
US20170346299A1 (en) 2017-11-30
KR102194128B1 (ko) 2020-12-22
CA3020739A1 (en) 2017-11-30
EP3465913B1 (en) 2021-03-17
BR112018074342A2 (pt) 2019-03-06
EP3465913A1 (en) 2019-04-10
CA3020739C (en) 2022-06-21
ES2868626T3 (es) 2021-10-21
WO2017205096A1 (en) 2017-11-30
CN109075789A (zh) 2018-12-21
KR20190010569A (ko) 2019-01-30
US10684671B2 (en) 2020-06-16

Similar Documents

Publication Publication Date Title
JP6956743B2 (ja) 電力多重化システムにおける供給電力レールから受電回路への多重化電力のドライブ強度の適応制御
US10050448B2 (en) Providing current cross-conduction protection in a power rail control system
EP3283937B1 (en) Providing current cross-conduction protection in a power rail control system
KR102387203B1 (ko) 병합된 파워 레일을 통해 전원전압을 공급받는 시스템 온 칩 및 이를 포함하는 모바일 시스템
US9423810B2 (en) Voltage regulator and control method thereof
EP2380174B1 (en) Self-tuning of signal path delay in circuit employing multiple voltage domains
US8046622B2 (en) Dynamically scaling apparatus for a system on chip power voltage
EP3304736A1 (en) Voltage level shifters employing preconditioning circuits, and related systems and methods
JP6845220B2 (ja) 被給電回路に電圧を供給するレートを制御するためのスイッチ式電力制御回路ならびに関連するシステムおよび方法
JP2008520014A (ja) 複数の基準回路を用いて電圧及び周波数を制御する装置及び方法
KR20160050840A (ko) 고속 전류 모드 로직 제어 장치 및 방법

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20181128

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200501

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20200501

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200703

A871 Explanation of circumstances concerning accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A871

Effective date: 20200703

A975 Report on accelerated examination

Free format text: JAPANESE INTERMEDIATE CODE: A971005

Effective date: 20201001

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20200930

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20201012

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210112

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20210405

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20210702

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20210906

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20211005

R150 Certificate of patent or registration of utility model

Ref document number: 6956743

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150