JP6934057B2 - 走査駆動回路、駆動回路及び表示装置 - Google Patents
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- カスケード接続された複数の駆動ユニットを含み、N段目(Nは5以上の整数)の駆動ユニットは表示領域のN段目の走査ラインに対して駆動動作を行う駆動回路において、前記N段目の駆動ユニットは、
N−4段目の駆動ユニットのカスケード信号を受信するとともに、前記N−4段目の駆動ユニットのカスケード信号に基づいて前記N段目の走査ラインの走査レベル信号を生成するプルアップ制御モジュールと、
前記走査レベル信号及び第1のクロック信号に基づいて、前記第1のクロック信号がローレベルであるときに前記N段目の走査ラインの走査信号をプルダウンするプルアップモジュールと、を含み、
前記プルアップ制御モジュールは第1の制御ユニットと第2の制御ユニットを含み、前記第1の制御ユニットの入力端子と制御端子にはそれぞれ前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の制御ユニットの出力端子からは前記走査レベル信号が出力され、前記第2の制御ユニットの制御端子には第2のクロック信号が入力され、前記第2のクロック信号がハイレベルのときに前記走査レベル信号が小さくなるように制御することで、前記N段目の走査ラインの走査信号は前記第1のクロック信号がローレベルであるときに前記プルアップモジュールによりプルダウンされ、
前記第1のクロック信号と前記第2のクロック信号は反転した信号であり、
前記N段目の駆動ユニットはさらにブートストラップコンデンサを含み、前記N段目の走査ラインの走査信号の電圧を上昇させ、前記ブートストラップコンデンサの一端は前記プルアップ制御モジュールの出力端子に接続され、前記ブートストラップコンデンサの他端には前記N段目の走査ラインの走査信号が入力される駆動回路。 - 前記第1の制御ユニットは第1の薄膜トランジスタと第2の薄膜トランジスタを含み、前記第1の薄膜トランジスタの入力端子には前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタの制御端子にはそれぞれ前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の薄膜トランジスタの出力端子は前記第2の薄膜トランジスタの入力端子に接続され、前記第2の薄膜トランジスタの出力端子からは前記走査レベル信号が出力される、請求項1に記載の回路。
- 前記第2の制御ユニットは第3の薄膜トランジスタと第4の薄膜トランジスタを含み、前記第3の薄膜トランジスタの入力端子は前記第1の薄膜トランジスタの出力端子に接続され、前記第3の薄膜トランジスタの制御端子には第2のクロック信号が入力され、前記第3の薄膜トランジスタの出力端子からは前記走査レベル信号が出力され、前記第4の薄膜トランジスタの入力端子は前記第1の薄膜トランジスタの出力端子に接続され、前記第4の薄膜トランジスタの制御端子には前記走査レベル信号が入力され、前記第4の薄膜トランジスタの出力端子からは前記N段目の走査ラインの走査信号が出力される、請求項2に記載の回路。
- 前記プルアップモジュールは第5の薄膜トランジスタと第6の薄膜トランジスタを含み、前記第5の薄膜トランジスタの制御端子は前記プルアップ制御モジュールの出力端子に接続され、前記第5の薄膜トランジスタの入力端子には前記第1のクロック信号が入力され、前記第5の薄膜トランジスタの出力端子からはN段目のカスケード信号が出力され、前記第6の薄膜トランジスタの制御端子は前記プルアップ制御モジュールの出力端子に接続され、前記第6の薄膜トランジスタの入力端子には前記第1のクロック信号が入力され、前記第6の薄膜トランジスタの出力端子からは前記N段目の走査ラインの走査信号が出力される、請求項1に記載の回路。
- N−1段目、N−2段目、N−3段目とN−4段目の駆動ユニットは、それぞれN−1段目、N−2段目、N−3段目とN−4段目の走査ラインに対して駆動動作を行い、対応するプルアップ制御モジュールが開始トリガ信号を受信する、請求項1に記載の回路。
- N段目の走査ラインに対して駆動動作を行う走査駆動回路において、
N−4段目の駆動ユニットのカスケード信号を受信するとともに、前記N−4段目の駆動ユニットのカスケード信号に基づいて前記N段目の走査ラインの走査レベル信号を生成するプルアップ制御モジュールと、
前記走査レベル信号及び第1のクロック信号に基づいて、前記第1のクロック信号がローレベルであるときに前記N段目の走査ラインの走査信号をプルダウンするプルアップモジュールと、を含み、
前記プルアップ制御モジュールは第1の制御ユニットと第2の制御ユニットを含み、前記第1の制御ユニットの入力端子と制御端子にはそれぞれ前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の制御ユニットの出力端子からは前記走査レベル信号が出力され、前記第2の制御ユニットの制御端子には第2のクロック信号が入力され、前記第2のクロック信号がハイレベルのときに前記走査レベル信号が小さくなるように制御することで、前記N段目の走査ラインの走査信号は前記第1のクロック信号がローレベルであるときに前記プルアップモジュールによりプルダウンされる、走査駆動回路。 - 前記第1のクロック信号と前記第2のクロック信号は反転した信号である、請求項6に記載の回路。
- 前記第1の制御ユニットは第1の薄膜トランジスタと第2の薄膜トランジスタを含み、前記第1の薄膜トランジスタの入力端子には前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の薄膜トランジスタと前記第2の薄膜トランジスタの制御端子にはそれぞれ前記N−4段目の駆動ユニットのカスケード信号が入力され、前記第1の薄膜トランジスタの出力端子は前記第2の薄膜トランジスタの入力端子に接続され、前記第2の薄膜トランジスタの出力端子からは前記走査レベル信号が出力される、請求項7に記載の回路。
- 前記第2の制御ユニットは第3の薄膜トランジスタと第4の薄膜トランジスタを含み、前記第3の薄膜トランジスタの入力端子は前記第1の薄膜トランジスタの出力端子に接続され、前記第3の薄膜トランジスタの制御端子には第2のクロック信号が入力され、前記第3の薄膜トランジスタの出力端子からは前記走査レベル信号が出力され、前記第4の薄膜トランジスタの入力端子は前記第1の薄膜トランジスタの出力端子に接続され、前記第4の薄膜トランジスタの制御端子には前記走査レベル信号が入力され、前記第4の薄膜トランジスタの出力端子からは前記N段目の走査ラインの走査信号が出力される、請求項8に記載の回路。
- 前記プルアップモジュールは第5の薄膜トランジスタと第6の薄膜トランジスタを含み、前記第5の薄膜トランジスタの制御端子は前記プルアップ制御モジュールの出力端子に接続され、前記第5の薄膜トランジスタの入力端子には前記第1のクロック信号が入力され、前記第5の薄膜トランジスタの出力端子からはN段目のカスケード信号が出力され、前記第6の薄膜トランジスタの制御端子は前記プルアップ制御モジュールの出力端子に接続され、前記第6の薄膜トランジスタの入力端子には前記第1のクロック信号が入力され、前記第6の薄膜トランジスタの出力端子からは前記N段目の走査ラインの走査信号が出力される、請求項6に記載の回路。
- 前記N段目の走査ラインの走査信号の電圧を上昇させるブートストラップコンデンサをさらに含み、
前記ブートストラップコンデンサの一端は前記プルアップ制御モジュールの出力端子に接続され、前記ブートストラップコンデンサの他端には前記N段目の走査ラインの走査信号が入力される、請求項6に記載の回路。 - 下段のカスケード信号に基づいて、前記N段目の走査ラインの走査レベル信号をプルダウンするプルダウンモジュールと、
前記N段目の走査ラインの走査レベル信号のローレベルを維持するプルダウン維持モジュールと、
プルダウンのローレベルを提供する定電圧源と、をさらに含む、請求項6に記載の回路。 - 請求項1に記載の駆動回路を含む、表示装置。
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