JP6922128B2 - 薄膜キャパシター及びその製造方法 - Google Patents
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Description
本発明は、薄膜キャパシター及びその製造方法に関するものである。
近年、スマートフォンのＡＰ（Ａｐｐｌｉｃａｔｉｏｎ ｐｒｏｃｅｓｓｏｒ）の薄型化により、積層セラミックキャパシター（ＭＬＣＣ；ｍｕｌｔｉ ｌａｙｅｒ ｃｅｒａｍｉｃ ｃａｐａｃｉｔｅｒ）よりも厚さの小さい薄膜キャパシターの必要性が増大している。
薄膜キャパシターは、薄膜（ｔｈｉｎ ｆｉｌｍ）技術を用いて薄型のキャパシターを開発することができるという利点を有するが、ＭＬＣＣに比べて積層できる誘電体の層数の制約が大きいため、大容量を実現するには困難さがある。
薄膜技術であるゾル−ゲル（ｓｏｌ−ｇｅｌ）法、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法、ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）及びＰＬＤ（Ｐｕｌｓｅｄ Ｌａｓｅｒ Ｄｅｐｏｓｉｔｉｏｎ）などにより蒸着された薄膜は、蒸着条件に応じて非常に良好な特性を有することができる。しかし、それを多層に積層する場合、下部電極またはシード（ｓｅｅｄ）層の役割を果たす層の膜質が、その上に蒸着される誘電体層の特性に影響するため、通常、層数が増加するほど誘電体層の特性が急激に劣化する恐れがある。
具体的に、キャパシターの製造工程時に、下部電極は、非常に良好に平坦な膜を蒸着することが可能であるが、上記下部電極上に誘電体層を蒸着し、上記誘電体層上に電極層を蒸着すると、誘電体層を形成する誘電体材料の結晶粒度（ｇｒａｉｎ）によっては電極層の粗さ（ｒｏｕｇｈｎｅｓｓ）が大幅に増加し得る。これは、誘電体層の表面の粗さが上部電極の表面状態においてもほぼ類似した粗さで反映されるためである。
粗い表面を有する電極層をシード層として当該電極層上に誘電体層を蒸着する場合、平坦でないシード層上に誘電体材料が蒸着されることにより、上記誘電体層の結晶性が非常に悪くなり、誘電体層表面の粗さも大幅に増加し得る。
上記のような積層が多数繰り返されると、キャパシターの積層構造は、誘電体層が不規則に形成された粗粒度の多結晶質粒塊を含むことになり、誘電率が劣化するだけでなく、粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）を介した電流の漏れ（ｌｅａｋａｇｅ）特性が悪化し、積層によりキャパシターを製作することが困難となる。
したがって、誘電体層の特性を良好に維持しながらも、従来よりも多層に積層することができる薄膜キャパシターを開発する必要性がある。
下記先行技術文献に記載の特許文献は、キャパシターについて開示している。
本発明の様々な目的の一つは、積層構造内に平坦な表面状態を有する電極層を有することで、従来よりも多層に積層することが可能となるため、大きな静電容量を確保するとともに、誘電体層の特性を良好に維持することができる薄膜キャパシターを提供することにある。
本発明により提案する様々な解決手段の一つは、基板上に誘電体層を挟んで互いに交互に積層された複数の第１電極層及び複数の第２電極層を含む本体を含み、第１及び第２電極層の表面粗さが誘電体層の表面粗さより小さいようにすることで、容量及び誘電体層の特性の両方を確保することができるようにすることである。
本発明の一実施形態による薄膜キャパシターは、誘電体層よりも表面粗さが小さい電極層を含んで積層構造を形成することで、従来よりも多層に積層することができるため、大きな静電容量を確保するとともに、誘電体層の特性を良好に維持することができる。
以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（または強調表示や簡略化表示）されることがある。
以下、本発明による薄膜キャパシターについて説明する。
図１は本発明の一実施形態による薄膜キャパシターの概略的な断面図を示したものであり、図２は図１のＡ部分の拡大図を示したものである。
図１及び図２を参照すると、本発明の一実施形態による薄膜キャパシターは、基板１０上に誘電体層１２を挟んで交互に積層された第１電極層１１、１４及び複数の第２電極層１３を含む本体を備え、上記第１及び第２電極層１５の表面粗さが上記誘電体層１２の表面粗さより小さくなるように形成されている。
上記基板１０は、上記第１電極層１１と接し、絶縁性を有するものであって、Ａｌ２Ｏ３、ＳｉＯ２／Ｓｉ、ＭｇＯ、ＬａＡｌＯ３、及びＳｒＴｉＯ３から選択された一つ以上の材料からなることができるが、これに限定されるものではない。上記基板１０は十分な平坦度及び表面粗さを有することが好ましい。
上記本体は、上記基板１０上に第１電極層１１が形成され、上記第１電極層１１上に誘電体層１２が形成され、上記誘電体層１２上に第２電極層１３が形成された積層構造を有し、複数の第１電極層１１と第２電極層１３とが誘電体層１２を挟んで交互に複数個積層された積層体を含む。
本発明において、「第１」及び「第２」とは互いに異なる極性を意味することができる。
上記本体は、上記第１及び第２電極層１５とそれぞれ電気的に接続された第１及び第２ビア３１、３２と、上記本体の上面に配置され、上記第１及び第２ビアとそれぞれ接続された第１及び第２接続電極４１、４２と、上記第１及び第２接続電極上に配置された第１及び第２電極パッド５１、５２と、上記積層体、第１及び第２ビア、及び第１及び第２接続電極を囲むように形成された保護層２５と、を含むことができる。
上記第１及び第２ビアと第１及び第２接続電極は、同一の材料からなり、めっき工程により形成することができる。
上記第１及び第２電極パッドは、導電性材料からなり、めっき工程により形成することができる。
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などを含むことができるが、これに限定されるものではない。
上記第１及び第２電極パッド５１、５２は、シード（ｓｅｅｄ）層５１ａ、５２ａと、上記シード層上に形成された電極層５１ｂ、５２ｂと、を含むことができる。
上記保護層２５は、外部からの湿度と酸素との化学反応による材料の劣化または汚染、及び基板に実装時における上記積層体、第１及び第２ビア、及び第１及び第２接続電極の破損を防止するために形成することができる。
上記保護層２５は、耐熱性の高い材料からなることができ、例えば、ポリイミドなどの有機系の熱硬化性材料または光硬化性材料からなることができる。
上記第１及び第２電極層１５は、一定のパターンを有しない一つの層に形成されることができる。
上記第１及び第２電極層１５は導電性材料からなることができる。
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などを含むことができるが、これに限定されるものではない。
高誘電率の薄膜である誘電体層の形成過程で高温の熱履歴が付随して生じる恐れがある。そのため、熱により電極層が誘電体層に拡散するか、誘電体層と反応してキャパシターに漏れ電流が増加するという問題が発生し得る。
上記第１及び第２電極層１５の場合、電極層に高融点材料である白金（Ｐｔ）を含有させることで、高温状態において誘電体層中に拡散することや誘電体層と反応することを減少させることができる。
上記誘電体層１２は、高い誘電率を有する物質としてペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料を含むことができる。
上記ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料は、これに限定されるものではないが、誘電率が大きい誘電体材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料、（Ｂａ、Ｓｒ）ＴｉＯ３系材料、ＰＺＴ系材料などであることができる。
通常、粗い表面を有する電極層上に誘電体層を形成すると、シード層の役割を果たす上記電極層が充分に平坦な表面を有しないため、上記誘電体層の結晶性が非常に悪くなり、表面状態の粗さも大幅に増加し得る。上記のような積層が多数繰り返されると、誘電体層が不規則に形成された粗粒度の多結晶質粒塊を含むことになり、誘電率が劣化するだけでなく、粒界（ｇｒａｉｎ ｂｏｕｎｄａｒｙ）を介した電流の漏れ（ｌｅａｋａｇｅ）特性が悪くなって、積層によりキャパシターを製作することが困難となる。
図２を参照すると、本発明の一実施形態による薄膜キャパシターは、上記第１及び第２電極層１５の表面粗さが上記誘電体層１２の表面粗さより小さくなるように形成される。これにより、電極層と誘電体層を多層に積層することが可能となるため、キャパシターの容量及び誘電体層の特性を確保することができる。
上記第１及び第２電極層１５並びに上記誘電体層１２の表面粗さは上面の表面粗さであり、上記第１及び第２電極層１５は上記誘電体層１２に比べて平坦な表面を有することができる。
上記誘電体層１２の表面粗さ（Ｒａ）は２〜５ｎｍとすることができ、上記第１及び第２電極層１５の表面粗さ（Ｒａ）は０．５〜１．５ｎｍとすることができる。
キャパシターの容量は、誘電体層の物質の誘電率が高いほど増加し、誘電体層と電極層とが接する表面積を広くするほど、または誘電体層の厚さを小さくするほど、増加する。したがって、キャパシターの容量を充分に確保するための方法として、誘電体層と内部電極とが接する表面積を広げるためには、電極層と誘電体層が多層に積層された構造を有し、且つ層の厚みが電流の漏れ特性についての要件を満たす厚さとなるように薄く製作されなければならない。
本発明による薄膜キャパシターにおいては、上記誘電体層１２の上面と上記第１及び第２電極層１５の下面とが接する表面積を増加させることができ、上記誘電体層を連続的に形成することができるため、キャパシターの高容量を確保することができる。
具体的に、上記誘電体層１２の上面の表面粗さと上記第１及び第２電極層１５の表面粗さとの差が１ｎｍ〜４ｎｍである場合、誘電体層の上面が鏡面形態であって平坦な表面状態を有する場合に比べて、上記第１及び第２電極層の下面と接する表面積を増加させることができるという効果を得ることができる。
また、上記薄膜キャパシターは、誘電体層を形成するためのシード層の役割を果たす上記第１及び第２電極層の表面を平坦にして、上記第１及び第２電極層上に形成された誘電体層の表面粗さが不規則に形成されないようにすることができ、第１及び第２電極層並びに誘電体層が多層に積層されることができる。これにより、キャパシターの容量を確保することができ、誘電体層の特性劣化を防止することができる。
すなわち、上記第１及び第２電極層１５の上面の表面粗さが上記誘電体層１２の上面の表面粗さより小さいと、上記第１及び第２電極層の上面と上記誘電体層の下面の界面が平坦なものになることで、第１及び第２電極層並びに誘電体層が多層に積層された構造を実現することができる。
以下、本発明による薄膜キャパシターの製造方法について説明する。
図３ａ〜図３ｇは、本発明の他の実施形態による薄膜キャパシターの製造方法を説明するための概略的な工程断面図を示したものである。
上記図３ａ〜図３ｇを参照すると、本発明の一実施形態による薄膜キャパシターの製造方法は、少なくとも一面に下部電極１１が形成された基板１０を提供する段階と、下部電極１１上に誘電体層１２を形成する段階と、誘電体層上に電極層１５を形成する段階と、を含み、上記誘電体層１２と電極層１５は２層以上に交互に積層され、電極層１５の表面粗さが誘電体層１２の表面粗さより小さい。
図３ａを参照すると、一面に下部電極１１が形成された基板１０を提供する。
上記基板１０は、上記第１電極層１１の直下の層で、絶縁性を有するものであって、Ａｌ２Ｏ３、ＳｉＯ２／Ｓｉ、ＭｇＯ、ＬａＡｌＯ３及びＳｒＴｉＯ３から選択された一つ以上の材料からなることができるが、これに限定されるものではない。上記基板は十分な平坦度及び表面粗さを有することが好ましい。
上記下部電極１１は、上記基板上に形成され、導電性材料からなることができる。
上記導電性材料は、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。
上記下部電極１１は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法、真空蒸着（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法などの気相合成法により形成することができ、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程とドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程により加工することができる。
上記下部電極１１は、上面に形成される誘電体層の高い結晶性のために平坦な表面を有することができる。
次に、図３ｂを参照すると、上記下部電極１１上に誘電体層１２を形成する。上記誘電体層１２は、高い誘電率を有する物質としてペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料を含むことができる。
上記ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）材料は、これに限定されるものではないが、誘電率が大きく変わり得る誘電体材料、例えば、チタン酸バリウム（ＢａＴｉＯ３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ３）系材料、（Ｂａ、Ｓｒ）ＴｉＯ３系材料、ＰＺＴ系材料などであることができる。
上記誘電体層１２は、ゾル−ゲル（ｓｏｌ−ｇｅｌ）法、スパッタリング法、レーザーアブレーション（ｌａｓｅｒ ａｂｌａｔｉｏｎ）法などにより形成することができる。
上記誘電体層１２は、高誘電率を確保するために、高い結晶性を有することができる。
上記誘電体層の結晶性は、誘電体層の形成時の温度、または形成後のアニール温度によって調節されることができる。
上記誘電体層の形成時の温度または形成後のアニール温度が高温である場合、上記誘電体層の結晶性が高くなることができる。
上記誘電体層を形成する時に、上記誘電体層を構成する多結晶質粒塊（ｇｒａｉｎ）は、結晶成長方向が（１００）面、（１１１）面、及び（１１０）面の少なくとも２種以上であることができ、上記多結晶質粒塊の結晶成長方向は、上記形成時の温度または形成後のアニール温度によって調節されることができる。
上記誘電体層を構成する多結晶質粒塊が（１００）面方向に成長する場合、上記誘電体層は大きい柱状に結晶が成長することができ、上記誘電体層のグレインが（１１１）面方向に成長する場合、上記誘電体層は四面体状に結晶が成長することができ、上記誘電体層を構成する多結晶質粒塊が（１１０）面方向に成長する場合、上記誘電体層は三角柱状に結晶が成長することができる。
上記誘電体層がスパッタリング法により形成される場合、上記誘電体層は、数十ｎｍ〜数百ｎｍ程度のサイズの粒度を有する多結晶質粒塊で構成することができる。上記粒度を有する多結晶質粒塊は柱状または塊状に成長させることができ、上記誘電体層の上部表面は、各結晶粒の凹凸形状によって粗くなり得る。
上記誘電体層１２の表面粗さ（Ｒａ）は２〜５ｎｍであることができる。
上記誘電体層の膜厚が薄いほど、電場強度が大きくなるため、高い容量を確保することができる。上記誘電体層の膜厚が目標の厚さ値より厚く形成される場合、トリミング（ｔｒｉｍｍｉｎｇ）工程により緩やかな粗さを有するようにすることができる。
上記トリミング工程は、イオンビームエッチング（ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ）法などの乾式エッチング法または化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの方法であることができる。
上記誘電体層の膜厚が薄すぎる場合、漏れ電流が増加したり、誘電率が減少したりするという問題が発生し得るため、適正な誘電体層の厚さを設定する必要がある。
上記誘電体層を形成する前に、上記下部電極が形成された基板を高い温度で所定時間維持するか、上記下部電極の表面にプラズマまたはイオンを照射することで、表面の平坦化のための表面処理を行うことができる。
次に、図３ｃ〜図３ｇを参照すると、上記誘電体層１２上に電極層１５を形成する。
上記電極層１５は、導電性材料からなることができ、例えば、銅（Ｃｕ）、アルミニウム（Ａｌ）、金（Ａｕ）、銀（Ａｇ）、白金（Ｐｔ）などであることができるが、これに限定されるものではない。上記電極層は上記下部電極と同一の材料からなることができる。
上記電極層は、上記誘電体層上にスパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法、真空蒸着（ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）法などの気相合成法により形成することができ、フォトリソグラフィ（ｐｈｏｔｏｌｉｔｈｏｇｒａｐｈｙ）工程とドライエッチング（ｄｒｙ ｅｔｃｈｉｎｇ）工程により加工することができる。
上記電極層の表面粗さ（Ｒａ）は０．５〜１．５ｎｍであることができ、上記誘電体層の表面粗さより小さい。すなわち、上記電極層は上記誘電体層に比べて平坦な表面を有することができる。
上記電極層が平坦な表面を有することで、上記誘電体層１２と上記電極層１５を２層以上に交互に積層することができる。
上記電極層の表面粗さが０．５〜１．５ｎｍの範囲を満たすと、後で形成される誘電体層の高い結晶性を確保することができる。
上記電極層の形成工程が完了した後、上記電極層の表面粗さが１．５ｎｍを超える場合には、図３ｄ及び図３ｇのように上記電極層の表面に表面処理を施すことで平坦な表面を有する電極層１５を形成することができる。
上記表面処理は上記電極層の表面を平坦化する工程であって、エッチング（ｅｔｃｈｉｎｇ）及び研磨（ｐｏｌｉｓｈｉｎｇ）により行うことができ、例えば、イオンビームエッチング（ｉｏｎ ｂｅａｍ ｅｔｃｈｉｎｇ）法などの乾式エッチング法または化学機械研磨（ＣＭＰ；Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）などの方法であることができるが、これに限定されるものではない。
本発明による薄膜キャパシターの製造方法は、上記誘電体層の粗さを大きくし、上記誘電体層を形成するためのシード層の役割を果たす電極層の表面を平坦にして、多層に積層可能とすることで、キャパシターの容量を確保することができ、誘電体層の特性劣化を防止することができる。
その後、上記電極層が外部と電気的に接続されるように上記本体にビアを形成する工程を行うことができる。
以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有する者には明らかである。
１０ 基板
１１ 第１電極層（下部電極）
１２ 誘電体層
１３ 第２電極層
１４ 第１電極層
１１ 第１電極層（下部電極）
１２ 誘電体層
１３ 第２電極層
１４ 第１電極層
Claims (16)
- 基板上に誘電体層を挟んで交互に積層された複数の第１電極層及び複数の第２電極層を含む本体を含み、
前記複数の第１電極層及び前記複数の第２電極層の表面粗さは前記誘電体層の表面粗さより小さく、
前記第１及び第２電極層の表面粗さは０．５〜１．５ｎｍであり、
前記誘電体層の上面の表面粗さは、前記第１及び第２電極層の表面粗さとの差が１ｎｍ〜４ｎｍである、薄膜キャパシター。 - 前記誘電体層の表面粗さは２〜５ｎｍである、請求項１に記載の薄膜キャパシター。
- 少なくとも一面に下部電極が形成された基板を提供する段階と、
前記下部電極上に誘電体層を形成する段階と、
前記誘電体層上に電極層を形成する段階と、を含み、
前記誘電体層と前記電極層は２層以上の多層構造を成して交互に積層され、
前記電極層の表面粗さは前記誘電体層の表面粗さより小さく、
前記第１及び第２電極層の表面粗さは０．５〜１．５ｎｍであり、
前記誘電体層の上面の表面粗さは、前記第１及び第２電極層の表面粗さとの差が１ｎｍ〜４ｎｍである、薄膜キャパシターの製造方法。 - 前記誘電体層の表面粗さは２〜５ｎｍである、請求項３に記載の薄膜キャパシターの製造方法。
- 前記誘電体層を形成する段階において、
前記誘電体層を形成する多結晶質粒塊の結晶成長方向が（１００）面、（１１１）面、及び（１１０）面の少なくとも２種以上である、請求項３または４に記載の薄膜キャパシターの製造方法。 - 前記誘電体層を形成する多結晶質粒塊の結晶成長方向は温度によって調節される、請求項５に記載の薄膜キャパシターの製造方法。
- 前記誘電体層を形成する多結晶質粒塊は、柱状、四面体状、及び三角柱状の少なくとも一つの形状を有する、請求項５または請求項６に記載の薄膜キャパシターの製造方法。
- 前記電極層を形成する段階で前記電極層の表面に表面処理を行う、請求項３から請求項７の何れか一項に記載の薄膜キャパシターの製造方法。
- 前記表面処理は前記電極層を平坦化することである、請求項８に記載の薄膜キャパシターの製造方法。
- 前記平坦化は、前記電極層をドライエッチングするか、または前記電極層を化学機械研磨することにより行われる、請求項９に記載の薄膜キャパシターの製造方法。
- 前記誘電体層を薄くする段階をさらに含む、請求項３から請求項１０の何れか一項に記載の薄膜キャパシターの製造方法。
- 前記誘電体層を薄くする段階は、誘電体層をドライエッチングするか、または誘電体層を化学機械研磨することにより行われる、請求項１１に記載の薄膜キャパシターの製造方法。
- 基板と、
複数の誘電体層と、
第１外部電極と電気的に接続される複数の第１電極層と、
前記複数の第１電極層、及び複数の誘電体層の各々を間に挟んで前記複数の第１電極層と交互に積層され、第２外部電極とそれぞれ電気的に接続される複数の第２電極層と、を含み、
前記複数の誘電体層のそれぞれの一方の面の表面粗さが前記複数の誘電体層のそれぞれの他方の面の表面粗さより大きく、
前記第１及び第２電極層の表面粗さは０．５〜１．５ｎｍであり、
前記誘電体層の上面の表面粗さは、前記第１及び第２電極層の表面粗さとの差が１ｎｍ〜４ｎｍである、薄膜キャパシター。 - 前記複数の誘電体層のそれぞれの前記他方の面は前記基板に向かって相対する、請求項１３に記載の薄膜キャパシター。
- 前記複数の第１電極層及び前記複数の第２電極層のそれぞれの一方の面の表面粗さは、前記複数の第１電極層及び前記複数の第２電極層のそれぞれの他方の面の表面粗さより大きい、請求項１３または請求項１４に記載の薄膜キャパシター。
- 前記複数の第１電極層及び前記複数の第２電極層の前記一方の面は前記基板に向かって相対する、請求項１５に記載の薄膜キャパシター。
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