JP6915645B2 - 積層セラミック電子部品 - Google Patents

Description

本発明は、誘電体層がきわめて薄い積層セラミック電子部品に関する。

電子機器の小型化および薄型化と共に、その内部に収容される積層セラミック電子部品の小型化および薄型化が求められている。そこで、積層セラミック電子部品における誘電体層を薄くすることが求められている。

たとえば特許文献１にも示すように、積層セラミック電子部品における誘電体層を薄くすると、その製造時にクラックが生じることが知られており、そのクラックを防止するための方法が開発されている。

しかしながら、従来では、誘電体層の厚みが１μｍ程度が限界であったが、最近の技術革新により、誘電体層の厚みを０．５μｍ以下にする技術が開発されている。従来では、誘電体層の厚みを０．５μｍ以下、さらには０．４μｍ以下に薄くした場合において、どのような手段によりクラックの発生を防止し、しかも静電容量を確保するかに関する技術が確立されていなかった。

特開平７−７４０４７号公報

本発明は、このような実状に鑑みてなされ、その目的は、誘電体層の厚みを薄くした場合においても、クラック発生を抑制することができ、しかも静電容量の低下が少ない積層セラミック電子部品を提供することである。

本発明者等は、上記目的について鋭意検討した結果、特定の寸法関係を満足させるのみで、誘電体層の厚みを０．５μｍ以下、さらには０．４μｍ以下に薄くした場合においても、クラック発生を抑制することができ、しかも静電容量の低下が少ない積層セラミック電子部品を提供することができることを見出し、本発明を完成させるに至った。

すなわち、本発明に係る積層セラミック電子部品は、
複数の誘電体層と、複数の内部電極層とが交互に積層されて形成されたセラミック素体と、
セラミック素体の表面に前記内部電極層と接続される少なくとも一対の外部電極とを有する積層セラミック電子部品であって、
前記誘電体層の厚みは０．４μｍ以下であり、
前記セラミック素体の幅方向に沿った幅寸法（Ｗ０）は０．５９ｍｍ以下であり、
前記セラミック素体の幅方向に沿って、前記セラミック素体の外面から前記内部電極層の端部までの隙間寸法（Ｗｇａｐ）は０．０１０〜０．０２５ｍｍであり、
前記隙間寸法と前記幅寸法との比率（Ｗｇａｐ／Ｗ０寸法）は０．０２５以上であることを特徴とする。

本発明によれば、誘電体層の厚みを０．５μｍ以下、さらには０．４μｍ以下に薄くした場合においても、クラック発生を抑制することができ、しかも静電容量の低下が少ない積層セラミック電子部品を提供することができる。

好ましくは、前記内部電極層の厚み（ｔｅ）と前記誘電体層の厚み（ｔｄ）との比率（ｔｅ／ｔｄ）が、１．０５以下である。

好ましくは、積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する第１誘電体粒子の平均粒径をＤｉとし、
前記積層方向に沿って前記内部電極層が前記誘電体層を挟んで積層する内装領域の積層方向外側に位置する外装領域に位置する第２誘電体粒子の平均粒径をＤｇとした場合に、
Ｄｇ／Ｄｉ≧１である。

あるいは、好ましくは、積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する粒子の平均粒径をＤｉとし、
いずれか一方の前記外部電極に接続する前記内部電極層の引出部の間に位置する引出領域を構成する第３誘電体粒子の平均粒径をＤｈとした場合に、
Ｄｈ／Ｄｉ≧１である。

このような関係にある時に、誘電体層が薄層化しても、静電容量がさらに向上する。一般的には、誘電体層が薄くなるにつれて、比誘電率が低下することが報告されている。しかしながら、本発明者等は、特定領域の誘電体粒子の粒径をコントロールすることで、誘電体層を薄くしても比誘電率の低下を抑制することができることを見出した。

図１は本発明の一実施形態に係る積層セラミックコンデンサの概略断面図である。 図２は図１に示すII−II線に沿う断面図である。 図３は図１に示す積層セラミックコンデンサの製造過程におけるグリーンシートの積層工程を示す概略断面図である。 図４は図３に示すIV-IV線に沿う内部電極層のパターンの一部を示す平面図である。 図５Ａは図３に示すグリーンシートを積層後の積層体のＸ−Ｚ軸平面に平行な概略断面図である。 図５Ｂは図３に示すグリーンシートを積層後の積層体のＹ−Ｚ軸平面に平行な概略拡大断面図である。

以下、本発明を、図面に示す実施形態に基づき説明する。

積層セラミックコンデンサの全体構成
まず、本発明に係る積層セラミック電子部品の一実施形態として、積層セラミックコンデンサの全体構成について説明する。

図１に示すように、本実施形態に係る積層セラミックコンデンサ２は、コンデンサ素体４と、第１端子電極６と第２端子電極８とを有する。コンデンサ素体４は、内側誘電体層１０と、内部電極層１２とを有し、内側誘電体層１０の間に、内部電極層１２が交互に積層してある。内側誘電体層１０と、内部電極層１２とが交互に積層される部分が内装領域１３である。

コンデンサ素体４は、その積層方向Ｚ(Ｚ軸)の両端面に、外装領域１１を有する。外装領域１１は、内装領域１３を構成する内側誘電体層１０よりも厚い誘電体層を複数積層して形成してある。

交互に積層される一方の内部電極層１２は、コンデンサ素体４のＹ軸方向第１端部の外側に形成してある第１端子電極６の内側に対して電気的に接続してある引出部１２Ａを有する。また、交互に積層される他方の内部電極層１２は、コンデンサ素体４のＹ軸方向第２端部の外側に形成してある第２端子電極８の内側に対して電気的に接続してある引出部１２Ｂを有する。

内装領域１３は、容量領域１４と引出領域１５Ａ，１５Ｂとを有する。容量領域１４は、積層方向に沿って内部電極層１２が内側誘電体層１０を挟んで積層する領域である。引出領域１５Ａは、外部電極６に接続する内部電極層１２の引出部１２Ａの間に位置する領域である。引出領域１５Ｂは、外部電極８に接続する内部電極層１２の引出部１２Ｂの間に位置する領域である。

図２に示すように、コンデンサ素体４のＸ軸方向の両端部には、側面保護領域１６が形成してある。側面保護領域１６は、内側誘電体層１０および／または外装領域１１の誘電体層を構成する誘電体材質と同じ、または異なる誘電体材質で構成してある。また、引出領域１５Ａおよび１５Ｂは、内側誘電体層１０を構成する誘電体材質と同じ、または異なる誘電体材質で構成してある。

内側誘電体層１０および外装領域１１を構成する誘電体層の材質は、同じでも異なっていても良く、特に限定されず、たとえばＡＢＯ３ などのペロブスカイト構造の誘電体材料で構成される。ＡＢＯ３ において、Ａは、たとえばＣａ、Ｂａ、Ｓｒなどの少なくとも一種、Ｂは、Ｔｉ，Ｚｒなどの少なくとも一種である。Ａ／Ｂのモル比は、特に限定されず、０．９８０〜１．０２０である。

内部電極層１２の材質は、特に限定されないが、たとえばＮｉ、Ｃｕ、Ａｇ、Ｐｄ、Ａｌなどの金属、またはそれらの合金を用いることができる。

端子電極６および８の材質も特に限定されないが、通常、Ｎｉ，Ｐｄ，Ａｇ，Ａｕ，Ｃｕ，Ｐｔ，Ｒｈ，Ｒｕ，Ｉｒ等の少なくとも１種、またはそれらの合金を用いることができる。通常は、Ｃｕ，Ｃｕ合金、ＮｉまたはＮｉ合金等や、Ａｇ，Ａｇ−Ｐｄ合金、Ｉｎ−Ｇａ合金等が使用される。

積層セラミックコンデンサ２の形状やサイズは、目的や用途に応じて適宜決定すればよい。積層セラミックコンデンサ２が直方体形状の場合は、通常、縦寸法Ｌ０（図１参照）は、０．２〜５．７ｍｍであるが、本実施形態では、好ましくは０．３〜３．２ｍｍ、さらに好ましくは０．３８〜２．１ｍｍ、特に好ましくは０．３８〜１．６０ｍｍである。

なお、図１では、積層セラミックコンデンサ２の縦寸法Ｌ０を、コンデンサ素体４のＹ軸方向長さとして描いてあるが、端子電極６および８を含めた積層セラミックコンデンサ２のＹ軸方向長さと略同一である。図面では、図示の容易化のために、端子電極６および８の厚みを、実際よりも厚めに描いてあるが、実際には、それぞれ１０〜５０μｍ程度であり、縦寸法Ｌ０に比較してきわめて薄い。また、図面において、Ｘ軸、Ｙ軸およびＺ軸は、相互に垂直であり、Ｚ軸が、内側誘電体層１０および内部電極層１２の積層方向に一致し、Ｙ軸が、引出領域１５Ａおよび１５Ｂ（引出部１２Ａおよび１２Ｂ）が形成される方向に一致する。

図２に示すように、積層セラミックコンデンサ２の高さ寸法Ｈ０は、内側誘電体層１０および内部電極層１２の積層数などにより変化するが、一般的には、０．２〜３．２ｍｍであるが、本実施形態では、好ましくは０．２〜１．６ｍｍである。なお、積層セラミックコンデンサ２の高さ寸法Ｈ０は、図２では、コンデンサ素体４のＺ軸方向の厚みとして描いてあるが、図１に示す端子電極６および８の厚みが十分に薄いため、これらを含んだ厚みと略同一である。

積層セラミックコンデンサ２の幅寸法Ｗ０は、一般的には、０．２〜５．０ｍｍであるが、本実施形態では、０．５９ｍｍ以下、好ましくは０．１０〜０．５９ｍｍ、さらに好ましくは０．１５〜０．５９ｍｍ、特に好ましくは０．１８５〜０．４７ｍｍである。誘電体層の厚みが０．４μｍ以下の場合には、幅寸法Ｗ０が大きくなりすぎると、製造後のコンデンサ素体にクラックが生じやすくなる。その原因としては、次のことが考えられる。

誘電体層の厚みが小さくなると、容量形成部である内装領域１３において、内部電極層の密度が相対的に大きくなり、焼成時に側面保護領域１６や外装領域１１を構成するセラミック層との間に作用する応力が大きくなることなどが考えられる。特に、誘電体層の厚みが０．４μｍ以下であり、幅寸法Ｗ０が０．８０ｍｍ以上になると容量形成部である内装領域１３における内部電極の密度が大きく、さらにセラミックコンデンサ内に占める面積（体積）も大きいため、応力の影響が大きくクラックが生じやすい。

各内側誘電体層１０の厚みｔｄ（図２参照）は、数μｍ〜数十μｍのものが一般的であるが、本実施形態では、０．４μｍ以下、好ましくは０．４〜０．１μｍ、さらに好ましくは０．４〜０．３μｍである。内部電極層１２の厚みｔｅ（図２参照）は、内側誘電体層１０の厚みと同程度であることが好ましいが、さらに好ましくはｔｅ／ｔｄが１．２５未満となるように決定され、特に好ましくは、ｔｅ／ｔｄが０．９５〜１．０５となるように決定される。このように構成することで、クラック抑制効果が向上する。

また、本実施形態では、図２に示す各側面保護領域１６のＸ軸方向の幅Ｗｇａｐは、セラミック素体４の幅方向（Ｘ軸方向）に沿って、セラミック素体４の外面（Ｘ軸方向の端面）から内部電極層１２の端部までの隙間寸法に一致する。この幅Ｗｇａｐは、０．０１０〜０．０２５ｍｍ、好ましくは０．０１５〜０．０２５ｍｍである。この幅Ｗｇａｐが小さすぎるとクラックが発生しやすくなり、この幅Ｗｇａｐが大きすぎると、静電容量の低下が大きくなる傾向にある。

この幅Ｗｇａｐは、コンデンサ２の幅寸法Ｗ０との関係で決定され、本実施形態では、それらの比率Ｗｇａｐ／Ｗ０は、０．０２５以上であり、この比率が小さすぎると、クラックが発生しやすくなる傾向にある。なお、コンデンサ素体４のＸ軸方向の両側に形成される各側面保護領域１６のＸ軸方向の幅Ｗｇａｐのそれぞれは、上記の条件を満足することを条件に、相互に同じでも異なっていても良い。

また、外装領域１１の厚みｔ０（図１参照）は、特に限定されないが、好ましくは、１５〜２００μｍ、さらに好ましくは１５〜８０μｍの範囲である。このような厚みｔ０に設定することで、クラックを抑制しつつ、内部電極層１２や内側誘電体層１０の保護を図り、しかもサイズの小型化に寄与する。コンデンサ素体４のＺ軸方向の両側に形成される外装領域１１の厚みｔ０のそれぞれは、上記の条件を満足することを条件に、相互に同じでも異なっていても良い。

特に、本実施形態では、内側誘電体層１０を構成する第１誘電体粒子の平均粒径をＤｉとし、外装領域１１に位置する第２誘電体粒子の平均粒径をＤｇとした場合に、好ましくはＤｇ／Ｄｉ≧１、さらに好ましくはＤｇ／Ｄｉ≧１．０５、特に好ましくはＤｇ／Ｄｉ≧１．１５の関係にある。このように構成することで、誘電体層が薄層化しても、静電容量がさらに向上する。一般的には、誘電体層が薄くなるにつれて、比誘電率が低下することが報告されている。しかしながら、本発明者等は、特定領域の誘電体粒子の粒径をコントロールすることで、誘電体層を薄くしても比誘電率の低下を抑制することができることを見出した。

また本実施形態では、内側誘電体層１０を構成する第１誘電体粒子の平均粒径をＤｉとし、引出領域１５Ａおよび１５Ｂを構成する第３誘電体粒子の平均粒径をＤｈとした場合に、好ましくはＤｈ／Ｄｉ≧１、さらに好ましくはＤｈ／Ｄｉ≧１．１、特に好ましくはＤｈ／Ｄｉ≧１．２の関係にある。このように構成することで、誘電体層が薄層化しても、静電容量がさらに向上する。一般的には、誘電体層が薄くなるにつれて、比誘電率が低下することが報告されている。しかしながら、本発明者等は、特定領域の誘電体粒子の粒径をコントロールすることで、誘電体層を薄くしても比誘電率の低下を抑制することができることを見出した。

誘電体層を薄くしても比誘電率の低下を抑制することができる理由としては、たとえば次のように考えられる。

すなわち、外装領域１１または引出領域１５Ａおよび１５Ｂを構成する誘電体粒子の平均粒径を、容量領域１４における誘電体粒子の平均粒径よりも大きくすることで、容量領域１４の誘電体に圧縮応力を与えることになると考えられる。そのために、比誘電率が向上するのではないかと考えられる。積層セラミックコンデンサ２の容量領域１４の誘電体は多結晶体であるため、圧縮方向は限定されないが、特に外装領域１１または引出領域１５Ａおよび１５Ｂの誘電体の結晶粒径を大きくすることが、比誘電率の向上に寄与すると考えられる。

特に、誘電体層１０の厚みが０．５μｍ以下で特に効果があることが確認された。０．５μｍより厚い誘電体層を有する場合においては、積層セラミックコンデンサの容量領域の誘電体に圧縮応力を与えなくても（粒子比率を制御しなくても）比誘電率は高いが、０．５μｍ以下の誘電体層においては、比誘電率の低下を抑制して、逆に比誘電率を向上させることができる。

このような観点からは、引出領域１５Ａおよび１５Ｂと同様な誘電体粒子で構成されることが可能な側面保護領域１６における誘電体粒子に関しても、同様なことが言える。すなわち、内側誘電体層１０を構成する第１誘電体粒子の平均粒径をＤｉとし、側面保護領域１６を構成する第４誘電体粒子の平均粒径をＤｈ’とした場合に、好ましくはＤｈ’／Ｄｉ≧１、さらに好ましくはＤｈ’／Ｄｉ≧１．１、特に好ましくはＤｈ’／Ｄｉ≧１．２の関係にある。

積層セラミックコンデンサの製造方法
次に、本発明の一実施形態としての積層セラミックコンデンサ２の製造方法について説明する。

まず、焼成後に図１に示す内側誘電体層１０を構成することになる内側グリーンシート１０ａおよび外装領域１１の外側誘電体層を構成することとなる外側グリーンシート１１ａを製造するために、内側グリーンシート用ペーストおよび外側グリーンシート用ペーストを準備する。

内側グリーンシート用ペーストおよび外側グリーンシート用ペーストは、通常、セラミック粉末と有機ビヒクルとを混練して得られた有機溶剤系ペースト、または水系ペーストで構成される。

セラミック粉末の原料としては、複合酸化物や酸化物となる各種化合物、たとえば炭酸塩、硝酸塩、水酸化物、有機金属化合物などから適宜選択され、混合して用いることができる。セラミック粉体の原料は、本実施形態では、平均粒子径が０．４５μｍ以下、好ましくは０．１〜０．３μｍ程度の粉体として用いられる。なお、内側グリーンシートをきわめて薄いものとするためには、グリーンシート厚みよりも細かい粉体を使用することが望ましい。

有機ビヒクルとは、バインダを有機溶剤中に溶解したものである。有機ビヒクルに用いるバインダは特に限定されず、エチルセルロース、ポリビニルブチラール等の通常の各種バインダから適宜選択すればよい。

また、用いる有機溶剤も特に限定されず、印刷法やシート法など、利用する方法に応じて、ターピネオール、ブチルカルビトール、アセトン、トルエン等の各種有機溶剤から適宜選択すればよい。

グリーンシート用ペースト中には、必要に応じて、各種分散剤、可塑剤、誘電体、副成分化合物、ガラスフリット、絶縁体などから選択される添加物が含有されていてもよい。

可塑剤としては、フタル酸ジオクチルやフタル酸ベンジルブチルなどのフタル酸エステル、アジピン酸、燐酸エステル、グリコール類などが例示される。

次いで、図１に示す内部電極層１２を形成するための内部電極パターン層用ペーストを準備する。内部電極パターン層用ペーストは、上記した各種導電性金属や合金からなる導電材、あるいは焼成後に上記した導電材となる各種酸化物、有機金属化合物、レジネート等と、上記した有機ビヒクルとを混練して調製する。なお、内部電極パターン層用ペーストには、必要に応じて、共材としてセラミック粉末が含まれていても良い。共材は、焼成過程において導電性粉末の焼結を抑制する作用を奏する。

上記にて調製した内側グリーンシート用ペーストおよび内部電極パターン層用ペーストを使用して、図３に示すように、焼成後に内側誘電体層１０となる内側グリーンシート１０ａと、焼成後に内部電極層１２となる内部電極パターン層１２ａと、を交互に積層し、焼成後に内装領域１３となる内部積層体１３ａを製造する。そして、内部積層体１３ａを製造した後に、または、その前に、外側グリーンシート用ペーストを使用して、焼成後に外装領域１１の外側誘電体層となる外側グリーンシート１１ａを形成する。

具体的には、まず、ドクターブレード法などにより、支持体としてのキャリアシート（たとえばＰＥＴフィルム）上に、内側グリーンシート１０ａを形成する。内側グリーンシート１０ａは、キャリアシート上に形成された後に乾燥される。

次いで、上記にて形成した内側グリーンシート１０ａの表面に、内部電極パターン層用ペーストを用いて、内部電極パターン層１２ａを形成し、内部電極パターン層１２ａを有する内側グリーンシート１０ａを得る。そして、得られた内部電極パターン層１２ａを有する内側グリーンシート１０ａを交互に積層し、内部積層体１３ａを得る。なお、内部電極パターン層１２ａの形成方法としては、特に限定されないが、印刷法、転写法などが例示される。なお、接着層を介して内部電極パターン層１２ａを有する内側グリーンシート１０ａを積層してもよい。

外側グリーンシート１１ａは、内側グリーンシート１０ａと同様に、支持体としてのキャリアシート上に形成される。外側グリーンシート１１ａは、キャリアシート上に形成された後に乾燥される。なお、外側グリーンシート１１ａの厚みは、内側グリーンシート１０ａよりも十分に厚い。

図４に示すように、内側グリーンシート１０ａの表面には、内部電極パターン層１２ａが形成され、それらの相互間には、内部電極パターン層１２ａの長手方向Ｙに沿う隙間３０と、内部電極パターン層１２ａの短手方向Ｘに沿う隙間３２とが形成され、これらは、平面から見て格子状のパターンとなる。これらの格子状のパターンの隙間３０および３２には、図３に示す段差吸収層２０を形成しても良い。なお、図３では、隙間３２のみが図示してある。

これらの隙間３０および３２に段差吸収層２０を形成することで、グリーンシート１０ａの表面で内部電極パターン層１２ａによる段差がなくなり、最終的に得られるコンデンサ素体４の変形防止にも寄与する。段差吸収層２０は、たとえば内部電極パターン層１２ａと同様にして、印刷法などで形成される。段差吸収層２０は、グリーンシート１０ａと同様なセラミック粉末と有機ビヒクルとを含むが、グリーンシート１１ａと異なり、印刷により形成されるために、印刷しやすいように調整してある。印刷法としては、スクリーン印刷、グラビア印刷などが例示され、特に限定されないが、好ましくはスクリーン印刷である。

段差吸収層２０を形成するための印刷ペーストにおける有機結合材成分（高分子樹脂＋可塑剤）と、各種添加物は、グリーンシート用スラリーに用いられるものと同様なものが用いられる。ただし、これらは、必ずしも、グリーンシート用スラリーに用いられるものと全く同じものである必要はなく、異なっていても良い。段差吸収層２０の厚みは、特に限定されないが、内部電極パターン層１２ａの厚みに対して、好ましくは５０〜１００％の厚みである。

なお、外側グリーンシート１１ａに内部積層体１３ａを積層するかわりに、外側グリーンシート１１ａに直接内側グリーンシート１０ａと内部電極パターン層１２ａとを交互に所定数積層してもよい。また、複数枚の内側グリーンシート１０ａと複数枚の内部電極パターン層１２ａとを交互に積層した積層体ユニットを予め作製しておき、それらを外側グリーンシート１１ａに所定数積層してもよい。

図５Ａおよび図５Ｂに示すように、得られたグリーン積層体４ａは、たとえば切断線Ｃに沿って所定の寸法に切断され、グリーンチップとする。グリーンチップは、固化乾燥により可塑剤が除去され固化される。固化乾燥後のグリーンチップは、メディアおよび研磨液とともに、バレル容器内に投入され、水平遠心バレル機などにより、バレル研磨される。バレル研磨後のグリーンチップは、水で洗浄され、乾燥される。乾燥後のグリーンチップに対して、脱バインダ工程、焼成工程、必要に応じて行われるアニール工程を行うことにより、図１に示すコンデンサ素体４が得られる。なお、図５Ａおよび図５Ｂは、あくまで概略断面図であり、積層数や寸法関係などは、実際のものとは異なる。

このようにして得られた焼結体（素子本体４）には、バレル研磨等にて端面研磨を施し、端子電極用ペーストを焼きつけて端子電極６，８が形成される。そして、必要に応じ、端子電極６，８上にめっき等を行うことによりパッド層を形成する。なお、端子電極用ペーストは、上記した内部電極パターン層用ペーストと同様にして調製すればよい。

このようにして製造された積層セラミックコンデンサ２は、ハンダ付等によりプリント基板上などに実装され、各種電子機器等に使用される。

本実施形態の積層セラミックコンデンサ２によれば、誘電体層１０の厚みは０．４μｍ以下であり、幅寸法Ｗ０は０．５９ｍｍ以下であり、隙間寸法Ｗｇａｐは０．０１０〜０．０２５ｍｍであり、隙間寸法と幅寸法との比率Ｗｇａｐ／Ｗ０寸法は０．０２５以上である。このため、誘電体層の厚みを薄くした場合においても、クラック発生を抑制することができ、しかも静電容量の低下が少ない。

なお、本発明は、上述した実施形態に限定されるものではなく、本発明の範囲内で種々に改変することができる。

たとえば、上述した通常の製造方法では、図１および図２に示す内側誘電体層１０、外装領域１１、引出領域１５Ａおよび１５Ｂを構成する各誘電体粒子を形成するための原料として誘電体ペーストに含まれる誘電体粒子の粒径が略同一である。そのため、結果として得られる図１および図２に示す積層セラミックコンデンサ２において、内部電極層１２で挟まれている誘電体層１０の厚みを０．４μｍ以下に薄くすると、内部電極層１２で挟まれている誘電体層１０の誘電体粒子の方が、内部電極層で挟まれていない領域１１、１５Ａおよび１５Ｂの誘電体粒子に比較して平均粒径が大きくなる。その原因としては、内部電極層１２で挟まれている誘電体層１０の誘電体粒子の方が粒成長が進みやすいからと考えられる。

すなわち、上述した実施形態では、誘電体層１０を構成する第１誘電体粒子の平均粒径をＤｉとし、外装領域１１に位置する第２誘電体粒子の平均粒径をＤｇとした場合に、Ｄｇ／Ｄｉ＜１となる。また、上述した実施形態では、引出領域１５Ａおよび１５Ｂを構成する第３誘電体粒子の平均粒径をＤｈとした場合には、Ｄｈ／Ｄｉ＜１である。さらに、側面保護領域１６を構成する第４誘電体粒子の平均粒径をＤｈ’とした場合には、Ｄｈ’／Ｄｉ＜１である。

そこで、本発明の他の実施形態に係る製造方法では、図１および図２に示す内側誘電体層１０を構成するための誘電体ペースト原料としての誘電体粒子の平均粒径を、外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する各誘電体粒子を形成するための誘電体ペースト原料に含まれる誘電体粒子の平均粒径に比較して大きくする。あるいは、逆に、内側誘電体層１０を構成するための誘電体ペースト原料としての誘電体粒子の平均粒径に比較して、外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する各誘電体粒子を形成するための誘電体ペースト原料に含まれる誘電体粒子の平均粒径を小さくする。

その結果として、焼成後のコンデンサ素体4において、Ｄｇ／Ｄｉ≧１、またはＤｈ／Ｄｉ≧１、またはＤｈ’／Ｄｉ≧１の関係、またはそれらの全ての関係を満足させることができる。その理由としては、次のように考えることができる。誘電体ペースト原料の誘電体粒子は粒径が小さいほど、熱に対して活性になるので、焼成時に、粒成長が起こり易くなる。したがって、容量部である内側誘電体層１０を構成するための誘電体粒子の平均粒径より、外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する誘電体粒子の平均粒径を小さくすることによって、容量部である内側誘電体層１０を構成するための誘電体粒子より、外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する誘電体粒子の方が粒成長し易くなります。すると、結果的に、外装領域１１および／または引出領域１５Ａ,１５Ｂの誘電体粒子の方をより大きくすることができる。

このような関係にある時に、内側誘電体層１０が薄層化しても、静電容量がさらに向上する。一般的には、誘電体層１０が薄くなるにつれて、比誘電率が低下することが報告されている。しかしながら、本発明者等は、特定領域の誘電体粒子の粒径をコントロールすることで、誘電体層１０を薄くしても比誘電率の低下を抑制することができることを見出した。

さらに、本発明では、誘電体ペースト原料の誘電体粒子の平均粒子径を変えること以外の方法で、焼成後のコンデンサ素体４において、上述した関係を満足させても良い。たとえば内側誘電体層１０を構成するための誘電体ペースト原料としての誘電体粒子の組成に比較して、外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する各誘電体粒子を形成するための誘電体ペースト原料に含まれる誘電体粒子の組成を異ならせても良い。たとえば外装領域１１および／または引出領域１５Ａ,１５Ｂを構成する各誘電体粒子を形成するための誘電体ペースト原料に含まれる誘電体粒子の組成を、より粒成長しやすい組成にしてもよい。

あるいは、外装領域１１に、端子電極６，８には接続されないダミー電極を外側誘電体グリーンシートの間に介在させることなどでも、焼成後の誘電体粒子の粒径を制御することは可能である。

なお、本発明の積層セラミック電子部品は、積層セラミックコンデンサに限らず、その他の積層型セラミック電子部品に適用することが可能である。その他の積層型セラミック電子部品としては、誘電体層が内部電極を介して積層される全ての電子部品であり、たとえばバンドパスフィルタ、インダクタ、積層三端子フィルタ、圧電素子、ＰＴＣサーミスタ、ＮＴＣサーミスタ、バリスタなどが例示される。

以下、本発明を、さらに詳細な実施例に基づき説明するが、本発明は、これら実施例に限定されない。

実施例１
まず、主原料の原料紛体として平均粒子径が１００ｎｍの｛（Ｂａ_{１−ｘ−ｙ} Ｃａ_ｘ Ｓｒ_ｙ ）Ｏ｝_ｕ （Ｔｉ_１−ｚ Ｚｒ_ｚ ）_ｖ Ｏ_３ 粉末（ｘ＝０．０５、ｙ＝０、Ｚ＝０．０５、ｕ／ｖ＝１．００４）を準備し、次にＭｇＣＯ_３ 、ＭｎＣＯ_３ 、Ｙ_２ Ｏ_３ 、ＳｉＯ_２ を副成分として準備した。なお、副成分はあらかじめ予備解砕を行い、チタン酸バリウム原料の粒子径よりも小さい４０ｎｍ程度に加工した。

次に上記で準備した各原料粉末を主原料１００モルに対して、ＭｇＣＯ_３ 粉末を０．５モル、ＭｎＣＯ_３ 粉末を０．３モル、Ｙ_２ Ｏ_３ 粉末を０．２モルおよびＳｉＯ_２ 粉末を２モル秤量した。これら各粉末をボールミルで２０時間湿式混合、乾燥して、容量部の誘電体原料を得た。このとき添加したＢａＣＯ_３ 、ＭｎＣＯ_３ は、焼成後にはそれぞれＢａＯ、ＭｎＯとして誘電体磁器組成物中に含有されることとなる。

次いで、得られた誘電体原料：１００重量部と、ポリビニルブチラール樹脂：１０重量部と、可塑剤としてのジオクチルフタレート（ＤＯＰ）：５重量部と、溶媒としてのアルコール：１００重量部とをボールミルで混合してペースト化し、容量領域１４の誘電体層用ペーストを得た。

また、上記とは別に、Ｎｉ粒子：４４．６重量部と、テルピネオール：５２重量部と、エチルセルロース：３重量部と、ベンゾトリアゾール：０．４重量部とを、３本ロールにより混練し、ペースト化して内部電極層用ペーストを作製した。

さらに、外装領域１１の誘電体原料として、平均粒子径が、容量領域１４の誘電体粒子と同じ１００ｎｍの主原料粉末を準備した。内装領域１３の誘電体原料と同様の手法で、副成分と湿式混合とペースト化を行い、外装領域の誘電体用ペーストを得た。

そして、上記にて作製した誘電体層用ペーストを用いて、ＰＥＴフィルム上にグリーンシートを形成した。このとき、グリーンシートの厚みは、表１に記載の焼成後の誘電体層の厚みｔｄが得られるように調整を行った。次いで、この上に内部電極層用ペーストを用いて、電極層を所定パターンで印刷した。所定パターンの電極層の厚みは、表１に記載の焼成後の内部電極層の厚みｔｅが得られるように調整を行った。

さらに電極が印刷されていない部分の段差を埋めるために、容量領域１４の誘電体用ペーストと同じものを使用してパターン印刷を行うことで、段差吸収層２０を形成し、内部電極パターン層１２ａと段差吸収層２０とを有するグリーンシート１０ａを作製した。

次いで、外装領域１１を形成するための誘電体ペーストを用いて、ＰＥＴフィルム上にグリーンシートを形成した。外装領域１１を形成するためのグリーンシートの厚みは１０μｍとした。このとき、１００ｎｍの誘電体原料を使用したグリーンシートを用い、外装領域１１を形成するためのグリーンシートを形成した。

内部電極層を有する内装領域１３のためのグリーンシートと、外装領域１１のためのグリーンシートを複数枚積層し、加圧接着することによりグリーン積層体とし、このグリーン積層体を所定サイズに切断することにより、グリーンチップを得た。

次いで、得られたグリーンチップについて、脱バインダ処理、焼成およびアニールを下記条件にておこなって、積層セラミック焼成体を得た。

脱バインダ処理条件は、昇温速度２５℃／時間、保持温度：２３５℃、保持時間：８時間、雰囲気：空気中とした。

焼成条件は、昇温速度６００〜１０００℃／時間、保持温度１１００〜１１５０℃とし、保持時間を１時間とした。降温速度は２００℃／時間とした。なお、雰囲気ガスは、加湿したＮ_２ ＋Ｈ_２ 混合ガスとし、酸素分圧が１０^−１２ＭＰａとなるようにした。

アニール条件は、昇温速度：２００℃／時間、保持温度１０５０℃、保持時間：３時間、降温速度：２００℃／時間、雰囲気ガス：加湿したＮ_２ ガス（酸素分圧：１０^−７ＭＰａ）とした。

なお、焼成およびアニールの際の雰囲気ガスの加湿には、ウェッターを使用した。

次いで、得られた積層セラミック焼成体の端面をバレル研磨した後、外部電極としてＣｕペーストを塗布し、還元雰囲気にて焼き付け処理を行い、表１に示す試料番号１〜２５の積層セラミックコンデンサ試料（以下、単に「コンデンサ試料」と表記する場合がある）を得た。

得られたコンデンサ試料の縦寸法Ｌ０、幅寸法Ｗ０および幅Ｗｇａｐは、表１に示すように、試料毎に変化させた。

得られたコンデンサ試料について静電容量とクラック発生率を下記に示す方法で確認した。

（静電容量）
静電容量は、コンデンサ試料に対し、基準温度２５℃においてデジタルＬＣＲメーターにて、周波数１．０ｋＨｚ、入力信号レベル（測定電圧）１．０Ｖｒｍｓの条件下で測定した。ただし、表１に示す静電容量の数値は、ある特定のＬ０寸法、Ｗ０寸法のコンデンサ素体に対して、Ｗｇａｐが０．０２０であるときの静電容量を１としたときの静電容量比を表している。たとえば、試料番号３〜７の静電容量は、試料番号５の静電容量を基準とした比である。静電容量は０．９０以上を良好とした。結果を表１に示す。

（クラック発生率）
クラック発生率の測定方法は、作製した試料（ｎ＝１０００）の外観を顕微鏡などを用いて目視で観察し、クラックが検出された割合である。クラック発生率が、０〜１．０までが良好であり、０〜０．１が特に良好である。結果を表１に示す。

実施例２
表２に示すように、焼成後の誘電体層１０の厚みｔｄおよび焼成後の内部電極層１２の厚みｔｅを０．３μｍとした以外は、実施例１と同様にして、積層セラミックコンデンサの試料を作製し、それらの静電容量とクラック発生率を測定した。結果を表２に示す。

評価１
表１および表２に示す結果から、誘電体層の厚みｔｄは０．４μｍ以下であり、幅寸法Ｗ０は０．５９ｍｍ以下であり、隙間寸法Ｗｇａｐは０．０１０〜０．０２５ｍｍであり、比率（Ｗｇａｐ／Ｗ０寸法）は０．０２５以上で、クラック発生率が少なく、静電容量の低下が少ない積層セラミックコンデンサが得られることが確認できた。

実施例３
表３に示すように、焼成後の内部電極層１２の厚みｔｅを変化させた以外は、実施例１と同様にして、積層セラミックコンデンサの試料を作製し、それらの静電容量とクラック発生率を測定した。結果を表３に示す。

評価２
表３に示す結果から、ｔｅ／ｔｄが１．２５未満、特に好ましくは、ｔｅ／ｔｄが０．９５〜１．０５となる場合に、クラック発生率が少なく、静電容量の低下が少ない積層セラミックコンデンサが得られることが確認できた。

実施例４
表４に示すように、容量領域１４の誘電体粒子の平均粒径Ｄｉに比較して、外装領域１１の誘電体粒子の平均粒径Ｄｇを変化させた以外は、実施例１の試料１６と同様にして、積層セラミックコンデンサの試料（試料番号１６ａ〜１６ｂ）を作製し、それらの静電容量とクラック発生率を測定した。結果を表４に示す。Ｄｇ／Ｄｉが１以上の関係を得るために、外装領域１１を形成するための誘電体ペーストに含まれる原料の誘電体粒子の平均粒径を６０ｎｍとした。

実施例５
表５に示すように、容量領域１４の誘電体粒子の平均粒径Ｄｉに比較して、引出領域１５Ａ，１５Ｂの誘電体粒子の平均粒径Ｄｈを変化させた以外は、実施例１の試料１６と同様にして、積層セラミックコンデンサの試料（試料番号１６ｃ〜１６ｄ）を作製し、それらの静電容量とクラック発生率を測定した。結果を表５に示す。Ｄｈ／Ｄｉが１以上の関係を得るために、引出領域１２Ａおよび１２Ｂと側面保護領域１６を形成するための段差吸収用誘電体ペーストに含まれる原料の誘電体粒子の平均粒径を６０ｎｍとした。

なお、焼成後の誘電体粒子の平均粒径は下記に示す方法で確認した。

（誘電体の平均粒子径）
コンデンサ試料を、積層方向が上側になるように垂直に立て、直径２５ｍｍ、縦２０ｍｍのテフロン（登録商標）製の容器を用いて試料の周辺を硬化樹脂で埋めた。ついでサンドペーパーと微細加工研磨機を使用して試料の長手方向の断面が出るように研磨を行った後、表面のダメージを取り除くために、アルゴンイオンを使用したミリングを行った。

加工を行った試料を電子顕微鏡を２万倍にして容量領域１４、外装領域１１、引出領域１５Ａ，１５Ｂの誘電体粒子の観察を行い、画像処理ソフトを使用して５００個の粒子の断面面積から円相当径の算出を行った。

評価３
表４に示す結果から、好ましくはＤｇ／Ｄｉ≧１、さらに好ましくはＤｇ／Ｄｉ≧１．０５、特に好ましくはＤｇ／Ｄｉ≧１．１５の関係にある時に、誘電体層が薄層化しても、静電容量がさらに向上し、しかもクラック発生率が低いことが確認できた。

また、表５に示す結果から、Ｄｈ／Ｄｉ≧１、さらに好ましくはＤｈ／Ｄｉ≧１．１、特に好ましくはＤｈ／Ｄｉ≧１．２の関係にある時に、誘電体層が薄層化しても、静電容量がさらに向上し、しかもクラック発生率が低いことが確認できた。

なお、実施例５では、段差吸収用誘電体ペーストに含まれる原料の誘電体粒子の平均粒径を６０ｎｍとしたため、図２に示す側面保護領域１６に含まれる焼成後の誘電体粒子の平均粒径Ｄｈ’と、容量領域１４における誘電体粒子の平均粒径Ｄｉよりも大きくなり、Ｄｈ’／Ｄｉは、Ｄｈ／Ｄｉと略同一となることが確認されている。

２… 積層セラミックコンデンサ
４… コンデンサ素体
６… 第１端子電極
８… 第２端子電極
１０… 内側誘電体層
１０ａ… 内側グリーンシート
１１… 外装領域
１１ａ… 外側グリーンシート
１２… 内部電極層
１２Ａ，１２Ｂ… 引出部
１２ａ… 内部電極パターン層
１３… 内装領域
１３ａ… 内部積層体
１４… 容量領域
１５Ａ，１５Ｂ…引出領域
１６… 側面保護領域
２０… 段差吸収層

Claims (10)

1. 複数の誘電体層と、複数の内部電極層とが交互に積層されて形成されたセラミック素体と、
   セラミック素体の表面に前記内部電極層と接続される少なくとも一対の外部電極とを有する積層セラミック電子部品であって、
   前記誘電体層の厚みは０．５μｍ以下であり、
   積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する第１誘電体粒子の平均粒径をＤｉとし、
   側面保護領域を構成する第４誘電体粒子の平均粒径をＤｈ’とした場合に、
   焼成後にＤｈ’／Ｄｉ＞１であることを特徴とする積層セラミック電子部品。
2. 複数の誘電体層と、複数の内部電極層とが交互に積層されて形成されたセラミック素体と、
   セラミック素体の表面に前記内部電極層と接続される少なくとも一対の外部電極とを有する積層セラミック電子部品であって、
   積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する第１誘電体粒子の平均粒径をＤｉとし、
   側面保護領域を構成する第４誘電体粒子の平均粒径をＤｈ’とした場合に、
   焼成後にＤｈ’／Ｄｉ＞１であり、
   いずれか一方の前記外部電極に接続する前記内部電極層の引出部の間に位置する引出領域を構成する第３誘電体粒子の平均粒径をＤｈとした場合に、
   焼成後にＤｈ／Ｄｉ＞１であることを特徴とする積層セラミック電子部品。
3. 複数の誘電体層と、複数の内部電極層とが交互に積層されて形成されたセラミック素体と、
   セラミック素体の表面に前記内部電極層と接続される少なくとも一対の外部電極とを有する積層セラミック電子部品であって、
   前記誘電体層の厚みは０．５μｍ以下であり、
   積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する第１誘電体粒子の平均粒径をＤｉとし、
   側面保護領域を構成する第４誘電体粒子の平均粒径をＤｈ’とした場合に、
   焼成後にＤｈ’／Ｄｉ＞１であり、
   前記積層方向に沿って前記内部電極層が前記誘電体層を挟んで積層する内装領域の積層方向外側に位置する外装領域に位置する第２誘電体粒子の平均粒径をＤｇとした場合に、
   焼成後にＤｇ／Ｄｉ＞１である積層セラミック電子部品。
4. 複数の誘電体層と、複数の内部電極層とが交互に積層されて形成されたセラミック素体と、
   セラミック素体の表面に前記内部電極層と接続される少なくとも一対の外部電極とを有する積層セラミック電子部品であって、
   積層方向に沿って前記内部電極層の間に位置する前記誘電体層を構成する第１誘電体粒子の平均粒径をＤｉとし、
   いずれか一方の前記外部電極に接続する前記内部電極層の引出部の間に位置する引出領域を構成する第３誘電体粒子の平均粒径をＤｈとした場合に、
   焼成後にＤｈ／Ｄｉ＞１であり、
   前記積層方向に沿って前記内部電極層が前記誘電体層を挟んで積層する内装領域の積層方向外側に位置する外装領域に位置する第２誘電体粒子の平均粒径をＤｇとした場合に、
   焼成後にＤｇ／Ｄｉ＞１である積層セラミック電子部品。
5. 焼成後にＤｈ’／Ｄｉ≧１．１である請求項１〜３のいずれかに記載の積層セラミック電子部品。
6. 焼成後にＤｈ／Ｄｉ≧１．１である請求項２または４に記載の積層セラミック電子部品。
7. 焼成後にＤｇ／Ｄｉ≧１．０５である請求項３または４に記載の積層セラミック電子部品。
8. 前記内部電極層の厚み（ｔｅ）と前記誘電体層の厚み（ｔｄ）との比率（ｔｅ／ｔｄ）が、１．２５未満である請求項１〜７のいずれかに記載の積層セラミック電子部品。
9. 前記誘電体層の厚みは０．５μｍ以下である請求項２、４〜８のいずれかに記載の積層セラミック電子部品。
10. 前記セラミック素体の幅方向に沿った幅寸法（Ｗ０）は０．５９ｍｍ以下であり、
    前記セラミック素体の幅方向に沿って、前記セラミック素体の外面から前記内部電極層の端部までの隙間寸法（Ｗｇａｐ）は０．０１０〜０．０２５ｍｍであり、
    前記隙間寸法と前記幅寸法との比率（Ｗｇａｐ／Ｗ０寸法）は０．０２５以上である請求項１〜９のいずれかに記載の積層セラミック電子部品。

Images