JP6900804B2

JP6900804B2 - 積層型電子部品

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Publication number: JP6900804B2
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Inventors: 裕太芦田; 憲幸平林; 重光戸蒔
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Description

本発明は、帯域阻止フィルタを含む積層型電子部品に関する。

現在、第５世代移動通信システム（以下、５Ｇと言う。）の規格化が進められている。５Ｇでは、周波数帯域を拡大するために、１０ＧＨｚ以上の周波数帯域、特に、１０〜３０ＧＨｚの準ミリ波帯や３０〜３００ＧＨｚのミリ波帯の利用が検討されている。

通信装置に用いられる電子部品としては、帯域阻止フィルタを含み、且つ積層体を用いて構成されたものがある。積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。このような電子部品は、例えば特許文献１に記載されている。

特許文献１に記載された電子部品では、帯域阻止フィルタは、積層体を用いて構成されたＬＣ回路によって構成されている。ＬＣ回路は、いずれも集中定数素子であるインダクタとキャパシタを組み合わせて構成された回路である。

特開２００３−８３８５号公報

以下、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタを、積層体を用いて構成されたＬＣ回路によって実現する場合の問題点について説明する。この場合、非常に小さい長さ、具体的には阻止帯域の中心周波数に対応する波長よりも短い長さを有する渦巻き形状のインダクタが必要になる。しかし、このようなインダクタを、積層体を用いて精度よく作製することは非常に難しい。そのため、実際に作製されたインダクタの形状および特性のばらつきが大きくなりやすく、その結果、帯域阻止フィルタの特性のばらつきも大きくなりやすい。このことから、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタを、積層体を用いて構成されたＬＣ回路によって実現する場合には、所望の特性が得られるように帯域阻止フィルタを製造することが難しいという問題点がある。

本発明はかかる問題点に鑑みてなされたもので、その目的は、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタを含む積層型電子部品であって、帯域阻止フィルタを容易に実現できるようにした積層型電子部品を提供することにある。

本発明の積層型電子部品は、積層体と、積層体を用いて構成された帯域阻止フィルタとを備えている。積層体は、積層された複数の誘電体層と複数の導体層とを含んでいる。帯域阻止フィルタは、第１の入出力端と、第２の入出力端と、第１の入出力端と第２の入出力端とを接続する接続経路と、接続経路に結合した第１の共振器とを有している。接続経路は、インピーダンス変成器を含んでいる。

第１の共振器は、第１の分布定数線路を構成する第１の導体線路を含んでいる。インピーダンス変成器は、第２の分布定数線路を構成する第２の導体線路と、第２の導体線路に直列に接続されたスルーホール線路部とを含んでいる。第１の導体線路と第２の導体線路の各々は、複数の導体層のうちの少なくとも１つによって構成されている。スルーホール線路部は、積層体内に設けられた少なくとも１つのスルーホールを含んでいる。

本発明の積層型電子部品において、帯域阻止フィルタは、更に、第１の共振器を接続経路に結合させるためのキャパシタを有していてもよい。キャパシタは、回路構成上、互いに反対側に位置する第１端と第２端を有している。スルーホール線路部は、回路構成上、互いに反対側に位置する第１端と第２端を有している。キャパシタの第１端はスルーホール線路部の第１端に電気的に接続されていてもよく、キャパシタの第２端は第１の導体線路に電気的に接続されていてもよく、スルーホール線路部の第２端は第２の導体線路に電気的に接続されていてもよい。また、キャパシタの第１端とスルーホール線路部の第１端は、第１および第２の入出力端の一方に電気的に接続されていてもよい。なお、本出願において、「回路構成上」という表現は、物理的な構成における配置ではなく、回路図上での配置を指すために用いている。

また、本発明の積層型電子部品において、スルーホール線路部は、直列に接続された複数のスルーホールを含んでいてもよい。複数のスルーホールは、それらの中心軸が同一直線上にあるように配置されていてもよい。あるいは、複数のスルーホールは、そのうちの少なくとも２つの中心軸が同一直線上にないように配置されていてもよい。

また、本発明の積層型電子部品において、第１の導体線路は、回路構成上、接続経路に最も近い第１端と、回路構成上、接続経路から最も遠い第２端とを有していてもよい。第１の導体線路の第２端は、グランドに接続されていてもよいし、開放されていてもよい。

また、本発明の積層型電子部品は、更に、積層体を用いて構成され、帯域阻止フィルタに電気的に接続されたフィルタ部を備えていてもよい。フィルタ部は、バンドパスフィルタであってもよい。

また、本発明の積層型電子部品において、帯域阻止フィルタは、更に、積層体を用いて構成された第２の共振器を有していてもよい。この場合、第１の共振器は第１点において接続経路に結合し、第２の共振器は第２点において接続経路に結合している。また、この場合、インピーダンス変成器は、回路構成上、第１点と第２点の間に配置されていてもよい。

本発明の積層型電子部品は、積層体を用いて構成された帯域阻止フィルタを備えている。この帯域阻止フィルタにおいて、第１の共振器は第１の分布定数線路を構成する第１の導体線路を含み、インピーダンス変成器は第２の分布定数線路を構成する第２の導体線路を含んでいる。第１および第２の導体線路は、ＬＣ回路に用いられる渦巻き形状のインダクタに比べて、積層体を用いて精度よく作製することが可能である。そのため、本発明によれば、帯域阻止フィルタの特性のばらつきを抑制することができる。

また、本発明では、インピーダンス変成器は、第２の導体線路の他に、第２の導体線路に直列に接続されたスルーホール線路部を含んでいる。本発明によれば、積層体の構造上の特徴を活かして、インピーダンス変成器を容易に設計および作製することができる。

以上のことから、本発明によれば、積層体を用いて構成され、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタを容易に実現することが可能になるという効果を奏する。

本発明の第１の実施の形態に係る積層型電子部品の構造を示す斜視図である。本発明の第１の実施の形態に係る積層型電子部品の回路構成を示す回路図である。図１に示した積層体における１層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における２層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における３層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における７層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における８層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における９層目ないし１４層目の誘電体層のパターン形成面を示す説明図である。図１に示した積層体における１５層目の誘電体層のパターン形成面を示す説明図である。本発明の第１の実施の形態におけるインピーダンス変成器の構造の第１の例を示す側面図である。本発明の第１の実施の形態におけるインピーダンス変成器の構造の第２の例を示す側面図である。本発明の第１の実施の形態におけるインピーダンス変成器の構造の第３の例を示す側面図である。本発明の第１の実施の形態に係る積層型電子部品の特性を示す特性図である。本発明の第１の実施の形態に係る積層型電子部品の特性と積層型電子部品内のフィルタ部の特性とを示す特性図である。本発明の第２の実施の形態に係る積層型電子部品の構造を示す斜視図である。本発明の第２の実施の形態に係る積層型電子部品の回路構成を示す回路図である。図１６に示した積層体における１層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における２層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における３層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における７層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における８層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における９層目ないし１４層目の誘電体層のパターン形成面を示す説明図である。図１６に示した積層体における１５層目の誘電体層のパターン形成面を示す説明図である。本発明の第２の実施の形態に係る積層型電子部品の特性を示す特性図である。本発明の第３の実施の形態に係る積層型電子部品の構造を示す斜視図である。図２７に示した積層型電子部品の断面図である。本発明の第３の実施の形態に係る積層型電子部品の回路構成を示す回路図である。図２７に示した積層体における１層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における２層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における３層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における７層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における８層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における９層目ないし１４層目の誘電体層のパターン形成面を示す説明図である。図２７に示した積層体における１５層目の誘電体層のパターン形成面を示す説明図である。本発明の第３の実施の形態に係る積層型電子部品の特性を示す特性図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、本発明の第１の実施の形態に係る積層型電子部品の構成について説明する。図１は、本実施の形態に係る積層型電子部品の構造を示す斜視図である。

図１に示したように、本実施の形態に係る積層型電子部品１は、積層体５０を備えている。後で詳しく説明するが、積層体５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。

ここで、図１に示したように、Ｘ方向、Ｙ方向およびＺ方向を定義する。Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。本実施の形態では、複数の誘電体層の積層方向に平行な方向をＺ方向とする。

積層体５０は、直方体形状を有している。積層体５０は、Ｚ方向における積層体５０の両端に位置する底面５０Ａおよび上面５０Ｂと、底面５０Ａと上面５０Ｂを接続する４つの側面５０Ｃ，５０Ｄ，５０Ｅ，５０Ｆを有している。側面５０Ｃ，５０Ｄは、Ｙ方向における積層体５０の両端に位置している。側面５０Ｅ，５０Ｆは、Ｘ方向における積層体５０の両端に位置している。

積層型電子部品１は、積層体５０の底面５０Ａに配置された第１の入出力端子１１、第２の入出力端子１２およびグランド導体層１３を備えている。グランド導体層１３は、グランドに接続される。

図２は、本実施の形態に係る積層型電子部品１の回路構成を示す回路図である。図２に示したように、積層型電子部品１は、更に、第１の帯域阻止フィルタ２０Ａと、第２の帯域阻止フィルタ２０Ｂと、１つのフィルタ部３０とを備えている。第１および第２の帯域阻止フィルタ２０Ａ，２０Ｂおよびフィルタ部３０は、積層体５０を用いて構成されている。フィルタ部３０は、第１および第２の帯域阻止フィルタ２０Ａ，２０Ｂに電気的に接続されている。フィルタ部３０は、帯域阻止フィルタ以外の何らかのフィルタである。本実施の形態では特に、フィルタ部３０は、バンドパスフィルタである。

フィルタ部３０は、回路構成上、第１の入出力端子１１に最も近い第１の入出力端３０ａと、回路構成上、第２の入出力端子１２に最も近い第２の入出力端３０ｂとを有している。第１の帯域阻止フィルタ２０Ａは、回路構成上、第１の入出力端子１１とフィルタ部３０の第１の入出力端３０ａとの間に設けられている。第２の帯域阻止フィルタ２０Ｂは、回路構成上、第２の入出力端子１２とフィルタ部３０の第２の入出力端３０ｂとの間に設けられている。

フィルタ部３０は、電磁結合する２つの共振器３１，３２と、２つのキャパシタ３３，３４と、１つのインダクタ３５とを有している。共振器３１，３２の各々は、回路構成上、互いに反対側に位置する第１端と第２端を有している。回路構成上、キャパシタ３３はフィルタ部３０の第１の入出力端３０ａと共振器３１の第１端との間に設けられ、キャパシタ３４はフィルタ部３０の第２の入出力端３０ｂと共振器３２の第１端との間に設けられている。共振器３１，３２の第２端は互いに電気的に接続されている。回路構成上、インダクタ３５は、共振器３１，３２の第２端とグランドとの間に設けられている。インダクタ３５は、共振器３１，３２間の磁気結合の大きさを調整する役割を有している。

第１の帯域阻止フィルタ２０Ａは、第１の入出力端２０Ａａと、第２の入出力端２０Ａｂと、第１の入出力端２０Ａａと第２の入出力端２０Ａｂとを接続する接続経路２１Ａと、接続経路２１Ａに結合した共振器２２Ａとを有している。共振器２２Ａは、本発明における第１の共振器に対応する。第１の入出力端２０Ａａは第１の入出力端子１１に電気的に接続され、第２の入出力端２０Ａｂはフィルタ部３０の第１の入出力端３０ａに電気的に接続されている。接続経路２１Ａは、インピーダンス変成器２４Ａを含んでいる。インピーダンス変成器２４Ａは、インピーダンス整合のための伝送線路である。

共振器２２Ａは、第１の帯域阻止フィルタ２０Ａにおける第１の分布定数線路を構成する第１の導体線路２３Ａを含んでいる。インピーダンス変成器２４Ａは、第１の帯域阻止フィルタ２０Ａにおける第２の分布定数線路を構成する第２の導体線路２５Ａと、第２の導体線路２５Ａに直列に接続されたスルーホール線路部２６Ａとを含んでいる。第１の導体線路２３Ａと第２の導体線路２５Ａの各々は、積層体５０の複数の導体層のうちの少なくとも１つによって構成されている。スルーホール線路部２６Ａは、積層体５０内に設けられた少なくとも１つのスルーホールを含んでいる。

第１の導体線路２３Ａは、回路構成上、接続経路２１Ａに最も近い第１端２３Ａａと、回路構成上、接続経路２１Ａから最も遠い第２端２３Ａｂとを有している。

第２の導体線路２５Ａは、回路構成上、第１の入出力端２０Ａａに最も近い第１端２５Ａａと、回路構成上、第１の入出力端２０Ａａから最も遠い第２端２５Ａｂとを有している。

帯域阻止フィルタ２０Ａは、更に、共振器２２Ａを接続経路２１Ａに結合させるためのキャパシタ２７Ａを有している。接続経路２１Ａに対する共振器２２Ａの結合の強さは、キャパシタ２７Ａのキャパシタンスによって調整することができる。

キャパシタ２７Ａは、回路構成上、互いに反対側に位置する第１端２７Ａａと第２端２７Ａｂを有している。キャパシタ２７Ａの第１端２７Ａａは、接続経路２１Ａに電気的に接続されている。キャパシタ２７Ａの第２端２７Ａｂは、第１の導体線路２３Ａの第１端２３Ａａに電気的に接続されている。第１の導体線路２３Ａの第２端２３Ａｂは、グランドに接続されている。

スルーホール線路部２６Ａは、回路構成上、互いに反対側に位置する第１端２６Ａａと第２端２６Ａｂを有している。キャパシタ２７Ａの第１端２７Ａａは、スルーホール線路部２６Ａの第１端２６Ａａに電気的に接続されている。キャパシタ２７Ａの第１端２７Ａａとスルーホール線路部２６Ａの第１端２６Ａａは、第１の入出力端２０Ａａに電気的に接続されている。

スルーホール線路部２６Ａの第２端２６Ａｂは、第２の導体線路２５Ａの第１端２５Ａａに電気的に接続されている。第２の導体線路２５Ａの第２端２５Ａｂは、第２の入出力端２０Ａｂに電気的に接続されている。

第２の帯域阻止フィルタ２０Ｂは、第１の入出力端２０Ｂａと、第２の入出力端２０Ｂｂと、第１の入出力端２０Ｂａと第２の入出力端２０Ｂｂとを接続する接続経路２１Ｂと、接続経路２１Ｂに結合した共振器２２Ｂとを有している。共振器２２Ｂは、本発明における第１の共振器に対応する。第１の入出力端２０Ｂａは第２の入出力端子１２に電気的に接続され、第２の入出力端２０Ｂｂはフィルタ部３０の第２の入出力端３０ｂに電気的に接続されている。接続経路２１Ｂは、インピーダンス変成器２４Ｂを含んでいる。インピーダンス変成器２４Ｂは、インピーダンス整合のための伝送線路である。

共振器２２Ｂは、第２の帯域阻止フィルタ２０Ｂにおける第１の分布定数線路を構成する第１の導体線路２３Ｂを含んでいる。インピーダンス変成器２４Ｂは、第２の帯域阻止フィルタ２０Ｂにおける第２の分布定数線路を構成する第２の導体線路２５Ｂと、第２の導体線路２５Ｂに直列に接続されたスルーホール線路部２６Ｂとを含んでいる。第１の導体線路２３Ｂと第２の導体線路２５Ｂの各々は、積層体５０の複数の導体層のうちの少なくとも１つによって構成されている。スルーホール線路部２６Ｂは、積層体５０内に設けられた少なくとも１つのスルーホールを含んでいる。

第１の導体線路２３Ｂは、回路構成上、接続経路２１Ｂに最も近い第１端２３Ｂａと、回路構成上、接続経路２１Ｂから最も遠い第２端２３Ｂｂとを有している。

第２の導体線路２５Ｂは、回路構成上、第１の入出力端２０Ｂａに最も近い第１端２５Ｂａと、回路構成上、第１の入出力端２０Ｂａから最も遠い第２端２５Ｂｂとを有している。

帯域阻止フィルタ２０Ｂは、更に、共振器２２Ｂを接続経路２１Ｂに結合させるためのキャパシタ２７Ｂを有している。接続経路２１Ｂに対する共振器２２Ｂの結合の強さは、キャパシタ２７Ｂのキャパシタンスによって調整することができる。

キャパシタ２７Ｂは、回路構成上、互いに反対側に位置する第１端２７Ｂａと第２端２７Ｂｂを有している。キャパシタ２７Ｂの第１端２７Ｂａは、接続経路２１Ｂに電気的に接続されている。キャパシタ２７Ｂの第２端２７Ｂｂは、第１の導体線路２３Ｂの第１端２３Ｂａに電気的に接続されている。第１の導体線路２３Ｂの第２端２３Ｂｂは、グランドに接続されている。

スルーホール線路部２６Ｂは、回路構成上、互いに反対側に位置する第１端２６Ｂａと第２端２６Ｂｂを有している。キャパシタ２７Ｂの第１端２７Ｂａは、スルーホール線路部２６Ｂの第１端２６Ｂａに電気的に接続されている。キャパシタ２７Ｂの第１端２７Ｂａとスルーホール線路部２６Ｂの第１端２６Ｂａは、第１の入出力端２０Ｂａに電気的に接続されている。

スルーホール線路部２６Ｂの第２端２６Ｂｂは、第２の導体線路２５Ｂの第１端２５Ｂａに電気的に接続されている。第２の導体線路２５Ｂの第２端２５Ｂｂは、第２の入出力端２０Ｂｂに電気的に接続されている。

本実施の形態では、共振器２２Ａ，２２Ｂは、いずれも１／４波長共振器である。共振器２２Ａの共振周波数は、第１の帯域阻止フィルタ２０Ａの阻止帯域の中心周波数と一致するかそれに近い周波数である。共振器２２Ｂの共振周波数は、第２の帯域阻止フィルタ２０Ｂの阻止帯域の中心周波数と一致するかそれに近い周波数である。

共振器２２Ａの共振周波数は、キャパシタ２７Ａのキャパシタンスを考慮して決定される。この場合、キャパシタ２７Ａがない場合と比べて、同じ共振周波数が得られる第１の導体線路２３Ａの長さは短くなる。そのため、第１の導体線路２３Ａの長さは、第１の帯域阻止フィルタ２０Ａの阻止帯域の中心周波数に対応する波長の１／４よりも短い。

同様に、共振器２２Ｂの共振周波数は、キャパシタ２７Ｂのキャパシタンスを考慮して決定される。この場合、キャパシタ２７Ｂがない場合と比べて、同じ共振周波数が得られる第１の導体線路２３Ｂの長さは短くなる。そのため、第１の導体線路２３Ｂの長さは、第２の帯域阻止フィルタ２０Ｂの阻止帯域の中心周波数に対応する波長の１／４よりも短い。

なお、第１の帯域阻止フィルタ２０Ａの阻止帯域と第２の帯域阻止フィルタ２０Ｂの阻止帯域は、一致していてもよいし、異なっていてもよい。

インピーダンス変成器２４Ａにおける最短の電流経路の長さと、インピーダンス変成器２４Ｂにおける最短の電流経路の長さは、いずれも、バンドパスフィルタであるフィルタ部３０の通過帯域の中心周波数に対応する波長の１／４またはそれに近い長さである。

本実施の形態では、バンドパスフィルタであるフィルタ部３０の通過帯域と第１の帯域阻止フィルタ２０Ａの阻止帯域と第２の帯域阻止フィルタ２０Ｂの阻止帯域は、いずれも、１０〜３０ＧＨｚの準ミリ波帯または３０〜３００ＧＨｚのミリ波帯に存在している。また、第１の帯域阻止フィルタ２０Ａの阻止帯域と第２の帯域阻止フィルタ２０Ｂの阻止帯域は、いずれも、フィルタ部３０の通過帯域よりも高い周波数領域に存在している。積層型電子部品１全体は、バンドパスフィルタの機能を有している。

次に、図３ないし図１０を参照して、積層体５０を構成する複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールの構成について説明する。積層体５０は、積層された１６層の誘電体層を有している。以下、この１６層の誘電体層を、下から順に１層目ないし１６層目の誘電体層と呼ぶ。

図３は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、第１の入出力端子１１と第２の入出力端子１２とグランド導体層１３が形成されている。

また、誘電体層５１には、第１の入出力端子１１に接続されたスルーホール５１Ｔ１と、第２の入出力端子１２に接続されたスルーホール５１Ｔ２と、グランド導体層１３に接続された４１個のスルーホールが形成されている。グランド導体層１３に接続された４１個のスルーホールは、第１の帯域阻止フィルタ２０Ａに属するスルーホール５１Ｔ３と、第２の帯域阻止フィルタ２０Ｂに属するスルーホール５１Ｔ４と、フィルタ部３０に属する６つのスルーホール５１Ｔ５と、３３個のグランド用スルーホールからなる。図３において、３３個のグランド用スルーホールは、符号が付与されていない円で表している。

図４は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、キャパシタ用の導体層５２１，５２２と、導体層５２３，５２４が形成されている。導体層５２１，５２２，５２３，５２４には、それぞれ図３に示したスルーホール５１Ｔ１，５１Ｔ２，５１Ｔ３，５１Ｔ４が接続されている。

また、誘電体層５２には、スルーホール線路部用のスルーホール５２Ｔ１，５２Ｔ２と、スルーホール５２Ｔ３，５２Ｔ４が形成されている。スルーホール５２Ｔ１，５２Ｔ２，５２Ｔ３，５２Ｔ４は、それぞれ導体層５２１，５２２，５２３，５２４に接続されている。

誘電体層５２には、更に、図３に示した６つのスルーホール５１Ｔ５に接続された６つのスルーホール５２Ｔ５と、図３に示した３３個のグランド用スルーホールに接続された３３個のグランド用スルーホールが形成されている。図４において、３３個のグランド用スルーホールは、符号が付与されていない二重円で表している。これは、図５ないし図９においても同様である。

図５は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２が形成されている。

導体層５３１は、キャパシタ構成部５３１Ｃと共振器構成部５３１Ｒとを有している。キャパシタ構成部５３１Ｃは、誘電体層５２を介して、図４に示した導体層５２１に対向している。共振器構成部５３１Ｒは、Ｘ方向に長い形状を有している。共振器構成部５３１Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部５３１Ｒの第１端は、キャパシタ構成部５３１Ｃに接続されている。共振器構成部５３１Ｒの第２端の近傍の部分には、図４に示したスルーホール５２Ｔ３が接続されている。

導体層５３２は、キャパシタ構成部５３２Ｃと共振器構成部５３２Ｒとを有している。キャパシタ構成部５３２Ｃは、誘電体層５２を介して、図４に示した導体層５２２に対向している。共振器構成部５３２Ｒは、Ｘ方向に長い形状を有している。共振器構成部５３２Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部５３２Ｒの第１端は、キャパシタ構成部５３２Ｃに接続されている。共振器構成部５３２Ｒの第２端の近傍の部分には、図４に示したスルーホール５２Ｔ４が接続されている。

また、誘電体層５３には、スルーホール線路部用のスルーホール５３Ｔ１，５３Ｔ２が形成されている。スルーホール５３Ｔ１，５３Ｔ２には、それぞれ図４に示したスルーホール５２Ｔ１，５２Ｔ２が接続されている。

誘電体層５３には、更に、図４に示した６つのスルーホール５２Ｔ５に接続された６つのスルーホール５３Ｔ５と、図４に示した３３個のグランド用スルーホールに接続された３３個のグランド用スルーホールが形成されている。

図６は、４層目ないし６層目の誘電体層５４〜５６のパターン形成面を示している。誘電体層５４〜５６の各々には、スルーホール線路部用のスルーホール５４Ｔ１，５４Ｔ２と、６つのスルーホール５４Ｔ５と、３３個のグランド用スルーホールが形成されている。

４層目の誘電体層５４に形成されたスルーホール５４Ｔ１，５４Ｔ２には、それぞれ図５に示したスルーホール５３Ｔ１，５３Ｔ２が接続されている。４層目の誘電体層５４に形成された６つのスルーホール５４Ｔ５には、図５に示した６つのスルーホール５３Ｔ５が接続されている。４層目の誘電体層５４に形成された３３個のグランド用スルーホールには、図５に示した３３個のグランド用スルーホールが接続されている。誘電体層５４〜５６では、上下に隣接するスルーホール同士が互いに接続されている。

図７は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、スルーホール線路部用の導体層５７１，５７２と、キャパシタ用の導体層５７３，５７４が形成されている。導体層５７１，５７２には、それぞれ６層目の誘電体層５６（図６参照）に形成されたスルーホール５４Ｔ１，５４Ｔ２が接続されている。

また、誘電体層５７には、導体層５７１に接続されたスルーホール５７Ｔ１と、導体層５７２に接続されたスルーホール５７Ｔ２と、６つのスルーホール５７Ｔ５と、３３個のグランド用スルーホールが形成されている。６つのスルーホール５７Ｔ５には、６層目の誘電体層５６（図６参照）に形成された６つのスルーホール５４Ｔ５が接続されている。誘電体層５７に形成された３３個のグランド用スルーホールには、６層目の誘電体層５６（図６参照）に形成された３３個のグランド用スルーホールが接続されている。

図８は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、導体層５８１，５８２，５８３が形成されている。導体層５８１は、第１の帯域阻止フィルタ２０Ａにおける第２の導体線路２５Ａを構成する。導体層５８２は、第２の帯域阻止フィルタ２０Ｂにおける第２の導体線路２５Ｂを構成する。

導体層５８１，５８２は、いずれもＸ方向に長い形状を有している。導体層５８１は、Ｘ方向の両端に位置する第１端５８１ａと第２端５８１ｂを有している。第１端５８１ａは、第２の導体線路２５Ａの第１端２５Ａａに対応する。第２端５８１ｂは、第２の導体線路２５Ａの第２端２５Ａｂに対応する。導体層５８２は、Ｘ方向の両端に位置する第１端５８２ａと第２端５８２ｂを有している。第１端５８２ａは、第２の導体線路２５Ｂの第１端２５Ｂａに対応する。第２端５８２ｂは、第２の導体線路２５Ｂの第２端２５Ｂｂに対応する。

図７に示したスルーホール５７Ｔ１は、導体層５８１の第１端５８１ａの近傍の部分に接続されている。図７に示したスルーホール５７Ｔ２は、導体層５８２の第１端５８２ａの近傍の部分に接続されている。

導体層５８３は、共振器３１を構成する共振器構成部５８３Ａと、共振器３２を構成する共振器構成部５８３Ｂと、共振器構成部５８３Ａ，５８３Ｂを連結する連結部５８３Ｃとを有している。図８では、連結部５８３Ｃと共振器構成部５８３Ａの境界と、連結部５８３Ｃと共振器構成部５８３Ｂの境界を、それぞれ点線で示している。

図７に示した導体層５７３の一部は、誘電体層５７を介して、導体層５８１の第２端５８１ｂの近傍の部分に対向している。導体層５７３の他の一部は、誘電体層５７を介して、共振器構成部５８３Ａの一部に対向している。

図７に示した導体層５７４の一部は、誘電体層５７を介して、導体層５８２の第２端５８２ｂの近傍の部分に対向している。導体層５７４の他の一部は、誘電体層５７を介して、共振器構成部５８３Ｂの一部に対向している。

また、誘電体層５８には、導体層５８３の連結部５８３Ｃに接続された６つのスルーホール５８Ｔ５と、３３個のグランド用スルーホールが形成されている。６つのスルーホール５８Ｔ５には、図７に示した６つのスルーホール５７Ｔ５が接続されている。誘電体層５８に形成された３３個のグランド用スルーホールには、図７に示した誘電体層５７に形成された３３個のグランド用スルーホールが接続されている。

図９は、９層目ないし１４層目の誘電体層５９〜６４のパターン形成面を示している。誘電体層５９〜６４の各々には、６つのスルーホール５９Ｔ５と、３３個のグランド用スルーホールが形成されている。

９層目の誘電体層５９に形成された６つのスルーホール５９Ｔ５には、図８に示した６つのスルーホール５８Ｔ５が接続されている。９層目の誘電体層５９に形成された３３個のグランド用スルーホールには、図８に示した３３個のグランド用スルーホールが接続されている。誘電体層５８〜６４では、上下に隣接するスルーホール同士が互いに接続されている。

図１０は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５には、グランド導体層６５１が形成されている。１４層目の誘電体層６４（図９参照）に形成された６つのスルーホール５９Ｔ５と３３個のグランド用スルーホールは、グランド導体層６５１に接続されている。

図示しないが、１６層目の誘電体層のパターン形成面には、マークとして用いられる導体層が形成されている。

積層体５０は、１層目の誘電体層５１のパターン形成面が底面５０Ａになるように、１層目ないし１５層目の誘電体層５１〜６５および１６層目の誘電体層が積層されて構成される。１６層目の誘電体層におけるパターン形成面とは反対側の面は、積層体５０の上面５０Ｂになる。

以下、図２に示した積層型電子部品１の回路の構成要素と、図３ないし図１０に示した積層体５０の構成要素との対応関係について説明する。

始めに、第１の帯域阻止フィルタ２０Ａに関して説明する。キャパシタ２７Ａは、図４に示した導体層５２１と、図５に示した導体層５３１のキャパシタ構成部５３１Ｃと、これらの間の誘電体層５２によって構成されている。導体層５２１は、スルーホール５１Ｔ１を介して第１の入出力端子１１に接続されている。

共振器２２Ａの第１の導体線路２３Ａは、図５に示した導体層５３１の共振器構成部５３１Ｒによって構成されている。共振器構成部５３１Ｒの第１端は、キャパシタ構成部５３１Ｃに接続されている。共振器構成部５３１Ｒの第２端の近傍の部分は、スルーホール５２Ｔ３、導体層５２３およびスルーホール５１Ｔ３を介して図３に示したグランド導体層１３に接続されている。

スルーホール線路部２６Ａは、スルーホール５２Ｔ１，５３Ｔ１と、誘電体層５４〜５６に形成された３つのスルーホール５４Ｔ１と、導体層５７１と、スルーホール５７Ｔ１によって構成されている。スルーホール５２Ｔ１，５３Ｔ１と３つのスルーホール５４Ｔ１は、それらの中心軸が同一直線上にあるように配置されて、図１に示したスルーホール列２６ＡＴを構成している。スルーホール５２Ｔ１は、キャパシタ２７Ａを構成する導体層５２１に接続されている。

図３に示した第１の入出力端子１１とスルーホール５１Ｔ１との接続点が、図２に示した第１の入出力端２０Ａａに対応する。

第２の導体線路２５Ａは、図８に示した導体層５８１によって構成されている。導体層５８１の第１端５８１ａの近傍の部分は、スルーホール線路部２６Ａの端に位置するスルーホール５７Ｔ１に接続されている。

導体層５８１の第２端５８１ｂの近傍の部分は、図２に示した第２の入出力端２０Ａｂに対応する。

次に、第２の帯域阻止フィルタ２０Ｂに関して説明する。キャパシタ２７Ｂは、図４に示した導体層５２２と、図５に示した導体層５３２のキャパシタ構成部５３２Ｃと、これらの間の誘電体層５２によって構成されている。導体層５２２は、スルーホール５１Ｔ２を介して第２の入出力端子１２に接続されている。

共振器２２Ｂの第１の導体線路２３Ｂは、図５に示した導体層５３２の共振器構成部５３２Ｒによって構成されている。共振器構成部５３２Ｒの第１端は、キャパシタ構成部５３２Ｃに接続されている。共振器構成部５３２Ｒの第２端の近傍の部分は、スルーホール５２Ｔ４、導体層５２４およびスルーホール５１Ｔ４を介して図３に示したグランド導体層１３に接続されている。

スルーホール線路部２６Ｂは、スルーホール５２Ｔ２，５３Ｔ２と、誘電体層５４〜５６に形成された３つのスルーホール５４Ｔ２と、導体層５７２と、スルーホール５７Ｔ２によって構成されている。スルーホール５２Ｔ２，５３Ｔ２と３つのスルーホール５４Ｔ２は、それらの中心軸が同一直線上にあるように配置されて、図１に示したスルーホール列２６ＢＴを構成している。スルーホール５２Ｔ２は、キャパシタ２７Ｂを構成する導体層５２２に接続されている。

図３に示した第２の入出力端子１２とスルーホール５１Ｔ２との接続点が、図２に示した第１の入出力端２０Ｂａに対応する。

第２の導体線路２５Ｂは、図８に示した導体層５８２によって構成されている。導体層５８２の第１端５８２ａの近傍の部分は、スルーホール線路部２６Ｂの端に位置するスルーホール５７Ｔ２に接続されている。

導体層５８２の第２端５８２ｂの近傍の部分は、図２に示した第２の入出力端２０Ｂｂに対応する。

次に、フィルタ部３０に関して説明する。共振器３１は、図８に示した導体層５８３の共振器構成部５８３Ａによって構成されている。共振器３２は、導体層５８３の共振器構成部５８３Ｂによって構成されている。インダクタ３５は、導体層５８３の連結部５８３Ｃと、スルーホール５１Ｔ５，５２Ｔ５，５３Ｔ５，５４Ｔ５，５７Ｔ５，５８Ｔ５，５９Ｔ５によって構成されている。

図７に示した導体層５７３の一部は、誘電体層５７を介して、図８に示した導体層５８１の第２端５８１ｂの近傍の部分に対向し、導体層５７３の他の一部は、誘電体層５７を介して、共振器構成部５８３Ａの一部に対向している。これにより、キャパシタ３３が構成されている。

同様に、図７に示した導体層５７４の一部は、誘電体層５７を介して、図８に示した導体層５８２の第２端５８２ｂの近傍の部分に対向し、導体層５７４の他の一部は、誘電体層５７を介して、共振器構成部５８３Ｂの一部に対向している。これにより、キャパシタ３４が構成されている。

グランド導体層１３，６５１と複数のグランド用スルーホールは、互いに電気的に接続され、グランド部を構成している。第１の導体線路２３Ａ，２３Ｂ、第２の導体線路２５Ａ，２５Ｂおよび共振器３１，３２は、グランド部によって囲まれている。第１の帯域阻止フィルタ２０Ａにおける第１の分布定数線路は、第１の導体線路２３Ａとグランド部とによって構成されている。第１の帯域阻止フィルタ２０Ａにおける第２の分布定数線路は、第２の導体線路２５Ａとグランド部とによって構成されている。第２の帯域阻止フィルタ２０Ｂにおける第１の分布定数線路は、第１の導体線路２３Ｂとグランド部とによって構成されている。第２の帯域阻止フィルタ２０Ｂにおける第２の分布定数線路は、第２の導体線路２５Ｂとグランド部とによって構成されている。

次に、本実施の形態に係る積層型電子部品１の作用および効果について説明する。積層型電子部品１は、第１の帯域阻止フィルタ２０Ａと、第２の帯域阻止フィルタ２０Ｂと、バンドパスフィルタであるフィルタ部３０とを備えている。回路構成上、第１の帯域阻止フィルタ２０Ａは、第１の入出力端子１１とフィルタ部３０の間に配置され、第２の帯域阻止フィルタ２０Ｂは、第２の入出力端子１２とフィルタ部３０の間に配置されている。

フィルタ部３０の通過帯域と第１の帯域阻止フィルタ２０Ａの阻止帯域と第２の帯域阻止フィルタ２０Ｂの阻止帯域は、いずれも、１０〜３０ＧＨｚの準ミリ波帯または３０〜３００ＧＨｚのミリ波帯に存在している。第１の帯域阻止フィルタ２０Ａの阻止帯域と第２の帯域阻止フィルタ２０Ｂの阻止帯域は、いずれも、フィルタ部３０の通過帯域よりも高い周波数領域に存在している。本実施の形態に係る積層型電子部品１によれば、第１および第２の帯域阻止フィルタ２０Ａ，２０Ｂを含まない場合に比べて、通過帯域よりも高周波側の阻止帯域における減衰特性が優れたバンドパスフィルタを実現することができる。

第１の帯域阻止フィルタ２０Ａにおいて、共振器２２Ａは第１の分布定数線路を構成する第１の導体線路２３Ａを含み、インピーダンス変成器２４Ａは第２の分布定数線路を構成する第２の導体線路２５Ａを含んでいる。同様に、第２の帯域阻止フィルタ２０Ｂにおいて、共振器２２Ｂは第１の分布定数線路を構成する第１の導体線路２３Ｂを含み、インピーダンス変成器２４Ｂは第２の分布定数線路を構成する第２の導体線路２５Ｂを含んでいる。導体線路２３Ａ，２５Ａ，２３Ｂ，２５Ｂは、ＬＣ回路に用いられる渦巻き形状のインダクタに比べて、積層体５０を用いて精度よく作製することが可能である。そのため、本実施の形態によれば、第１および第２の帯域阻止フィルタ２０Ａ，２０Ｂの特性のばらつきを抑制することができる。

また、インピーダンス変成器２４Ａは、第２の導体線路２５Ａの他に、第２の導体線路２５Ａに直列に接続されたスルーホール線路部２６Ａを含んでいる。スルーホール線路部２６Ａは、積層体５０内に設けられた少なくとも１つのスルーホールを含んでいる。同様に、インピーダンス変成器２４Ｂは、第２の導体線路２５Ｂの他に、第２の導体線路２５Ｂに直列に接続されたスルーホール線路部２６Ｂを含んでいる。スルーホール線路部２６Ｂは、積層体５０内に設けられた少なくとも１つのスルーホールを含んでいる。本実施の形態によれば、複数のスルーホールを含む積層体５０の構造上の特徴を活かして、インピーダンス変成器２４Ａ，２４Ｂを容易に設計および作製することができる。

ところで、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタを、積層体を用いて構成されたＬＣ回路によって実現する場合には、インダクタを構成する導体層と他の導体層との間に浮遊のキャパシタンスが顕著に発生する。そのため、実際に作製されたインダクタの特性は、集中定数素子として設計されたインダクタの特性とは大きく異なる場合がある。その結果、実際に製造された帯域阻止フィルタの特性が設計された帯域阻止フィルタの特性と大きく異なる場合がある。

これに対し、本実施の形態では、共振器２２Ａとインピーダンス変成器２４Ａは、第１および第２の導体線路２３Ａ，２５Ａに沿って分布するキャパシタンスを考慮して設計される。同様に、共振器２２Ｂとインピーダンス変成器２４Ｂは、第１および第２の導体線路２３Ｂ，２５Ｂに沿って分布するキャパシタンスを考慮して設計される。そのため、本実施の形態によれば、実際に製造された帯域阻止フィルタ２０Ａ，２０Ｂの特性が設計された帯域阻止フィルタ２０Ａ，２０Ｂの特性と大きく異なることを防止することができる。

以上のことから、本実施の形態によれば、積層体５０を用いて構成され、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタ２０Ａ，２０Ｂを容易に実現することが可能になる。

また、本実施の形態によれば、インピーダンス変成器２４Ａ，２４Ｂを、それぞれスルーホールを含まない構成にした場合に比べて、積層体５０を小型化することができる。

また、本実施の形態によれば、インピーダンス変成器２４Ａが第２の導体線路２５Ａとスルーホール線路部２６Ａを含み、インピーダンス変成器２４Ｂが第２の導体線路２５Ｂとスルーホール線路部２６Ｂを含むことにより、インピーダンス変成器２４Ａ，２４Ｂのそれぞれにおける最短の電流経路の長さを容易に調整することが可能になる。以下、これについて、図１１ないし図１３を参照して説明する。図１１ないし図１３は、それぞれ、インピーダンス変成器２４Ａの構造の第１ないし第３の例を示す側面図である。

図１１に示した第１の例は、スルーホール５２Ｔ１，５３Ｔ１，５４Ｔ１，５７Ｔ１と導体層５７１，５８１が、図４ないし図８に示した通りの配置になっている例である。この第１の例では、スルーホール５２Ｔ１，５３Ｔ１と３つのスルーホール５４Ｔ１は、それらの中心軸が同一直線上にあるように配置されている。スルーホール５７Ｔ１は、その中心軸が、スルーホール５２Ｔ１，５３Ｔ１と３つのスルーホール５４Ｔ１の中心軸とは同一直線上にないように配置されている。スルーホール５７Ｔ１の中心軸は、スルーホール５２Ｔ１，５３Ｔ１と３つのスルーホール５４Ｔ１の中心軸よりも、導体層５８１の第２端５８１ｂにより近い位置にある。

図１２に示した第２の例では、６層目の誘電体層５６のパターン形成面に導体層５６１が設けられている。また、誘電体層５６に、スルーホール５４Ｔ１の代わりに、導体層５６１に接続されたスルーホール５６Ｔ１が形成されている。スルーホール５６Ｔ１は、導体層５７１に接続されている。また、５層目の誘電体層５５に形成されたスルーホール５４Ｔ１は、導体層５６１に接続されている。

第２の例では、スルーホール５２Ｔ１，５３Ｔ１と２つのスルーホール５４Ｔ１は、それらの中心軸が同一直線上にあるように配置されている。また、第２の例では、第１の例に比べて、スルーホール５７Ｔ１の中心軸は、導体層５８１の第２端５８１ｂにより近い位置にある。また、スルーホール５６Ｔ１の中心軸は、スルーホール５２Ｔ１，５３Ｔ１と２つのスルーホール５４Ｔ１の中心軸よりも、導体層５８１の第２端５８１ｂにより近く、スルーホール５７Ｔ１の中心軸よりも、導体層５８１の第２端５８１ｂからより遠い位置にある。また、第２の例では、第１の例に比べて、導体層５８１が短い。

図１３に示した第３の例では、導体層５７１が設けられておらず、スルーホール線路部２６Ａを構成するスルーホール５２Ｔ１，５３Ｔ１，５４Ｔ１，５７Ｔ１の全てが、それらの中心軸が同一直線上にあるように配置されている。また、第３の例では、第１の例に比べて、導体層５８１が長い。

第１ないし第３の例では、インピーダンス変成器２４Ａの一方の端にあるスルーホール５２Ｔ１の位置と、インピーダンス変成器２４Ａの他方の端にある導体層５８１の第２端５８１ｂの位置は変わっていない。

インピーダンス変成器２４Ａにおける最短の電流経路の長さは、第２の例では第１の例よりも短く、第３の例では第１の例よりも長い。

第１ないし第３の例から理解されるように、本実施の形態では、スルーホール線路部２６Ａを構成する複数のスルーホールのうちの少なくとも１つの位置を変えることによって、インピーダンス変成器２４Ａの両端の物理的な位置を変えることなく、インピーダンス変成器２４Ａにおける最短の電流経路の長さを容易に調整することができる。これにより、本実施の形態によれば、わずかな設計の変更によって、インピーダンス変成器２４Ａの特性を容易に調整することができる。インピーダンス変成器２４Ｂについても同様である。

次に、積層型電子部品１の特性の一例について説明する。図１４は、積層型電子部品１の特性の一例を示している。具体的には、図１４は、積層型電子部品１の挿入損失の周波数特性と反射損失の周波数特性を示している。以下、挿入損失の値と反射損失の値を総称して減衰量と言う。図１４において、横軸は周波数を示し、縦軸は減衰量を示している。図１４では、挿入損失の周波数特性を、符号７１ＩＬを付した曲線で示し、反射損失の周波数特性を、符号７１ＲＬを付した曲線で示している。

図１５は、積層型電子部品１の特性と、積層型電子部品１内のフィルタ部３０の特性を示している。図１５において、横軸は周波数を示し、縦軸は挿入損失を示している。図１５では、積層型電子部品１の挿入損失の周波数特性を、符号７１ＩＬを付した曲線で示し、フィルタ部３０の挿入損失の周波数特性を、符号７２ＩＬを付した曲線で示している。

図１５から理解されるように、本実施の形態に係る積層型電子部品１によれば、第１および第２の帯域阻止フィルタ２０Ａ，２０Ｂを含まない場合に比べて、通過帯域よりも高周波側の阻止帯域における減衰特性が優れたバンドパスフィルタを実現することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態に係る積層型電子部品について説明する。図１６は、本実施の形態に係る積層型電子部品８１の構造を示す斜視図である。図１７は、本実施の形態に係る積層型電子部品８１の回路構成を示す回路図である。

以下、本実施の形態に係る積層型電子部品８１が第１の実施の形態に係る積層型電子部品１と異なる点について説明する。積層型電子部品８１では、共振器２２Ａ，２２Ｂは、いずれも１／２波長共振器である。第１の導体線路２３Ａの第２端２３Ａｂと、第１の導体線路２３Ｂの第２端２３Ｂｂは、いずれも、グランドに接続されずに開放されている。

共振器２２Ａの共振周波数は、第１の帯域阻止フィルタ２０Ａの阻止帯域の中心周波数と一致するかそれに近い周波数である。共振器２２Ｂの共振周波数は、第２の帯域阻止フィルタ２０Ｂの阻止帯域の中心周波数と一致するかそれに近い周波数である。

共振器２２Ａの共振周波数は、キャパシタ２７Ａのキャパシタンスを考慮して決定される。この場合、キャパシタ２７Ａがない場合と比べて、同じ共振周波数が得られる第１の導体線路２３Ａの長さは短くなる。そのため、第１の導体線路２３Ａの長さは、第１の帯域阻止フィルタ２０Ａの阻止帯域の中心周波数に対応する波長の１／２よりも短い。

同様に、共振器２２Ｂの共振周波数は、キャパシタ２７Ｂのキャパシタンスを考慮して決定される。この場合、キャパシタ２７Ｂがない場合と比べて、同じ共振周波数が得られる第１の導体線路２３Ｂの長さは短くなる。そのため、第１の導体線路２３Ｂの長さは、第２の帯域阻止フィルタ２０Ｂの阻止帯域の中心周波数に対応する波長の１／２よりも短い。

次に、図１８ないし図２５を参照して、本実施の形態における積層体５０を構成する複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールの構成について説明する。第１の実施の形態と同様に、積層体５０は、１層目ないし１６層目の誘電体層を有している。

図１８は、１層目の誘電体層５１のパターン形成面を示している。誘電体層５１のパターン形成面には、第１の実施の形態と同様に、第１の入出力端子１１と第２の入出力端子１２とグランド導体層１３が形成されている。

また、誘電体層５１には、第１の入出力端子１１に接続されたスルーホール５１Ｔ１と、第２の入出力端子１２に接続されたスルーホール５１Ｔ２と、グランド導体層１３に接続された３９個のスルーホールが形成されている。グランド導体層１３に接続された３９個のスルーホールは、フィルタ部３０に属する６つのスルーホール５１Ｔ５と、３３個のグランド用スルーホールからなる。図１８において、３３個のグランド用スルーホールは、符号が付与されていない円で表している。

図１９は、２層目の誘電体層５２のパターン形成面を示している。誘電体層５２のパターン形成面には、キャパシタ用の導体層５２１，５２２が形成されている。導体層５２１，５２２には、それぞれ図１８に示したスルーホール５１Ｔ１，５１Ｔ２が接続されている。

また、誘電体層５２には、スルーホール線路部用のスルーホール５２Ｔ１，５２Ｔ２が形成されている。スルーホール５２Ｔ１，５２Ｔ２は、それぞれ導体層５２１，５２２に接続されている。

誘電体層５２には、更に、図１８に示した６つのスルーホール５１Ｔ５に接続された６つのスルーホール５２Ｔ５と、図１８に示した３３個のグランド用スルーホールに接続された３３個のグランド用スルーホールが形成されている。図１９において、３３個のグランド用スルーホールは、符号が付与されていない二重円で表している。これは、図２０ないし図２４においても同様である。

図２０は、３層目の誘電体層５３のパターン形成面を示している。誘電体層５３のパターン形成面には、導体層５３１，５３２が形成されている。

導体層５３１は、キャパシタ構成部５３１Ｃと共振器構成部５３１Ｒとを有している。キャパシタ構成部５３１Ｃは、誘電体層５２を介して、図１９に示した導体層５２１に対向している。共振器構成部５３１Ｒは、Ｘ方向に長い形状を有している。共振器構成部５３１Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部５３１Ｒの第１端は、キャパシタ構成部５３１Ｃに接続されている。

導体層５３２は、キャパシタ構成部５３２Ｃと共振器構成部５３２Ｒとを有している。キャパシタ構成部５３２Ｃは、誘電体層５２を介して、図１９に示した導体層５２２に対向している。共振器構成部５３２Ｒは、Ｘ方向に長い形状を有している。共振器構成部５３２Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部５３２Ｒの第１端は、キャパシタ構成部５３２Ｃに接続されている。

また、誘電体層５３には、スルーホール線路部用のスルーホール５３Ｔ１，５３Ｔ２が形成されている。スルーホール５３Ｔ１，５３Ｔ２には、それぞれ図１９に示したスルーホール５２Ｔ１，５２Ｔ２が接続されている。

誘電体層５３には、更に、図１９に示した６つのスルーホール５２Ｔ５に接続された６つのスルーホール５３Ｔ５と、図１９に示した３３個のグランド用スルーホールに接続された３３個のグランド用スルーホールが形成されている。

図２１は、４層目ないし６層目の誘電体層５４〜５６のパターン形成面を示している。誘電体層５４〜５６の各々には、スルーホール線路部用のスルーホール５４Ｔ１，５４Ｔ２と、６つのスルーホール５４Ｔ５と、３３個のグランド用スルーホールが形成されている。

４層目の誘電体層５４に形成されたスルーホール５４Ｔ１，５４Ｔ２には、それぞれ図２０に示したスルーホール５３Ｔ１，５３Ｔ２が接続されている。４層目の誘電体層５４に形成された６つのスルーホール５４Ｔ５には、図２０に示した６つのスルーホール５３Ｔ５が接続されている。４層目の誘電体層５４に形成された３３個のグランド用スルーホールには、図２０に示した３３個のグランド用スルーホールが接続されている。誘電体層５４〜５６では、上下に隣接するスルーホール同士が互いに接続されている。

図２２は、７層目の誘電体層５７のパターン形成面を示している。誘電体層５７のパターン形成面には、スルーホール線路部用の導体層５７１，５７２と、キャパシタ用の導体層５７３，５７４が形成されている。導体層５７１，５７２には、それぞれ６層目の誘電体層５６（図２１参照）に形成されたスルーホール５４Ｔ１，５４Ｔ２が接続されている。

また、誘電体層５７には、導体層５７１に接続されたスルーホール５７Ｔ１と、導体層５７２に接続されたスルーホール５７Ｔ２と、６つのスルーホール５７Ｔ５と、３３個のグランド用スルーホールが形成されている。６つのスルーホール５７Ｔ５には、６層目の誘電体層５６（図２１参照）に形成された６つのスルーホール５４Ｔ５が接続されている。誘電体層５７に形成された３３個のグランド用スルーホールには、６層目の誘電体層５６（図２１参照）に形成された３３個のグランド用スルーホールが接続されている。

図２３は、８層目の誘電体層５８のパターン形成面を示している。誘電体層５８のパターン形成面には、第１の実施の形態と同様の導体層５８１，５８２，５８３が形成されている。

図２２に示したスルーホール５７Ｔ１は、導体層５８１の第１端５８１ａの近傍の部分に接続されている。図２２に示したスルーホール５７Ｔ２は、導体層５８２の第１端５８２ａの近傍の部分に接続されている。

図２２に示した導体層５７３の一部は、誘電体層５７を介して、導体層５８１の第２端５８１ｂの近傍の部分に対向している。導体層５７３の他の一部は、誘電体層５７を介して、共振器構成部５８３Ａの一部に対向している。

図２２に示した導体層５７４の一部は、誘電体層５７を介して、導体層５８２の第２端５８２ｂの近傍の部分に対向している。導体層５７４の他の一部は、誘電体層５７を介して、共振器構成部５８３Ｂの一部に対向している。

また、誘電体層５８には、導体層５８３の連結部５８３Ｃに接続された６つのスルーホール５８Ｔ５と、３３個のグランド用スルーホールが形成されている。６つのスルーホール５８Ｔ５には、図２２に示した６つのスルーホール５７Ｔ５が接続されている。誘電体層５８に形成された３３個のグランド用スルーホールには、図２２に示した誘電体層５７に形成された３３個のグランド用スルーホールが接続されている。

図２４は、９層目ないし１４層目の誘電体層５９〜６４のパターン形成面を示している。誘電体層５９〜６４の各々には、６つのスルーホール５９Ｔ５と、３３個のグランド用スルーホールが形成されている。

９層目の誘電体層５９に形成された６つのスルーホール５９Ｔ５には、図２３に示した６つのスルーホール５８Ｔ５が接続されている。９層目の誘電体層５９に形成された３３個のグランド用スルーホールには、図２３に示した３３個のグランド用スルーホールが接続されている。誘電体層５８〜６４では、上下に隣接するスルーホール同士が互いに接続されている。

図２５は、１５層目の誘電体層６５のパターン形成面を示している。誘電体層６５には、グランド導体層６５１が形成されている。１４層目の誘電体層６４（図２４参照）に形成された６つのスルーホール５９Ｔ５と３３個のグランド用スルーホールは、グランド導体層６５１に接続されている。

共振器２２Ａの第１の導体線路２３Ａは、図２０に示した導体層５３１の共振器構成部５３１Ｒによって構成されている。共振器構成部５３１Ｒの第１端は、キャパシタ構成部５３１Ｃに接続されている。共振器構成部５３１Ｒの第２端は開放されている。

共振器２２Ｂの第１の導体線路２３Ｂは、図２０に示した導体層５３２の共振器構成部５３２Ｒによって構成されている。共振器構成部５３２Ｒの第１端は、キャパシタ構成部５３２Ｃに接続されている。共振器構成部５３２Ｒの第２端は開放されている。

グランド導体層１３，６５１と複数のグランド用スルーホールは、互いに電気的に接続され、グランド部を構成している。第１の導体線路２３Ａ，２３Ｂは、グランド部によって囲まれている。第１の帯域阻止フィルタ２０Ａにおける第１の分布定数線路は、第１の導体線路２３Ａとグランド部とによって構成されている。第２の帯域阻止フィルタ２０Ｂにおける第１の分布定数線路は、第１の導体線路２３Ｂとグランド部とによって構成されている。

次に、積層型電子部品８１の特性の一例について説明する。図２６は、積層型電子部品８１の特性の一例を示している。具体的には、図２６は、積層型電子部品８１の挿入損失の周波数特性と反射損失の周波数特性を示している。図２６において、横軸は周波数を示し、縦軸は減衰量を示している。図２６では、挿入損失の周波数特性を、符号９１ＩＬを付した曲線で示し、反射損失の周波数特性を、符号９１ＲＬを付した曲線で示している。

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

［第３の実施の形態］
次に、本発明の第３の実施の形態に係る積層型電子部品について説明する。図２７は、本実施の形態に係る積層型電子部品１０１の構造を示す斜視図である。図２８は、図２７に示した積層型電子部品１０１の断面図である。図２９は、本実施の形態に係る積層型電子部品１０１の回路構成を示す回路図である。

図２７および図２８に示したように、本実施の形態に係る積層型電子部品１０１は、積層体１５０を備えている。後で詳しく説明するが、積層体１５０は、積層された複数の誘電体層と複数の導体層とを含んでいる。

ここで、図２７に示したように、Ｘ方向、Ｙ方向およびＺ方向を定義する。Ｘ方向、Ｙ方向およびＺ方向は、互いに直交する。本実施の形態では、複数の誘電体層の積層方向に平行な方向を、Ｚ方向とする。

積層体１５０は、直方体形状を有している。積層体１５０は、Ｚ方向における積層体１５０の両端に位置する底面１５０Ａおよび上面１５０Ｂと、底面１５０Ａと上面１５０Ｂを接続する４つの側面１５０Ｃ，１５０Ｄ，１５０Ｅ，１５０Ｆを有している。側面１５０Ｃ，１５０Ｄは、Ｙ方向における積層体１５０の両端に位置している。側面１５０Ｅ，１５０Ｆは、Ｘ方向における積層体１５０の両端に位置している。

積層型電子部品１０１は、積層体１５０の底面１５０Ａに配置された第１の入出力端子１１１、第２の入出力端子１１２およびグランド導体層１１３を備えている。グランド導体層１１３は、グランドに接続される。

積層型電子部品１０１は、積層体１５０を用いて構成された帯域阻止フィルタ１２０を備えている。積層型電子部品１０１は、帯域阻止フィルタ１２０以外のフィルタを含んでいない。

図２９に示したように、帯域阻止フィルタ１２０は、第１の入出力端１２０ａと、第２の入出力端１２０ｂと、第１の入出力端１２０ａと第２の入出力端１２０ｂとを接続する接続経路１２１とを有している。第１の入出力端１２０ａは、第１の入出力端子１１１によって構成されている。第２の入出力端１２０ｂは、第２の入出力端子１１２によって構成されている。

帯域阻止フィルタ１２０は、更に、接続経路１２１に結合した複数の共振器を有している。本実施の形態では特に、帯域阻止フィルタ１２０は、３つの共振器１２２Ａ，１２２Ｂ，１２２Ｃを有している。３つの共振器１２２Ａ，１２２Ｂ，１２２Ｃは、それぞれ接続点１３０Ａ，１３０Ｂ，１３０Ｃにおいて接続経路１２１に結合している。回路構成上、接続点１３０Ｂは、接続点１３０Ａ，１３０Ｃの間に位置している。

共振器１２２Ａ，１２２Ｃは、本発明における第１の共振器に対応する。共振器１２２Ｂは、本発明における第２の共振器に対応する。接続点１３０Ａ，１３０Ｃは、本発明における第１点に対応する。接続点１３０Ｂは、本発明における第２点に対応する。

帯域阻止フィルタ１２０は、更に、共振器１２２Ａを接続経路１２１に結合させるためのキャパシタ１２７Ａと、共振器１２２Ｂを接続経路１２１に結合させるためのキャパシタ１２７Ｂと、共振器１２２Ｃを接続経路１２１に結合させるためのキャパシタ１２７Ｃとを有している。接続経路１２１に対する共振器１２２Ａ，１２２Ｂ，１２２Ｃの結合の強さは、それぞれキャパシタ１２７Ａ，１２７Ｂ，１２７Ｃのキャパシタンスによって調整することができる。

共振器１２２Ａ，１２２Ｃは、それぞれ第１の分布定数線路を構成する第１の導体線路１２３Ａ，１２３Ｃを含んでいる。第１の導体線路１２３Ａ，１２３Ｃの各々は、積層体１５０の複数の導体層のうちの少なくとも１つによって構成されている。

導体線路１２３Ａは、回路構成上、接続経路１２１に最も近い第１端１２３Ａａと、回路構成上、接続経路１２１から最も遠い第２端１２３Ａｂとを有している。導体線路１２３Ｃは、回路構成上、接続経路１２１に最も近い第１端１２３Ｃａと、回路構成上、接続経路１２１から最も遠い第２端１２３Ｃｂとを有している。

キャパシタ１２７Ａは、回路構成上、互いに反対側に位置する第１端１２７Ａａと第２端１２７Ａｂを有している。キャパシタ１２７Ａの第１端１２７Ａａは、接続経路１２１の接続点１３０Ａに電気的に接続されている。キャパシタ１２７Ａの第２端１２７Ａｂは、導体線路１２３Ａの第１端１２３Ａａに電気的に接続されている。導体線路１２３Ａの第２端１２３Ａｂは、グランドに接続されている。

キャパシタ１２７Ｃは、回路構成上、互いに反対側に位置する第１端１２７Ｃａと第２端１２７Ｃｂを有している。キャパシタ１２７Ｃの第１端１２７Ｃａは、接続経路１２１の接続点１３０Ｃに電気的に接続されている。キャパシタ１２７Ｃの第２端１２７Ｃｂは、導体線路１２３Ｃの第１端１２３Ｃａに電気的に接続されている。導体線路１２３Ｃの第２端１２３Ｃｂは、グランドに接続されている。

共振器１２２Ｂは、スルーホール列１２２ＢＴによって構成されている。スルーホール列１２２ＢＴは、直列に接続された複数のスルーホールによって構成されている。共振器１２２Ｂは、回路構成上、接続経路１２１に最も近い第１端１２２Ｂａと、回路構成上、接続経路１２１から最も遠い第２端１２２Ｂｂとを有している。回路構成上、キャパシタ１２７Ｂは、共振器１２２Ｂの第１端１２２Ｂａと接続点１３０Ｂとの間に設けられている。共振器１２２Ｂの第２端１２２Ｂｂはグランドに接続されている。

接続経路１２１は、２つのインピーダンス変成器１２４Ａ，１２４Ｂを含んでいる。インピーダンス変成器１２４Ａは、回路構成上、接続点１３０Ａ，１３０Ｂの間に配置されている。インピーダンス変成器１２４Ｂは、回路構成上、接続点１３０Ｂ，１３０Ｃの間に配置されている。

インピーダンス変成器１２４Ａは、第２の分布定数線路を構成する第２の導体線路１２５Ａと、第２の導体線路１２５Ａに直列に接続されたスルーホール線路部１２６Ａとを含んでいる。インピーダンス変成器１２４Ｂは、第２の分布定数線路を構成する第２の導体線路１２５Ｂと、第２の導体線路１２５Ｂに直列に接続されたスルーホール線路部１２６Ｂとを含んでいる。

第２の導体線路１２５Ａ，１２５Ｂの各々は、積層体１５０の複数の導体層のうちの少なくとも１つによって構成されている。スルーホール線路部１２６Ａ，１２６Ｂの各々は、積層体１５０内に設けられた少なくとも１つのスルーホールを含んでいる。

キャパシタ１２７Ａの第１端１２７Ａａとスルーホール線路部１２６Ａの第１端１２６Ａａは、第１の入出力端１２０ａに電気的に接続されている。スルーホール線路部１２６Ａの第２端１２６Ａｂは、第２の導体線路１２５Ａの第１端１２５Ａａに電気的に接続されている。第２の導体線路１２５Ａの第２端１２５Ａｂは、接続点１３０Ｂに電気的に接続されている。

キャパシタ１２７Ｂの第１端１２７Ｂａとスルーホール線路部１２６Ｂの第１端１２６Ｂａは、第２の入出力端１２０ｂに電気的に接続されている。スルーホール線路部１２６Ｂの第２端１２６Ｂｂは、第２の導体線路１２５Ｂの第１端１２５Ｂａに電気的に接続されている。第２の導体線路１２５Ｂの第２端１２５Ｂｂは、接続点１３０Ｂに電気的に接続されている。

本実施の形態では、共振器１２２Ａ，１２２Ｂ，１２２Ｃは、いずれも１／４波長共振器である。共振器１２２Ａ，１２２Ｂ，１２２Ｃの各々の共振周波数は、帯域阻止フィルタ１２０の阻止帯域の中心周波数と一致するかそれに近い周波数である。本実施の形態では、帯域阻止フィルタ１２０の阻止帯域は、１０〜３０ＧＨｚの準ミリ波帯または３０〜３００ＧＨｚのミリ波帯に存在している。

共振器１２２Ａ，１２２Ｂ，１２２Ｃの共振周波数は、それぞれキャパシタ１２７Ａ，１２７Ｂ，１２７Ｃのキャパシタンスを考慮して決定される。この場合、キャパシタ１２７Ａ，１２７Ｃがない場合と比べて、同じ共振周波数が得られる第１の導体線路１２３Ａ，１２３Ｃの各々の長さは短くなる。そのため、第１の導体線路１２３Ａ，１２３Ｃの各々の長さは、帯域阻止フィルタ１２０の阻止帯域の中心周波数に対応する波長の１／４よりも短い。また、キャパシタ１２７Ｂがない場合と比べて、同じ共振周波数が得られるスルーホール列１２２ＢＴの長さは短くなる。そのため、スルーホール列１２２ＢＴの長さは、帯域阻止フィルタ１２０の阻止帯域の中心周波数に対応する波長の１／４よりも短い。

次に、図３０ないし図３７を参照して、積層体１５０を構成する複数の誘電体層と、この複数の誘電体層に形成された複数の導体層および複数のスルーホールの構成について説明する。積層体１５０は、積層された１６層の誘電体層を有している。以下、この１６層の誘電体層を、下から順に１層目ないし１６層目の誘電体層と呼ぶ。

図３０は、１層目の誘電体層１５１のパターン形成面を示している。誘電体層１５１のパターン形成面には、第１の入出力端子１１１と第２の入出力端子１１２とグランド導体層１１３が形成されている。

また、誘電体層１５１には、第１の入出力端子１１１に接続されたスルーホール１５１Ｔ１と、第２の入出力端子１１２に接続されたスルーホール１５１Ｔ２と、グランド導体層１１３に接続された２７個のスルーホールが形成されている。グランド導体層１１３に接続された２７個のスルーホールは、スルーホール１５１Ｔ３，１５１Ｔ４，１５１Ｔ５と、２４個のグランド用スルーホールからなる。図３０において、２４個のグランド用スルーホールは、符号が付与されていない円で表している。

図３１は、２層目の誘電体層１５２のパターン形成面を示している。誘電体層１５２のパターン形成面には、キャパシタ用の導体層１５２１，１５２２と、導体層１５２３，１５２４が形成されている。導体層１５２１，１５２２，１５２３，１５２４には、それぞれ図３０に示したスルーホール１５１Ｔ１，１５１Ｔ２，１５１Ｔ３，１５１Ｔ４が接続されている。

また、誘電体層１５２には、スルーホール線路部用のスルーホール１５２Ｔ１，１５２Ｔ２と、スルーホール１５２Ｔ３，１５２Ｔ４，１５２Ｔ５が形成されている。スルーホール１５２Ｔ１，１５２Ｔ２，１５２Ｔ３，１５２Ｔ４は、それぞれ導体層１５２１，１５２２，１５２３，１５２４に接続されている。スルーホール１５２Ｔ５には、図３０に示したスルーホール１５１Ｔ５が接続されている。

誘電体層１５２には、更に、図３０に示した２４個のグランド用スルーホールに接続された２４個のグランド用スルーホールが形成されている。図３１において、２４個のグランド用スルーホールは、符号が付与されていない二重円で表している。これは、図３２ないし図３６においても同様である。

図３２は、３層目の誘電体層１５３のパターン形成面を示している。誘電体層１５３のパターン形成面には、導体層１５３１，１５３２が形成されている。

導体層１５３１は、キャパシタ構成部１５３１Ｃと共振器構成部１５３１Ｒとを有している。キャパシタ構成部１５３１Ｃは、誘電体層１５２を介して、図３１に示した導体層１５２１に対向している。共振器構成部１５３１Ｒは、Ｘ方向に長い形状を有している。共振器構成部１５３１Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部１５３１Ｒの第１端は、キャパシタ構成部１５３１Ｃに接続されている。共振器構成部１５３１Ｒの第２端の近傍の部分には、図３１に示したスルーホール１５２Ｔ３が接続されている。

導体層１５３２は、キャパシタ構成部１５３２Ｃと共振器構成部１５３２Ｒとを有している。キャパシタ構成部１５３２Ｃは、誘電体層１５２を介して、図３１に示した導体層１５２２に対向している。共振器構成部１５３２Ｒは、Ｘ方向に長い形状を有している。共振器構成部１５３２Ｒは、Ｘ方向の両端に位置する第１端と第２端を有している。共振器構成部１５３２Ｒの第１端は、キャパシタ構成部１５３２Ｃに接続されている。共振器構成部１５３２Ｒの第２端の近傍の部分には、図３１に示したスルーホール１５２Ｔ４が接続されている。

また、誘電体層１５３には、スルーホール線路部用のスルーホール１５３Ｔ１，１５３Ｔ２が形成されている。スルーホール１５３Ｔ１，１５３Ｔ２には、それぞれ図３１に示したスルーホール１５２Ｔ１，１５２Ｔ２が接続されている。

また、誘電体層１５３には、図３１に示したスルーホール１５２Ｔ５に接続されたスルーホール１５３Ｔ５と、図３１に示した２４個のグランド用スルーホールに接続された２４個のグランド用スルーホールが形成されている。

図３３は、４層目ないし６層目の誘電体層１５４〜１５６のパターン形成面を示している。誘電体層１５４〜１５６の各々には、スルーホール線路部用のスルーホール１５４Ｔ１，１５４Ｔ２と、スルーホール１５４Ｔ５と、２４個のグランド用スルーホールが形成されている。

４層目の誘電体層１５４に形成されたスルーホール１５４Ｔ１，１５４Ｔ２，１５４Ｔ５には、それぞれ図３２に示したスルーホール１５３Ｔ１，１５３Ｔ２，１５３Ｔ５が接続されている。４層目の誘電体層１５４に形成された２４個のグランド用スルーホールには、図３２に示した２４個のグランド用スルーホールが接続されている。誘電体層１５４〜１５６では、上下に隣接するスルーホール同士が互いに接続されている。

図３４は、７層目の誘電体層１５７のパターン形成面を示している。誘電体層１５７のパターン形成面には、スルーホール線路部用の導体層１５７１，１５７２と、キャパシタ用の導体層１５７３が形成されている。導体層１５７１，１５７２，１５７３には、それぞれ６層目の誘電体層１５６（図３３参照）に形成されたスルーホール１５４Ｔ１，１５４Ｔ２，１５４Ｔ５が接続されている。

また、誘電体層１５７には、導体層１５７１に接続されたスルーホール１５７Ｔ１と、導体層１５７２に接続されたスルーホール１５７Ｔ２と、２４個のグランド用スルーホールが形成されている。誘電体層１５７に形成された２４個のグランド用スルーホールには、６層目の誘電体層１５６（図３３参照）に形成された２４個のグランド用スルーホールが接続されている。

図３５は、８層目の誘電体層１５８のパターン形成面を示している。誘電体層１５８のパターン形成面には、導体層１５８１が形成されている。導体層１５８１は、第２の導体線路１２５Ａを構成する線路部１５８１Ａと、第２の導体線路１２５Ｂを構成する線路部１５８１Ｂを含んでいる。図３５では、線路部１５８１Ａと線路部１５８１Ｂの境界を点線で示している。

線路部１５８１Ａ，１５８１Ｂは、いずれもＸ方向に長い形状を有している。線路部１５８１Ａは、導体層１５８１におけるＸ方向の一方の端に位置する第１端１５８１ａと、その反対側の第２端を有している。線路部１５８１Ｂは、導体層１５８１におけるＸ方向の他方の端に位置する第１端１５８１ｂと、その反対側の第２端を有している。線路部１５８１Ａの第２端と線路部１５８１Ｂの第２端は、互いに接続されている。

線路部１５８１Ａの第１端１５８１ａは、第２の導体線路１２５Ａの第１端１２５Ａａに対応する。線路部１５８１Ａの第２端は、第２の導体線路１２５Ａの第２端１２５Ａｂに対応する。

線路部１５８１Ｂの第１端１５８１ｂは、第２の導体線路１２５Ｂの第１端１２５Ｂａに対応する。線路部１５８１Ｂの第２端は、第２の導体線路１２５Ｂの第２端１２５Ｂｂに対応する。

図３４に示したスルーホール１５７Ｔ１は、線路部１５８１Ａの第１端１５８１ａの近傍の部分に接続されている。図３４に示したスルーホール１５７Ｔ２は、線路部１５８１Ｂの第１端１５８１ｂの近傍の部分に接続されている。

図３４に示した導体層１５７３は、誘電体層１５７を介して、導体層１５８１における線路部１５８１Ａと線路部１５８１Ｂの境界の近傍の部分に対向している。

また、誘電体層１５８には、図３４に示した２４個のグランド用スルーホールに接続された２４個のグランド用スルーホールが形成されている。

図３６は、９層目ないし１４層目の誘電体層１５９〜１６４のパターン形成面を示している。誘電体層１５９〜１６４の各々には、２４個のグランド用スルーホールが形成されている。

９層目の誘電体層１５９に形成された２４個のグランド用スルーホールには、図３５に示した２４個のグランド用スルーホールが接続されている。誘電体層１５８〜１６４では、上下に隣接するスルーホール同士が互いに接続されている。

図３７は、１５層目の誘電体層１６５のパターン形成面を示している。誘電体層１６５には、グランド導体層１６５１が形成されている。１４層目の誘電体層１６４（図３６参照）に形成された２４個のグランド用スルーホールは、グランド導体層１６５１に接続されている。

積層体１５０は、１層目の誘電体層１５１のパターン形成面が底面１５０Ａになるように、１層目ないし１５層目の誘電体層１５１〜１６５および１６層目の誘電体層が積層されて構成される。１６層目の誘電体層におけるパターン形成面とは反対側の面は、積層体１５０の上面１５０Ｂになる。

以下、図２９に示した積層型電子部品１の回路の構成要素と、図３０ないし図３７に示した積層体１５０の構成要素との対応関係について説明する。

始めに、キャパシタ１２７Ａおよび共振器１２２Ａに関して説明する。キャパシタ１２７Ａは、図３１に示した導体層１５２１と、図３２に示した導体層１５３１のキャパシタ構成部１５３１Ｃと、これらの間の誘電体層１５２によって構成されている。導体層１５２１は、スルーホール１５１Ｔ１を介して第１の入出力端子１１１に接続されている。

共振器１２２Ａの第１の導体線路１２３Ａは、図３２に示した導体層１５３１の共振器構成部１５３１Ｒによって構成されている。共振器構成部１５３１Ｒの第１端は、キャパシタ構成部１５３１Ｃに接続されている。共振器構成部１５３１Ｒの第２端の近傍の部分は、スルーホール１５２Ｔ３、導体層１５２３およびスルーホール１５１Ｔ３を介して図３０に示したグランド導体層１１３に接続されている。

次に、インピーダンス変成器１２４Ａに関して説明する。インピーダンス変成器１２４Ａのスルーホール線路部１２６Ａは、スルーホール１５２Ｔ１，１５３Ｔ１と、誘電体層１５４〜１５６に形成された３つのスルーホール１５４Ｔ１と、導体層１５７１と、スルーホール１５７Ｔ１によって構成されている。スルーホール１５２Ｔ１，１５３Ｔ１と３つのスルーホール１５４Ｔ１は、それらの中心軸が同一直線上にあるように配置されて、図２７および図２８に示したスルーホール列１２６ＡＴを構成している。スルーホール１５２Ｔ１は、キャパシタ１２７Ａを構成する導体層１５２１に接続されている。

第２の導体線路１２５Ａは、図３５に示した導体層１５８１の線路部１５８１Ａによって構成されている。線路部１５８１Ａの第１端１５８１ａの近傍の部分は、スルーホール線路部１２６Ａの端に位置するスルーホール１５７Ｔ１に接続されている。

次に、キャパシタ１２７Ｃおよび共振器１２２Ｃに関して説明する。キャパシタ１２７Ｃは、図３１に示した導体層１５２２と、図３２に示した導体層１５３２のキャパシタ構成部１５３２Ｃと、これらの間の誘電体層１５２によって構成されている。導体層１５２２は、スルーホール１５１Ｔ２を介して第２の入出力端子１１２に接続されている。

共振器１２２Ｃの第１の導体線路１２３Ｃは、図３２に示した導体層１５３２の共振器構成部１５３２Ｒによって構成されている。共振器構成部１５３２Ｒの第１端は、キャパシタ構成部１５３２Ｃに接続されている。共振器構成部１５３２Ｒの第２端の近傍の部分は、スルーホール１５２Ｔ４、導体層１５２４およびスルーホール１５１Ｔ４を介して図３０に示したグランド導体層１１３に接続されている。

次に、インピーダンス変成器１２４Ｂに関して説明する。インピーダンス変成器１２４Ｂのスルーホール線路部１２６Ｂは、スルーホール１５２Ｔ２，１５３Ｔ２と、誘電体層１５４〜１５６に形成された３つのスルーホール１５４Ｔ２と、導体層１５７２と、スルーホール１５７Ｔ２によって構成されている。スルーホール１５２Ｔ２，１５３Ｔ２と３つのスルーホール１５４Ｔ２は、それらの中心軸が同一直線上にあるように配置されて、図２７および図２８に示したスルーホール列１２６ＢＴを構成している。スルーホール１５２Ｔ２は、キャパシタ１２７Ｂを構成する導体層１５２２に接続されている。

第２の導体線路１２５Ｂは、図３５に示した導体層１５８１の線路部１５８１Ｂによって構成されている。線路部１５８１Ｂの第１端１５８１ｂの近傍の部分は、スルーホール線路部１２６Ｂの端に位置するスルーホール１５７Ｔ２に接続されている。

次に、キャパシタ１２７Ｂおよび共振器１２２Ｂに関して説明する。キャパシタ１２７Ｂは、図３４に示した導体層１５７３と、図３５に示した導体層１５８１と、これらの間の誘電体層１５７によって構成されている。共振器１２２Ｂは、スルーホール列１２２ＢＴによって構成されている。スルーホール列１２２ＢＴは、スルーホール１５１Ｔ５，１５２Ｔ５，１５３Ｔ５と、３つのスルーホール１５４Ｔ５が直列に接続されて構成されている。スルーホール列１２２ＢＴの上端は、図３４に示した導体層１５７３に接続されている。スルーホール列１２２ＢＴの下端は、図３０に示したグランド導体層１１３に接続されている。

グランド導体層１１３，１６５１と複数のグランド用スルーホールは、互いに電気的に接続され、グランド部を構成している。第１の導体線路１２３Ａ，１２３Ｃおよび第２の導体線路１２５Ａ，１２５Ｂは、グランド部によって囲まれている。

共振器１２２Ａにおける第１の分布定数線路は、第１の導体線路１２３Ａとグランド部とによって構成されている。共振器１２２Ｃにおける第１の分布定数線路は、第１の導体線路１２３Ｃとグランド部とによって構成されている。

インピーダンス変成器１２４Ａにおける第２の分布定数線路は、第２の導体線路１２５Ａとグランド部とによって構成されている。インピーダンス変成器１２４Ｂにおける第２の分布定数線路は、第２の導体線路１２５Ｂとグランド部とによって構成されている。

次に、本実施の形態に係る積層型電子部品１０１の作用および効果について説明する。積層型電子部品１０１は、帯域阻止フィルタ１２０を備えている。帯域阻止フィルタ１２０の阻止帯域は、１０〜３０ＧＨｚの準ミリ波帯または３０〜３００ＧＨｚのミリ波帯に存在している。

帯域阻止フィルタ１２０において、共振器１２２Ａ，１２２Ｃは、それぞれ第１の分布定数線路を構成する第１の導体線路１２３Ａ，１２３Ｃを含み、インピーダンス変成器１２４Ａ，１２４Ｂは、それぞれ第２の分布定数線路を構成する第２の導体線路１２５Ａ，１２５Ｂを含んでいる。そのため、第１の実施の形態と同様に、本実施の形態によれば、帯域阻止フィルタ１２０の特性のばらつきを抑制することができると共に、実際に製造された帯域阻止フィルタ１２０の特性が設計された帯域阻止フィルタ１２０の特性と大きく異なることを防止することができる。

また、インピーダンス変成器１２４Ａは、第２の導体線路１２５Ａの他に、第２の導体線路１２５Ａに直列に接続されたスルーホール線路部１２６Ａを含んでいる。同様に、インピーダンス変成器１２４Ｂは、第２の導体線路１２５Ｂの他に、第２の導体線路１２５Ｂに直列に接続されたスルーホール線路部１２６Ｂを含んでいる。第１の実施の形態と同様に、本実施の形態によれば、複数のスルーホールを含む積層体１５０の構造上の特徴を活かして、インピーダンス変成器１２４Ａ，１２４Ｂを容易に設計および作製することができる。

以上のことから、本実施の形態によれば、積層体１５０を用いて構成され、阻止帯域が準ミリ波帯やミリ波帯に存在する帯域阻止フィルタ１２０を容易に実現することが可能になる。

また、本実施の形態によれば、インピーダンス変成器１２４Ａ，１２４Ｂを、それぞれスルーホールを含まない構成にした場合に比べて、積層体１５０を小型化することができる。

また、本実施の形態によれば、第１の実施の形態と同様に、インピーダンス変成器１２４Ａ，１２４Ｂのそれぞれにおける最短の電流経路の長さを容易に調整することができる。これにより、本実施の形態によれば、わずかな設計の変更によって、インピーダンス変成器１２４Ａ，１２４Ｂの特性を容易に調整することができる。

次に、積層型電子部品１０１の特性の一例について説明する。図３８は、積層型電子部品１０１の特性の一例を示している。具体的には、図３８は、積層型電子部品１０１の挿入損失の周波数特性と反射損失の周波数特性を示している。図３８において、横軸は周波数を示し、縦軸は減衰量を示している。図３８では、挿入損失の周波数特性を、符号１７１ＩＬを付した曲線で示し、反射損失の周波数特性を、符号１７１ＲＬを付した曲線で示している。

なお、本実施の形態において、共振器１２２Ａ，１２２Ｃを、第２の実施の形態における共振器２２Ａ，２２Ｂと同様の１／２波長共振器にしてもよい。この場合には、第１の導体線路１２３Ａの第２端１２３Ａｂと、第１の導体線路１２３Ｃの第２端１２３Ｃｂは、いずれも、グランドに接続されずに開放される。

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、第１の導体線路と第２の導体線路の各々は、積層体の複数の導体層のうちの２つ以上によって構成されていてもよい。

また、本発明の積層型電子部品は、帯域阻止フィルタの他に、帯域阻止フィルタおよびバンドパスフィルタ以外のフィルタの機能を有するフィルタ部を備えていてもよい。

１…積層型電子部品、１１…第１の入出力端子、１２…第２の入出力端子、１３…グランド導体層、２０Ａ…第１の帯域阻止フィルタ、２０Ｂ…第２の帯域阻止フィルタ、２０Ａａ，２０Ｂａ…第１の入出力端、２０Ａｂ，２０Ｂｂ…第２の入出力端、２１Ａ，２１Ｂ…接続経路、２２Ａ，２２Ｂ…共振器、２３Ａ，２３Ｂ…第１の導体線路、２４Ａ，２４Ｂ…インピーダンス変成器、２５Ａ，２５Ｂ…第２の導体線路、２６Ａ，２６Ｂ…スルーホール線路部、３０…フィルタ部、５０…積層体、６５１…グランド導体層。

Claims

積層体と、前記積層体を用いて構成された帯域阻止フィルタとを備えた積層型電子部品であって、
前記積層体は、積層された複数の誘電体層と複数の導体層とを含み、
前記帯域阻止フィルタは、
第１の入出力端と、
第２の入出力端と、
前記第１の入出力端と前記第２の入出力端とを接続する接続経路と、
前記接続経路に結合した第１の共振器とを有し、
前記接続経路は、インピーダンス変成器を含み、
前記第１の共振器は、第１の分布定数線路を構成する第１の導体線路を含み、
前記インピーダンス変成器は、第２の分布定数線路を構成する第２の導体線路と、前記第２の導体線路に直列に接続されたスルーホール線路部とを含み、
前記スルーホール線路部は、回路構成上、前記第１の導体線路と前記第２の導体線路の間に配置され、
前記第１の導体線路と前記第２の導体線路の各々は、前記複数の導体層のうちの少なくとも１つによって構成され、
前記スルーホール線路部は、前記積層体内に設けられた少なくとも１つのスルーホールを含むことを特徴とする積層型電子部品。
前記帯域阻止フィルタは、更に、前記第１の共振器を前記接続経路に結合させるためのキャパシタを有することを特徴とする請求項１記載の積層型電子部品。
積層体と、前記積層体を用いて構成された帯域阻止フィルタとを備えた積層型電子部品であって、
前記積層体は、積層された複数の誘電体層と複数の導体層とを含み、
前記帯域阻止フィルタは、
第１の入出力端と、
第２の入出力端と、
前記第１の入出力端と前記第２の入出力端とを接続する接続経路と、
前記接続経路に結合した第１の共振器とを有し、
前記接続経路は、インピーダンス変成器を含み、
前記第１の共振器は、第１の分布定数線路を構成する第１の導体線路を含み、
前記インピーダンス変成器は、第２の分布定数線路を構成する第２の導体線路と、前記第２の導体線路に直列に接続されたスルーホール線路部とを含み、
前記第１の導体線路と前記第２の導体線路の各々は、前記複数の導体層のうちの少なくとも１つによって構成され、
前記スルーホール線路部は、前記積層体内に設けられた少なくとも１つのスルーホールを含み、
前記帯域阻止フィルタは、更に、前記第１の共振器を前記接続経路に結合させるためのキャパシタを有し、
前記キャパシタは、回路構成上、互いに反対側に位置する第１端と第２端を有し、
前記スルーホール線路部は、回路構成上、互いに反対側に位置する第１端と第２端を有し、
前記キャパシタの第１端は前記スルーホール線路部の第１端に電気的に接続され、前記キャパシタの第２端は前記第１の導体線路に電気的に接続され、前記スルーホール線路部の第２端は前記第２の導体線路に電気的に接続されていることを特徴とする積層型電子部品。
前記キャパシタの第１端と前記スルーホール線路部の第１端は、前記第１および第２の入出力端の一方に電気的に接続されていることを特徴とする請求項３記載の積層型電子部品。
前記スルーホール線路部は、直列に接続された複数のスルーホールを含むことを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。
前記複数のスルーホールは、それらの中心軸が同一直線上にあるように配置されていることを特徴とする請求項５記載の積層型電子部品。
前記複数のスルーホールは、そのうちの少なくとも２つの中心軸が同一直線上にないように配置されていることを特徴とする請求項５記載の積層型電子部品。
前記第１の導体線路は、回路構成上、前記接続経路に最も近い第１端と、回路構成上、前記接続経路から最も遠い第２端とを有し、
前記第１の導体線路の第２端は、グランドに接続されていることを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。
前記第１の導体線路は、回路構成上、前記接続経路に最も近い第１端と、回路構成上、前記接続経路から最も遠い第２端とを有し、
前記第１の導体線路の第２端は、開放されていることを特徴とする請求項１ないし７のいずれかに記載の積層型電子部品。
更に、前記積層体を用いて構成され、前記帯域阻止フィルタに電気的に接続されたフィルタ部を備えたことを特徴とする請求項１ないし９のいずれかに記載の積層型電子部品。
前記フィルタ部は、バンドパスフィルタであることを特徴とする請求項１０記載の積層型電子部品。
前記帯域阻止フィルタは、更に、前記積層体を用いて構成された第２の共振器を有し、
前記第１の共振器は、第１点において前記接続経路に結合し、
前記第２の共振器は、第２点において前記接続経路に結合し、
前記インピーダンス変成器は、回路構成上、前記第１点と前記第２点の間に配置されていることを特徴とする請求項１ないし９のいずれかに記載の積層型電子部品。