JP6822454B2 - 撮像素子および電子機器 - Google Patents

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Description

本発明は、撮像素子および撮像装置に関する。
裏面照射型撮像チップと信号処理チップが、複数画素をまとめたセル単位ごとにマイクロバンプを介して接続された撮像ユニットが知られている。
［先行技術文献］
［特許文献］
［特許文献１］特開２００６−４９３６１号公報
上記撮像ユニットにあって、電荷の蓄積時間の制御および画素信号の読み出しの制御はセルごとに行われている。しかしながら、上記セルは二次元的に近接する画素のまとまりをセルとしているので、セル内またはセル間での電荷の蓄積時間および画素信号の読み出しを細かく制御することはできなかった。
本発明の一態様によると、第１分光特性を有する第１フィルタからの光を電荷に変換する第１光電変換部を有する複数の第１画素と、第１分光特性とは異なる第２フィルタからの光を電荷に変換する第２光電変換部を有する複数の第２画素と、複数の第１画素に接続され、第１画素を制御するための第１制御信号が出力される第１制御線と、複数の第２画素に接続され、第２画素を制御するための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、複数の画素と、複数の画素のうち、第１分光特性を有する第１フィルタからの光を電荷に変換する第１光電変換部を有する複数の第１画素に接続され、第１画素を制御するための第１制御信号が出力される第１制御線と、複数の画素のうち、第１分光特性とは異なる第２フィルタからの光を電荷に変換する第２光電変換部を有する複数の第２画素に接続され、第２画素を制御するための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、第１分光特性を有する第１フィルタからの光を電荷に変換する複数の第１光電変換部と、第１分光特性とは異なる第２フィルタからの光を電荷に変換する複数の第２光電変換部と、複数の第１光電変換部から電荷を転送するための第１制御信号が出力される第１制御線と、複数の第２光電変換部から電荷を転送するための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、光を電荷に変換する複数の光電変換部と、複数の光電変換部のうち、第１分光特性を有する第１フィルタからの光を電荷に変換する複数の第１光電変換部から電荷を転送するための第１制御信号が出力される第１制御線と、複数の光電変換部のうち、第１分光特性とは異なる第２フィルタからの複数の第２光電変換部から電荷を転送するための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、第１分光特性を有する第１フィルタからの光により生成された電荷が転送される複数の第１フローティングディフュージョンと、第１分光特性とは異なる第２分光特性を有する第２フィルタからの光により生成された電荷が転送される複数の第２フローティングディフュージョンと、複数の第１フローティングディフュージョンの電位をリセットするための第１制御信号が出力される第１制御線と、複数の第２フローティングディフュージョンの電位をリセットするための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、光電変換された電荷が転送される複数のフローティングディフュージョンと、複数のフローティングディフュージョンのうち、第１分光特性を有する第１フィルタからの光により生成された電荷が転送される複数の第１フローティングディフュージョンの電位をリセットするための第１制御信号が出力される第１制御線と、複数のフローティングディフュージョンのうち、第１分光特性とは異なる第２分光特性を有する第２フィルタからの光により生成された複数の第２フローティングディフュージョンの電位をリセットするための第２制御信号が出力される第１制御線とは異なる第２制御線と、を備える撮像素子が提供される。
本発明の他の態様によると、上記の撮像素子を備える電子機器が提供される。
なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本実施形態に係る裏面照射型のＭＯＳ型撮像素子の断面図である。 撮像チップの画素配列と単位グループを説明する図である。 画素の等価回路図を示す。 単位グループにおける画素の接続関係を示す回路図である。 本実施形態に係る撮像装置の構成を示すブロック図である。 撮像素子の機能的構成を示すブロック図である。 各画素群の動作のタイミングチャートを示す。 他の単位グループの例および各画素の接続関係を示す。 裏面照射型の他の撮像素子の断面図である。 図９の撮像素子に対応した単位グループの例および各画素の接続関係を示す。 他の画素の等価回路を示す。 他の撮像素子の単位グループを模式的に示す。 単位グループ内の画素ユニットの回路図を示す。 さらに他の撮像素子の単位グループを模式的に示す。 単位グループ内の画素ユニットの回路図を示す。 他の撮像素子の単位グループを模式的に示す。 単位グループ内の画素ユニットの回路図を示す。
以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
図１は、本実施形態に係る裏面照射型の撮像素子１００の断面図である。撮像素子１００は、入射光に対応した画素信号を出力する撮像チップと１１３と、画素信号を処理する信号処理チップ１１１と、画素信号を記憶するメモリチップ１１２とを備える。これら撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されており、Ｃｕ等の導電性を有するバンプ１０９により互いに電気的に接続される。
なお、図示するように、入射光は主に白抜き矢印で示すＺ軸プラス方向へ向かって入射する。本実施形態においては、撮像チップ１１３において、入射光が入射する側の面を裏面と称する。また、座標軸に示すように、Ｚ軸に直交する紙面右方向をＸ軸プラス方向、Ｚ軸およびＸ軸に直交する紙面手前方向をＹ軸プラス方向とする。以降のいくつかの図においては、図１の座標軸を基準として、それぞれの図の向きがわかるように座標軸を表示する。
撮像チップ１１３の一例は、裏面照射型のＭＯＳイメージセンサである。ＰＤ層は、配線層１０８の裏面側に配されている。ＰＤ層１０６は、二次元的に配された複数のＰＤ（フォトダイオード）１０４、および、ＰＤ１０４に対応して設けられたトランジスタ１０５を有する。
ＰＤ層１０６における入射光の入射側にはパッシベーション膜１０３を介してカラーフィルタ１０２が設けられる。カラーフィルタ１０２は、互いに異なる波長領域を透過する複数の種類を有しており、ＰＤ１０４のそれぞれに対応して特定の配列を有している。カラーフィルタ１０２の配列については後述する。カラーフィルタ１０２、ＰＤ１０４およびトランジスタ１０５の組が一つの画素を形成する。
カラーフィルタ１０２における入射光の入射側には、それぞれの画素に対応して、マイクロレンズ１０１が設けられる。マイクロレンズ１０１は、対応するＰＤ１０４へ向けて入射光を集光する。
配線層１０８は、ＰＤ層１０６からの画素信号を信号処理チップ１１１に伝送する配線１０７を有する。配線１０７は多層であってもよく、また、受動素子および能動素子が設けられてもよい。
配線層１０８の表面には複数のバンプ１０９が配される。当該複数のバンプ１０９が信号処理チップ１１１の対向する面に設けられた複数のバンプ１０９と位置合わせされて、撮像チップ１１３と信号処理チップ１１１とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。
同様に、信号処理チップ１１１およびメモリチップ１１２の互いに対向する面には、複数のバンプ１０９が配される。これらのバンプ１０９が互いに位置合わせされて、信号処理チップ１１１とメモリチップ１１２とが加圧等されることにより、位置合わせされたバンプ１０９同士が接合されて、電気的に接続される。
なお、バンプ１０９間の接合には、固相拡散によるＣｕバンプ接合に限らず、はんだ溶融によるマイクロバンプ結合を採用しても良い。また、バンプ１０９は、例えば後述する一つの出力配線に対して一つ程度設ければ良い。したがって、バンプ１０９の大きさは、ＰＤ１０４のピッチよりも大きくても良い。また、画素が配列された画素領域以外の周辺領域において、画素領域に対応するバンプ１０９よりも大きなバンプを併せて設けても良い。
信号処理チップ１１１は、表裏面にそれぞれ設けられた回路を互いに接続するＴＳＶ（シリコン貫通電極）１１０を有する。ＴＳＶ１１０は、周辺領域に設けられることが好ましい。また、ＴＳＶ１１０は、撮像チップ１１３の周辺領域、メモリチップ１１２にも設けられて良い。
図２は、撮像チップ１１３の画素配列と単位グループ１３１を説明する図である。特に、撮像チップ１１３を裏面側から観察した様子を示す。画素領域には２０００万個以上もの画素がマトリックス状に配列されている。本実施形態においては、隣接する４画素×４画素の１６画素が一つのグループを形成する。図の格子線は、隣接する画素がグループ化されて単位グループ１３１を形成する概念を示す。
画素領域の部分拡大図に示すように、単位グループ１３１は、緑色画素Ｇｂ、Ｇｒ、青色画素Ｂおよび赤色画素Ｒの４画素から成るいわゆるベイヤー配列を、上下左右に４つ内包する。緑色画素Ｇｂ、Ｇｒは、カラーフィルタ１０２として緑色フィルタを有し、入射光のうち緑色波長帯の光を受光する。同様に、青色画素Ｂは、カラーフィルタ１０２として青色フィルタを有し、青色波長帯の光を受光し、赤色画素Ｒは、カラーフィルタ１０２として赤色フィルタを有し、赤色波長帯の光を受光する。
図３は、画素１５０の等価回路図を示す。上記複数の画素１５０の各々は、上記ＰＤ１０４、転送トランジスタ１５２、リセットトランジスタ１５４、増幅トランジスタ１５６および選択トランジスタ１５８を有する。これらのトランジスタの少なくとも一部は図１のトランジスタ１０５に対応する。さらに、画素１５０には、リセットトランジスタ１５４のオン信号が供給されるリセット配線３００、転送トランジスタ１５２のオン信号が供給される転送配線３０２、電源Ｖｄｄから電力の供給を受ける電源配線３０４、選択トランジスタ１５８のオン信号が供給される選択配線３０６、および、画素信号を出力する出力配線３０８が配される。以下、各トランジスタがｎチャンネル型ＦＥＴの例を説明するが、トランジスタの種類はこれに限られない。
転送トランジスタ１５２のソース、ゲート、ドレインはそれぞれ、ＰＤ１０４の一端、転送配線３０２、増幅トランジスタ１５６のゲートに接続される。また、リセットトランジスタ１５４のドレインは電源配線３０４に接続され、ソースは増幅トランジスタ１５６のゲートに接続される。増幅トランジスタ１５６のドレインは電源配線３０４に接続され、ソースは選択トランジスタ１５８のドレインに接続される。選択トランジスタ１５８のゲートは選択配線３０６に接続され、ソースは出力配線３０８に接続されている。負荷電流源３０９は、出力配線３０８に電流を供給する。すなわち、選択トランジスタ１５８に対する出力配線３０８は、ソースフォロアにより形成される。なお、負荷電流源３０９は、撮像チップ１１３側に設けても良いし、信号処理チップ１１１側に設けても良い。
図４は、単位グループ１３１における上記画素１５０の接続関係を示す回路図である。なお、図面を見やすくする目的で各トランジスタの参照番号を省略したが、図４の各画素の各トランジスタは、図３の画素１５０における対応する位置に配された各トランジスタと同じ構成および機能を有する。
図４に示す単位グループ１３１内で、同じ色のカラーフィルタ１０２を有する画素１５０が画素群を形成する。カラーフィルタ１０２が図２に示すようにＲＧＢの三種類であることに対応して、画素Ｇｂ１、Ｇｂ２、Ｇｂ３、Ｇｂ４、Ｇｒ１、Ｇｒ２、Ｇｒ３、Ｇｒ４の８画素がＧ画素群を形成する。同様に、画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の４画素がＲ画素群を形成し、画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の４画素がＢ画素群を形成する。すなわち、カラーフィルタ１０２を透過する波長領域毎に画素群が形成される。
ここで、各画素群に含まれる複数の画素間で転送トランジスタのゲートが共通に接続されている。これにより、転送トランジスタのゲートが画素群に属する画素で一斉に、かつ、画素群間で独立して制御される。
図４に示す例において、Ｇ画素群に含まれる画素Ｇｂ１、Ｇｂ２、Ｇｂ３、Ｇｂ４、Ｇｒ１、Ｇｒ２、Ｇｒ３、Ｇｒ４の転送トランジスタのゲートは共通のＧ転送配線３１０に接続されている。同様に、Ｒ画素群の画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の転送トランジスタのゲートは共通のＲ転送配線３１２に接続され、Ｂ画素群の画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の転送トランジスタのゲートは共通のＢ転送配線３１４に接続されている。
また、各画素群に含まれる複数の画素間で選択トランジスタのソースが共通に接続されている。Ｇ画素群の画素Ｇｂ１、Ｇｂ２、Ｇｂ３、Ｇｂ４、Ｇｒ１、Ｇｒ２、Ｇｒ３、Ｇｒ４の選択トランジスタのソースは共通のＧ出力配線３２０に接続されている。同様に、Ｒ画素群の画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の選択トランジスタのソースは共通のＲ出力配線３２２に接続され、Ｂ画素群の画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の選択トランジスタのソースは共通のＢ出力配線３２４に接続されている。
Ｇ出力配線３２０には負荷電流源３１１が接続される。同様に、Ｒ出力配線３２２には負荷電流源３１３が接続されるとともに、Ｂ出力配線３２４には負荷電流源３１５が接続される。なお、リセット配線３２６および電源配線３１６は単位グループ１３１で共通である。また、選択配線３１８は、各画素に一対一に１６本配され、対応する選択トランジスタのゲートに接続されている。
このように、一の単位グループ１３１に対して複数の出力配線が設けられることになる。しかし、撮像チップ１１３は裏面照射型なので、ＰＤ１０４に入射する光量を減らすことなく、撮像チップ１１３の配線１０７の層数を増やして、面方向の大きさを大きくすることなく配線を引き回すことができる。
図５は、本実施形態に係る撮像装置の構成を示すブロック図である。撮像装置５００は、撮影光学系としての撮影レンズ５２０を備え、撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子１００へ導く。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであっても構わない。撮像装置５００は、撮像素子１００、システム制御部５０１、駆動部５０２、測光部５０３、ワークメモリ５０４、記録部５０５、および表示部５０６を主に備える。
撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。なお、図５では瞳近傍に配置された仮想的な１枚のレンズで代表して表している。駆動部５０２は、システム制御部５０１からの指示に従って撮像素子１００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路である。この意味において駆動部５０２は、撮像素子１００に対して電荷蓄積を実行させて画素信号を出力させる撮像素子制御部の機能を担うと言える。駆動部５０２は、撮像素子１００と組み合わされて撮像ユニットを形成する。駆動部５０２を形成する制御回路は、チップ化されて、撮像素子１００に積層されても良い。
撮像素子１００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施し、画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ホワイトバランス処理、ガンマ処理等を施した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。
測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。なお、上記ＡＥセンサに用いられる画素を撮像素子１００内に設けてもよく、この場合には当該撮像素子１００とは別個の測光部５０３を設けなくてもよい。
図６は、撮像素子１００の機能的構成を示すブロック図である。アナログのマルチプレクサ４１１は、単位グループ１３１のＧ画素群の８個の画素Ｇｂ１等を順番に選択して、それぞれの画素信号をＧ出力配線３２０等へ出力させる。
マルチプレクサ４１１を介して出力された画素信号は、Ｇ出力配線３２０を介して、相関二重サンプリング（ＣＤＳ）・アナログ／デジタル（Ａ／Ｄ）変換を行う信号処理回路４１２により、ＣＤＳおよびＡ／Ｄ変換が行われる。Ａ／Ｄ変換された画素信号は、Ｇ出力配線３２１を介してデマルチプレクサ４１３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。
同様にマルチプレクサ４２１は、単位グループ１３１のＲ画素群の４個の画素Ｒ１等を順番に選択して、それぞれの画素信号をＲ出力配線３２２へ出力させる。信号処理回路４２２は、Ｒ出力配線３２２に出力された画素信号に対してＣＤＳおよびＡ／Ｄ変換を行う。Ａ／Ｄ変換された画素信号は、Ｒ出力配線３２３を介してデマルチプレクサ４２３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。
同様にマルチプレクサ４３１は、単位グループ１３１のＢ画素群の４個の画素Ｂ１等を順番に選択して、それぞれの画素信号をＢ出力配線３２４へ出力させる。信号処理回路４３２は、Ｂ出力配線３２４に出力された画素信号に対してＣＤＳおよびＡ／Ｄ変換を行う。Ａ／Ｄ変換された画素信号は、Ｂ出力配線３２５を介してデマルチプレクサ４３３に引き渡され、それぞれの画素に対応する画素メモリ４１４に格納される。
マルチプレクサ４１１、４２１、４３１はそれぞれ、撮像チップ１１３上で、図３の選択トランジスタ１５８と選択配線３０６により形成される。信号処理回路４１２、４２２、４３２は、信号処理チップ１１１に形成される。なお、図６の例においては、Ｇ画素群、Ｒ画素群およびＢ画素群に対応して三つの信号処理回路４１２、４２２、４３２が設けられている。デマルチプレクサ４１３および画素メモリ４１４は、メモリチップ１１２に形成される。
単位グループ１３１内のＧ画素群、Ｒ画素群およびＢ画素群に対応してＧ出力配線３２０、３２１、Ｒ出力配線３２２、３２３およびＢ出力配線３２４、３２５が設けられている。撮像素子１００は撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２を積層しているので、これらの配線はバンプ１０９を用いたチップ間の電気的接続とすることにより、各チップを面方向に大きくすることなく配線を引き回すことができる。
演算回路４１５は、画素メモリ４１４に格納された画素信号を処理して後段の画像処理部に引き渡す。演算回路４１５は、信号処理チップ１１１に設けられても良いし、メモリチップ１１２に設けられても良い。なお、図では１グループ分の接続を示すが、実際にはこれらがグループごとに存在して、並列で動作する。ただし、演算回路４１５はグループごとに存在しなくても良く、例えば、一つの演算回路４１５がそれぞれのグループに対応する画素メモリ４１４の値を順に参照しながらシーケンシャルに処理しても良い。
図７は、図４の各画素群の動作のタイミングチャートを示す。駆動部５０２は、時刻ｔ０においてリセット配線３２６を介して当該単位グループ１３１の各画素Ｇｂ１等のリセットトランジスタをオンにする。これにより、各画素Ｇｂ１等の増幅トランジスタのゲートの電荷が破棄され、ゲートの電位がリセットされる。さらに駆動部５０２は、各画素Ｇｂ１等のリセットトランジスタをオンの状態に保って、時刻ｔ１からｔ２までＧ転送配線３１０を介してＧ画素群に属する各画素Ｇｂ１等の転送トランジスタをオンにする。これにより、Ｇ画素群に属する各画素Ｇｂ１等のＰＤに蓄積されていた電荷が破棄される。
同様に、駆動部５０２は、時刻ｔ１からｔ２までＲ転送配線３１２およびＢ転送配線３１４を介してＲ画素群の各画素Ｒ１等の転送トランジスタおよびＢ画素群の各画素Ｂ１等のトランジスタをオンにする。これにより、Ｒ画素群の各画素Ｒ１等およびＢ画素群の各画素Ｂ１等のＰＤに蓄積されていた電荷が破棄される。その後、駆動部５０２は時刻ｔ３においてリセット配線３２６を介して当該単位グループ１３１の各画素Ｇｂ１等のリセットトランジスタをオフにする。
上記時刻ｔ２から予め定められた蓄積時間後の時刻ｔ４において、駆動部５０２はＧ転送配線３１０を介してＧ画素群に属する各画素Ｇｂ１等の転送トランジスタをオンにし、その後の時刻ｔ６でオフにする。これにより、Ｇ画素群に属する各画素Ｇｂ１等おいて時刻ｔ２からｔ４までの間にＰＤに蓄積されていた電荷が、転送トランジスタを介して増幅トランジスタのゲートに一斉に転送される。これにより、駆動部５０２は、Ｇ画素群に属する各画素Ｇｂ１の電荷の蓄積時間を一括して制御することができる。なお当該蓄積時間は例えば露光時間と同一である。
図７に示す例においては、Ｇ画素群と同様に時刻ｔ４からｔ６までにおいて、駆動部５０２はＲ転送配線３１２を介してＲ画素群の各画素Ｒ１等の転送トランジスタをオンにする。これにより、Ｒ画素群の各画素Ｒ１等において時刻ｔ２からｔ４までの間にＰＤに蓄積されていた電荷が、転送トランジスタを介して増幅トランジスタのゲートに一斉に転送される。
また、図７に示す例においては、時刻ｔ４よりも後の時刻ｔ５から、予め定められた時間後の時刻ｔ７までにおいて、駆動部５０２はＢ転送配線３１４を介してＢ画素群の各画素Ｂ１等の転送トランジスタをオンにする。これにより、Ｂ画素群の各画素Ｂ１等において時刻ｔ２からｔ５までの間にＰＤに蓄積されていた電荷が、転送トランジスタを介して増幅トランジスタのゲートに一斉に転送される。
これにより、駆動部５０２は、Ｂ画素群の各画素Ｂ１等の電荷の蓄積時間を、Ｇ画素群の各画素Ｇｒ１等とは異なる蓄積時間に、一括して制御することができる。また、特定の画像群に対して露光時間とは異なる蓄積時間で電荷を蓄積させることもできる。いずれの画素群にいずれの蓄積時間を設定するかは、本撮影の前に仮撮影をしたときの画素群に対応する画像情報ごとの出力から判断してもよい。例えば一の画像情報に基づく画像が他の画像情報に基づく画像よりも暗いとシステム制御部５０１が判断した場合に、システム制御部５０１は、当該一の画像情報に対応する画素群に対して駆動部５０２により蓄積時間を他の画素群よりも長くしてもよい。
上記時刻ｔ７よりも後の時刻ｔ８において、駆動部５０２は選択配線Ｇｒ１を介してＧ画素群の画素Ｇｒ１の選択トランジスタをオンにする。これにより、転送トランジスタにより転送された電荷に応じた画素信号が増幅トランジスタで生成されて、当該画素信号が選択トランジスタを介してＧ出力配線３２０に出力される。時刻ｔ８よりも後の時刻ｔ９において、駆動部５０２は選択配線Ｇｒ２を介してＧ画素群の画素Ｇｒ２の選択トランジスタをオンにすることにより、同様に、画素Ｇｒ２の画素信号が選択トランジスタを介してＧ出力配線３２０に出力される。このように、駆動部５０２は、Ｇ画素群の各画素Ｇｒ１等の選択配線Ｇｒ１等を介して選択トランジスタを順次、オンにすることにより、Ｇ画素群の各画素Ｇｒ１等の画素信号を一のＧ出力配線３２０に順次、出力させる。
上記時刻ｔ８、ｔ９等に同期して、駆動部５０２は、選択配線Ｒ１等を介してＲ画素群の画素Ｒ１等の選択トランジスタを順次、オンにすることにより、Ｒ画素群の各画素Ｒ１等の画素信号を一のＲ出力配線３２２に順次、出力させる。同様に、上記時刻ｔ８、ｔ９等に同期して、駆動部５０２は、選択配線Ｂ１等を介してＲ画素群の画素Ｂ１等の選択トランジスタを順次、オンにすることにより、Ｂ画素群の各画素Ｂ１等の画素信号を一のＢ出力配線３２４に順次、出力させる。
以上により、単位グループ１３１に含まれる各画素の画素信号が、各画素群の出力配線から出力される。なお、画素群内で画素信号を出力する画素の順序は予め定められて、駆動部５０２にハードウェアとして組み込まれるか、ソフトウェアとして記憶されていることが好ましい。
以上、本実施形態によれば、各画像情報に対応した各画素群に属する各画素の電荷の蓄積時間を一括して制御することができる。よって、それぞれの画像情報に適した蓄積時間で電荷を蓄積することができる。例えば、ＲＧＢのいずれかに偏った被写体を撮像する場合に、強い色に対応する画素群と弱い色に対応する画素群とで蓄積時間を異ならせることにより、色ごとのダイナミックレンジを広くすることができる。また、画素群間で独立して各画素の画素信号を読み出すことができる。
図８は、他の単位グループ１３２の例および各画素の接続関係を示す。なお、図８では図を見やすくする目的で、転送配線および出力配線を示したが各画素の他の構成を省略して四角で示した。
図８に示す例において、撮像素子１００の画素配列は、図２における緑色画素Ｇｂに代えて、白色画素Ｗが配されている。白色画素Ｗには、対応するカラーフィルタ１０２が設けられていないか、または、赤色、緑色および青色を透過する無色のフィルタが設けられる。これにより、緑色画素Ｇｂ、青色画素Ｂ、赤色画素Ｒおよび白色画素Ｗには、互いに異なる画像情報の一例である色情報に対応する入射光が入射する。
単位グループ１３２はそれぞれ、４×４の１６画素を有する。なお、各々の単位グループ１３２に含まれる画素の数はこれに限られないことは、図４の例と同様である。
単位グループ１３２内で、同じ色のカラーフィルタ１０２を有する画素１５０が画素群を形成する。カラーフィルタ１０２がＲＧＢＷの四種類であることに対応して、画素Ｇ１、Ｇ２、Ｇ３、Ｇ４の４画素がＧ画素群を形成する。同様に、画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の４画素がＲ画素群を形成し、画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の４画素がＢ画素群を形成する。さらに、画素Ｗ１、Ｗ２、Ｗ３、Ｗ４の４画素がＷ画素群を形成する。すなわち、カラーフィルタ１０２を透過する波長領域毎に画素群が形成される。
ここで、各画素群に含まれる複数の画素間で転送トランジスタのゲートが共通に接続されている。これにより、駆動部５０２は、転送トランジスタのゲートを画素群内で一斉に、かつ、画素群間で独立して制御する。
Ｇ画素群に含まれる画素Ｇ１、Ｇ２、Ｇ３、Ｇ４の転送トランジスタのゲートは共通のＧ転送配線３３０に接続されている。同様に、Ｒ画素群の画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の転送トランジスタのゲートは共通のＲ転送配線３３２に接続され、Ｂ画素群の画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の転送トランジスタのゲートは共通のＢ転送配線３３４に接続されている。さらに、Ｗ画素群の画素Ｗ１、Ｗ２、Ｗ３、Ｗ４の転送トランジスタのゲートは共通のＷ転送配線３３６に接続されている。
また、各画素群に含まれる複数の画素間で選択トランジスタの出力側が共通に接続されている。Ｇ画素群の画素Ｇ１、Ｇ２、Ｇ３、Ｇ４の選択トランジスタの出力側は共通のＧ出力配線３４０に接続されている。同様に、Ｒ画素群の画素Ｒ１、Ｒ２、Ｒ３、Ｒ４の選択トランジスタの出力側は共通のＲ出力配線３４２に接続され、Ｂ画素群の画素Ｂ１、Ｂ２、Ｂ３、Ｂ４の選択トランジスタのソースは共通のＢ出力配線３４４に接続されている。さらに、Ｗ画素群の画素Ｗ１、Ｗ２、Ｗ３、Ｗ４の選択トランジスタの出力側は共通のＷ出力配線３４６に接続されている。
なお、図４の例と同様に、リセット配線および電源配線は単位グループ１３２で共通である。また、選択配線は、各画素に一対一に１６本配され、対応する選択トランジスタのゲートに接続されている。さらに、出力配線には図４の例と同様に、それぞれ負荷電流源が接続される。
これにより、駆動部５０２は、各画素群に属する各画素の電荷の蓄積時間を一括して制御することができる。また、特定の画像群に対して他の画素群とは異なる蓄積時間で電荷を蓄積させることができる。例えば、Ｗ画素群のカラーフィルタは無色なので、Ｇ画素群等よりも光量が大きい場合がある。よって、Ｗ画素群の各画素の電荷の蓄積時間をＧ画素群等の各画素の電荷の蓄積時間よりも短くすることで、Ｗ画素群とＧ画素群等とでそれぞれ適切な露光を得ることができる。
図９は、裏面照射型の他の撮像素子１６０の断面図である。撮像素子１６０において、図１の撮像素子１００と同一の構成については同一の参照番号を付して説明を省略する。
図９の撮像素子１６０は、パッシベーション膜１０３とカラーフィルタ１０２との間に、開口マスク１６２を有する。開口マスク１６２は例えばアルミニウム膜により形成される。
開口マスク１６２は、各ＰＤ１０４に対応して開口１６４、１６５、１６６を有し、当該開口部分以外は入射光を遮断する。これにより、開口マスク１６２は、開口位置に応じて結像光学系における光束の一部を透過する。図９に示す例において図示されている４つの画素のうち最も−Ｘ側に配されている画素に対応する開口１６４はＰＤ１０４に対して−Ｘ側に変位している。一方、４つの画素のうち最も−Ｘ側から３番目の画素に対応する開口１６６はＰＤ１０４に対して＋Ｘ側に変位している。これらにより結像光学系における射出瞳の−Ｘおよび＋Ｘに変位した光束を入射させて、位相差ＡＦの情報を取得することができる。
これら開口がＰＤ１０４に対して変位した画素を視差画素と呼ぶことがある。一方、開口１６５は、ＰＤ１０４に対して変位していない。視差画素に対しては白色のカラーフィルタ１０２が配される。この画素を視差なし画素と呼ぶことがある。視差なし画素に対してはＲＧＢいずれかのカラーフィルタ１０２が配される。
図１０は、撮像素子１６０に対応した単位グループ１６７、１６８の例および各画素の接続関係を示す。なお、図１０では図を見やすくする目的で、図８と同様に、転送配線および出力配線を示したが、各画素の他の構成を省略して四角で示した。
図１０に示す例において、撮像素子１６０の画素配列は、４×４の画素について図４における緑色画素Ｇｒ１、Ｇｒ２に代えて、視差画素Ｌｔ１、Ｒｔ１が配されている。視差画素Ｌｔ１は図９における開口１６４が設けられた画素に対応し、視差画素Ｒｔ１は図９における開口１６６が設けられた画素に対応する。また、当該４×４の１６画素が単位グループ１６７を形成する。
単位グループ１６７内で、同じ色のカラーフィルタ１０２を有する画素１５０が画素群を形成する。カラーフィルタ１０２がＲＧＢの三種類であることに対応して、図４と同様にＧ画素群、Ｒ画素群およびＢ画素群が形成される。Ｇ画素群、Ｒ画素群およびＢ画素群の構成および作用については図４と同様であるので説明を省略する。ただし、単位グループ１６７においては、図４における緑色画素Ｇｒ１、Ｇｒ２に代えて視差画素Ｌｔ１、Ｒｔ１が配されていることに対応して、Ｇ画素群は６画素で形成される。なお、単位グループ１６８については、単位グループ１６７とは別個のＧ転送配線３７０、Ｒ転送配線３７２、Ｂ転送配線３７４、Ｇ出力配線３８０、Ｒ出力配線３８２、Ｂ出力配線３８４が設けられるが、その接続関係は単位グループ１６７と同様である。
さらに、開口位置ごとにも画素群が形成される。この場合に、複数の単位グループ１６７、１６８をまたいで、画素群が形成される。図１０の例においては、開口位置が変位している視差画素Ｌｔ１、Ｌｔ２、Ｒｔ１、Ｒｔ２の４画素が視差画素群を形成する。
視差画素群に含まれる視差画素Ｌｔ１、Ｌｔ２、Ｒｔ１、Ｒｔ２の転送トランジスタのゲートは共通の視差転送配線３５６に接続されている。また、視差画素群の画素Ｌｔ１、Ｌｔ２、Ｒｔ１、Ｒｔ２の選択トランジスタの出力側は共通の視差出力配線３６６に接続されている。
これにより、駆動部５０２は、各画素群に属する各画素の電荷の蓄積時間を一括して制御することができる。また、特定の画像群に対して他の画素群とは異なる蓄積時間で電荷を蓄積させることができる。さらに、出力配線には図４の例と同様に、それぞれ負荷電流源が接続される。
例えば、撮像装置５００においてレリーズボタンが半押しされたときには、視差画素群の各画素Ｌｔ１等を駆動して位相差ＡＦの情報を取得するとともに、この時点で他の画素群の各画素Ｇｒ１等を駆動しない。一方、撮像装置５００においてレリーズボタンが全押しされたときには、Ｇ画素群、Ｒ画素群およびＢ画素群の各画素Ｇｒ１等を駆動してＲＧＢの画像の情報を取得するとともに、視差画素群の各画素Ｌｔ１等を駆動しない。これにより、レリーズボタンが半押しの状態では位相差ＡＦの情報に適した蓄積時間で電荷を蓄積させることができるとともに、少ない画素で画像処理をすることにより短時間で位相差ＡＦの情報を得ることができる。一方、レリーズボタンが全押しの状態では高解像度を保ちつつ、ＲＧＢの画像の情報に適した蓄積時間で電荷を蓄積することができる。
なお、図１０においては二つの単位グループ１６７、１６８をまたいで視差画素群が形成されたが、単位グループ内の視差画素で、または、三以上の単位グループをまたいで視差画素群を形成してもよい。さらに、開口位置の変位方向ごとに視差画素群を形成してもよい。すなわち、−Ｘ側に開口が変位した複数の画素Ｌｔ１、Ｌｔ２等による視差画素群と、＋Ｘ側に開口が変位した複数の画素Ｒｔ１、Ｒｔ２等による視差画素群とを形成してもよい。
また、図４または図８の配列において、各画素が変位した開口を有していてもよい。この場合に、色毎かつ開口位置の変位方向毎に画素群を形成してもよい。さらに、図１０の視差画素に代えてまたはこれに加えて、変位していない開口を有しかつカラーフィルタ１０２を設けないまたは無色のカラーフィルタ１０２の画素をＡＥ画素として単位グループ１６７、１６８内に配してもよい。この場合にも、複数のＡＥ画素がＡＥ画素群を形成することにより、駆動部５０２はＡＥ画素群に属する各画素の電荷の蓄積時間を一括して制御する。これにより、画像情報としての露光情報を得るのに適した蓄積時間を設定し、例えばレリーズボタンが半押しのとき等に他の画像群とは独立して画素情報を読み出すことができる。
図１１は、他の画素１７０の等価回路を示す。図１１において図３の画素１５０と同じ構成については同じ参照番号を付して説明を省略する。なお、出力配線３０８には図４の例と同様に、負荷電流源が接続されるが図示を省略した。
画素１７０は、転送配線３０２と転送トランジスタ１５２のゲートとの間に行選択トランジスタ１７１および列選択トランジスタ１７２が設けられている。行選択トランジスタ１７１のゲートは行選択配線３９１に接続されており、列選択トランジスタ１７２のゲートは列選択配線３９２に接続されている。当該行選択配線３９１には例えば少なくとも単位グループ１３１内における当該画素１７０とＸ方向（すなわち行方向）に並んだ画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線３９２には例えば少なくとも単位グループ１３１内における当該画素１７０とＹ方向（すなわち列方向）に並んだ画素の列選択トランジスタのゲートが共通に配されている。
上記構成によれば、行選択配線３９１と列選択配線３９２とにオン信号が付加された場合に当該配線で特定される画素１７０の転送トランジスタ１５２をオンにすることができる。これにより、画素単位で転送トランジスタのオンオフを制御することができる。
さらに、画素１７０は、画素１５０の一個の選択トランジスタ１５８に代えて、行選択トランジスタ１７４および列選択トランジスタ１７５が設けられている。行選択トランジスタ１７４のゲートは行選択配線３９４に接続されており、列選択トランジスタ１７５のゲートは列選択配線３９５に接続されている。当該行選択配線３９４には例えば少なくとも単位グループ１３１内における当該画素１７０とＸ方向（すなわち行方向）に並んだ画素の行選択トランジスタのゲートが共通に配されている。同様に、当該列選択配線３９５には例えば少なくとも単位グループ１３１内における当該画素１７０とＹ方向（すなわち列方向）に並んだ画素の列選択トランジスタのゲートが共通に配されている。
上記構成によれば、行選択配線３９４と列選択配線３９５とにオン信号が付加された場合に当該配線で特定される画素１７０の画素信号を出力配線３０８に出力することができる。これにより、画素１５０のように選択トランジスタ１５８と一対一に対応した選択配線３１８よりも、配線数を減らすことができる。
なお、転送トランジスタ１５２に対する行選択配線３９１および列選択配線３９２と、出力配線３０８に対する行選択配線３９４および列選択配線３９５とは組で用いられなくてよい。いずれか一方に対して画素１５０の構成を用いてよい。また、転送と出力を同時に行うことがない場合には、行選択配線３９１、３９４を一本にして転送と出力とで共通に用いるとともに、列選択配線３９２、３９５も一本にして転送と出力とで共通に用いてもよい。
上記実施形態にはいずれも、リセット配線３２６および電源配線３１６は単位グループ１３１で共通である。これに加えて、リセット配線３２６および電源配線３１６は複数の単位グループ１３１間で共通であってもよい。また、これに代えて、リセット配線３２６を画素群ごとに共通とし、画素群間では別個の配線としてもよい。さらに、リセット配線３２６を画素ごとに別個の配線とし、画素１７０における転送トランジスタ１５２の制御と同様にリセットトランジスタ１５４を制御してもよい。
以上、本実施形態によれば、単位グループ１３１内または単位グループ１３１間において、同一の画像情報に対応する複数の画素を画素群として電荷蓄積時間および読み出しを制御する。よって、それぞれの画像情報に適した電荷蓄積時間および読み出しタイミングを設定することができる。
図１２は他の撮像素子６００の単位グループ６０２を模式的に示す。図１３は単位グループ６０２内の画素ユニット６０３の回路図を示す。
撮像素子６００の単位グループ６０２は、図２と同様にベイヤー配列で画素が二次元的に配列されている。行選択線は画素２行に一つずつ設けられおり、各行選択線に２行分の画素が共通に接続されている。出力配線６０４は画素２列に一つずつ設けられており、各出力配線６０４に２列分の画素が共通に接続されている。出力配線６０４のそれぞれは、撮像チップ１１３と信号処理チップ１１１とを電気的に接続するバンプ６０６を介してＣＤＳ回路６０８に一対一に接続されている。
単位グループ６０２に含まれる複数の出力配線６０４のそれぞれに一対一に接続された複数のＣＤＳ回路６０８の出力はマルチプレクサ６１０に入力される。さらにマルチプレクサ６１０からの出力はＡ／Ｄ変換回路６１２に入力され、Ａ／Ｄ変換回路６１２の出力は画素メモリ４１４に接続される。
また、ベイヤー配列における一単位が画素ユニット６０３を形成している。すなわち、画素ユニット６０３は４画素Ｇｂ、Ｇｒ、Ｂ、Ｒを有する。
電源配線Ｖｄｄ、リセット配線は、単位グループ１３１に含まれる画素全体で共通に接続されている。また、Ｇｂ転送配線は、単位グループ１３１のうち画素Ｇｂで共通に接続されている。同様に、Ｇｒ転送配線は単位グループ１３１のうち画素Ｇｒで共通に接続され、Ｂ転送配線は単位グループ１３１のうち画素Ｂで共通に接続され、Ｒ転送配線は単位グループ１３１のうち画素Ｒで共通に接続されている。さらに、リセット配線および各転送配線は複数の単位グループ１３１間では別個に設けられる。
画素ユニット６０３の画素Ｇｂ、Ｇｒ、Ｂ、Ｒはリセットトランジスタ６２０、増幅トランジスタ６２２、選択トランジスタ６２４を共有している。また、画素Ｇｂ１は転送トランジスタ６２６、６２８を有する。同様に、画素Ｇｒは転送トランジスタ６３０、６３２を有し、画素Ｂは転送トランジスタ６３４、６３６を有し、画素Ｒは転送トランジスタ６３８、６４０を有する。
各画素に注目した場合には、当該画素とリセットトランジスタ６２０、増幅トランジスタ６２２および選択トランジスタ６２４の接続関係は、図３と同じである。一方、転送トランジスタ６２６等は図３と接続関係が異なる。画素Ｇｂの転送トランジスタ６２６のゲート、ドレイン、ソースはそれぞれ、Ｇｂ転送配線、行選択線１、転送トランジスタ６２８のゲートに接続される。また、転送トランジスタ６２８のソース、ドレインはそれぞれ、画素ＧｂのＰＤの一端、増幅トランジスタ６２２のゲートに接続される。画素Ｇｒ、Ｂ、Ｒの接続関係も同様である。
図１２および図１３に示す形態において、各画素の画像信号は下記の通りに読み出される。なお、説明を簡単にするためにリセット動作の説明を省く。
行選択線のいずれか、例えば行選択線１がオンされる。その状態でいずれかの転送配線、例えばＧｂ転送配線がオンされる。これにより、画素Ｇｂの転送トランジスタ６２６、６２８が両方オンになり、画素Ｇｂの電荷が増幅トランジスタ６２２のゲートに転送される。ここで、行選択線１がオン状態なので、選択トランジスタ６２４もオンになっており、増幅トランジスタ６２２のゲートに転送された電荷に応じて増幅された画素信号が出力配線６０４から出力される。
行選択線１は単位グループ６０２内の画素２行に対して共通であり、Ｇｂ転送配線は単位グループ６０２内の画素Ｇｂに対して共通なので、単位グループ６０２の１行分の画素Ｇｂの画素信号が、それぞれ対応する出力配線６０４に同時に出力される。ここで、出力配線６０４には一対一にＣＤＳ回路６０８が配されているので、それぞれの画素信号はノイズが除かれた状態で個々のＣＤＳ回路６０８に一時的に保持される。
マルチプレクサ６１０は当該ＣＤＳ回路６０８に保持された画素信号を順次読出し、Ａ／Ｄ変換回路６１２に引き渡す。Ａ／Ｄ変換回路６１２は当該画素信号を順次デジタル化して画素メモリ４１４に書き込む。これにより、単位グループ６０２の１行分の画素Ｇｂの画素信号のそれぞれが、他の画素信号の影響を受けることなく画素メモリ４１４に格納される。
次に、行選択線１がオンされた状態で、Ｇｒ転送配線がオンされることにより、単位グループ６０２の１行分の画素Ｇｒの画素信号のそれぞれが、他の画素信号の影響を受けることなく順次読み出される。同様に、行選択線１がオンされた状態でＢ転送配線がオンされることにより、単位グループ６０２の１行分の画素Ｂの画素信号のそれぞれが読み出されて画素メモリ４１４に格納され、行選択線１がオンされた状態でＲ転送配線がオンされることにより、単位グループ６０２の１行分の画素Ｒの画素信号のそれぞれが読み出されて画素メモリ４１４に格納される。以上により、単位グループ６０２の２行分の画素の画素信号が読み出される。
次に行選択線２をオンにして上記手順を繰り返すことにより単位グループ６０２の次の２行分の画素の画素信号が読み出される。すべての行選択線に対して上記手順を繰り返すことにより、単位グループ６０２内のすべての画素の画素信号が読み出される。
図１２および図１３に示す形態によれば、各単位グループ６０２について行選択線を画素２行に対して一つ設ければよいので、配線の引き回しが容易になる。また、各単位グループ６０２について出力配線を画素２列に対して一つ設ければよいので、配線の引き回しが容易になる。
図１４はさらに他の撮像素子６５０の単位グループ６５２を模式的に示す。図１５は単位グループ６５２内の画素ユニット６５３の回路図を示す。図１４および図１５において、図１２および図１３と同一の構成および機能については、同一の参照番号を付して説明を省略する。
単位グループ６５２には、列選択線が画素２列に一つずつ設けられおり、各列選択線に２列分の画素が共通に接続されている。列選択線は、画素ユニット６５３の各転送トランジスタ６２６、６３０、６３４、６３８のドレインに接続されている。
各出力配線６０４はバンプ６０６を介して信号処理チップ１１１に配され、単位グループ６５２に対応して一つ設けられたマルチプレクサ６１０に入力される。マルチプレクサ６１０の出力はＡ／Ｄ変換回路６１４に入力される。Ａ／Ｄ変換回路６１４は、画素信号をデジタル化する回路に加え、デジタル的にＣＤＳを実行する回路も有する。Ａ／Ｄ変換回路６１４でデジタル化されてＣＤＳが実行された出力が画素メモリ４１４に格納される。
図１４および図１５の形態において、各画素の画像信号は下記の通りに読み出される。なお、説明を簡単にするためにリセット動作の説明を省く。
行選択線のいずれか、例えば行選択線１がオンされる。その状態でいずれかの転送線路、例えばＧｂ転送配線がオンされる。その状態でさらに、列選択線のいずれか、例えば列選択線１がオンされる。これにより、単位グループ６５２の内の一つの画素ユニット６５３の画素Ｇｂの転送トランジスタ６２６、６２８が両方オンになり、画素Ｇｂの電荷が増幅トランジスタ６２２のゲートに転送される。ここで、行選択線１がオン状態なので、選択トランジスタ６２４もオンになっており、増幅トランジスタ６２２のゲートに転送された電荷に応じて増幅された画素信号が、当該画素ユニット６５３に対応した出力配線６０４から出力される。さらに、行選択線１およびＧｂ転送配線をオン状態に保って、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｂの画素信号が順次出力される。
列選択線の切り替えに同期してマルチプレクサ６１０が各出力配線６０４からの入力を切り替えることにより、画素Ｇｂからの画素信号が一画素分ずつＡ／Ｄ変換回路６１４に入力される。単位グループ６５２の１行分の画素Ｇｂの画素信号のそれぞれが、他の画素信号の影響を受けることなく読み出されて画素メモリ４１４に格納される。
次に、行選択線１およびＧｒ転送配線がオンされた状態で、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｒの画素信号が順次出力される。同様に、行選択線１およびＢ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｂの画素信号が順次出力され、行選択線１およびＲ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｒの画素信号が順次出力される。以上により、単位グループ６５２の２行分の画素の画素信号が読み出される。
次に行選択線２をオンにして上記手順を繰り返すことにより単位グループ６５２の次の２行分の画素の画素信号が読み出される。すべての行選択線に対して上記手順を繰り返すことにより、単位グループ６５２内のすべての画素の画素信号が読み出される。
図１４および図１５に示す形態においても、各単位グループ６５２について行選択線を画素２行に対して一つ設ければよいので、配線の引き回しが容易になる。また、各単位グループ６５２について出力配線を画素２列に対して一つ設ければよいので、配線の引き回しが容易になる。また、ＣＤＳ回路を信号処理チップ１１１の側に設けることができる。
図１６はさらに他の撮像素子６５４の単位グループ６５５を模式的に示す。図１７は単位グループ６５５内の画素ユニット６５６の回路図を示す。図１６および図１７において、図１４および図１５と同一の構成および機能については、同一の参照番号を付して説明を省略する。
単位グループ６５５において、複数の出力配線６０４は単位グループ６５２に対応して一つ設けられたバンプ６０６に共通して接続されている。当該バンプ６０６はＡ／Ｄ変換回路６１４の入力側に接続されている。また、画素ユニット６５６の出力配線６０４には、列選択線とゲートが接続された選択トランジスタ６４２が設けられている。
図１６および図１７の形態において、各画素の画像信号は下記の通りに読み出される。なお、説明を簡単にするためにリセット動作の説明を省く。
行選択線のいずれか、例えば行選択線１がオンされる。その状態でいずれかの転送線路、例えばＧｂ転送配線がオンされる。その状態でさらに、列選択線のいずれか、例えば列選択線１がオンされる。これにより、単位グループ６５５の内の一つの画素ユニット６５６の画素Ｇｂの転送トランジスタ６２６、６２８が両方オンになり、画素Ｇｂの電荷が増幅トランジスタ６２２のゲートに転送される。ここで、行選択線１がオン状態なので、選択トランジスタ６２４もオンになっており、増幅トランジスタ６２２のゲートに転送された電荷に応じて増幅された画素信号が、当該画素ユニット６５３に対応した出力配線６０４から出力される。
さらに、行選択線１およびＧｂ転送配線をオン状態に保って、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｂの画素信号が順次出力される。よって、画素Ｇｂからの画素信号が１画素分ずつバンプ６０６を介してＡ／Ｄ変換回路６１４に入力される。この場合に、各画素ユニット６５６には選択トランジスタ６４２が配されているので、列選択線で選択されていない画素ユニット６５６の画素Ｇｂからの出力が遮断される。よって、単位グループ６５５の１行分の画素Ｇｂの画素信号のそれぞれが、他の画素信号の影響を受けることなく読み出されて画素メモリ４１４に格納される。
次に、行選択線１およびＧｒ転送配線がオンされた状態で、列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から、１行分の画素Ｇｒの画素信号が順次出力される。同様に、行選択線１およびＢ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｂの画素信号が順次出力され、行選択線１およびＲ転送配線がオンされた状態で列選択線のオン状態を順次切り替えることにより、それぞれの出力配線６０４から１行分の画素Ｒの画素信号が順次出力される。
以上により、単位グループ６５５の２行分の画素の画素信号が読み出される。次に行選択線２をオンにして上記手順を繰り返すことにより単位グループ６５５の次の２行分の画素の画素信号が読み出される。すべての行選択線に対して上記手順を繰り返すことにより、単位グループ６５５内のすべての画素の画素信号が読み出される。
図１６および図１７に示す形態においても、各単位グループ６５５について行選択線を画素２行に対して一つ設ければよいので、配線の引き回しが容易になる。また、各単位グループ６５５について出力配線を画素２列に対して一つ設ければよいので、配線の引き回しが容易になる。また、ＣＤＳ回路を信号処理チップ１１１の側に設けることができる。さらに、マルチプレクサを設けなくてもよいので信号処理チップ１１１の側の配線を簡略化することができる。
図１２から図１７に示す形態において、Ａ／Ｄ変換回路６１２、６１４は単位グループ６０２、６５２、６５５に対して一対一に設けられたが、Ａ／Ｄ変換回路６１２、６１４の個数はこれに限られない。各単位グループ６０２、６５２、６５５に対して複数のＡ／Ｄ変換回路６１２、６１４が設けられてもよい。この場合には、各単位グループ６０２、６５２、６５５の複数の出力配線６０４がそれぞれ複数のＡ／Ｄ変換回路６１２、６１４のいずれかに振り分けられるように配線されて入力される。
また、画素ユニットが４画素からなり、行選択配線は画素２行ごとに配され、出力配線は画素３列ごとに配されているが、これに限られない。例えば、画素ユニットがｍ行ｎ列からなる場合に、単位グループに対して、行選択配線をｍ行ごとに一つずつ、出力配線をｎ列ごとに一つずつ設けるとともに、ｍ×ｎ個の別個の転送配線を設けてもよい。なお、各転送配線は画素グループ内で共通であってよい。
上記実施形態に係る撮像装置５００は静止画を撮像するのに用いられてもよいし、動画を撮像するのに用いられてもよい。動画を撮像する場合に、画素群ごとの蓄積時間を時間的に変化させてもよい。例えば、シーンが切り替わる前後で画素群ごとの蓄積時間を動的に変えてもよい。この場合に、直前の画像を基に静止画の場合と同じように蓄積時間を変化させてもよい。また、直前の数秒間の画像に基づいて、例えばそれらの時間平均に基づいて、蓄積時間を変化させてもよい。また、撮影の流れと蓄積時間との関係を予め登録したデータベースを用いて、撮影の流れによって蓄積時間を変化させてもよい。
また、上記実施形態では、撮像チップ１１３、信号処理チップ１１１およびメモリチップ１１２は積層されているが、これらが積層されていなくてもよい。すなわち、一のチップ上に、これらの機能が設けられていてもよい。
以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。
特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１００、６００、６５０、６５４ 撮像素子、１０１ マイクロレンズ、１０２ カラーフィルタ、１０３ パッシベーション膜、１０４ ＰＤ、１０５ トランジスタ、１０６ ＰＤ層、１０７ 配線、１０８ 配線層、１０９、６０６ バンプ、１１０ ＴＳＶ、１１１ 信号処理チップ、１１２ メモリチップ、１１３ 撮像チップ、１３１、１３２、１６７、１６８、６０２、６５２、６５５ 単位グループ、１５０ 画素、１５２、６２６、６２８、６３０、６３２、６３４、６３６、６３８、６４０、 転送トランジスタ、１５４、６２０ リセットトランジスタ、１５６、６２２ 増幅トランジスタ、１５８、６２４、６４２ 選択トランジスタ、１６０ 撮像素子、１６２ 開口マスク、１６４ 開口、１６５ 開口、１６６ 開口、１７０ 画素、１７１、１７４ 行選択トランジスタ、１７２、１７５ 列選択トランジスタ、３００、３２６ リセット配線、３０２ 転送配線、３０４ 電源配線、３０６ 選択配線、３０８、６０４ 出力配線、３０９ 負荷電流源、３１０、３３０、３７０ Ｇ転送配線、３１１ 負荷電流源、３１２、３３２、３７２ Ｒ転送配線、３１３ 負荷電流源、３１４、３３４、３７４ Ｂ転送配線、３１５ 負荷電流源、３１６ 電源配線、３１８ 選択配線、３２０、３２１、３４０、３８０ Ｇ出力配線、３２２、３２３、３４２、３８２ Ｒ出力配線、３２４、３２５、３４４、３８４ Ｂ出力配線、３３６ Ｗ転送配線、３４６ Ｗ出力配線、３５６ 視差転送配線、３６６ 視差出力配線、３９１、３９４ 行選択配線、３９２、３９５ 列選択配線、４１１、４２１、４３１、６１０ マルチプレクサ、４１２、４２２、４３２ 信号処理回路、４１３、４２３、４３３ デマルチプレクサ、４１４ 画素メモリ、４１５ 演算回路、５００ 撮像装置、５２０ 撮影レンズ、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５１１ 画像処理部、５１２ 演算部、６０３、６５３、６５６ 画素ユニット、６０８ ＣＤＳ回路、６１２、６１４ Ａ／Ｄ変換回路

Claims (80)

  1. 行方向において並んで配置され、第１分光特性を有する第１フィルタからの光を電荷に変換する第１光電変換部を有する複数の第１画素を含む第１画素群と、
    前記第１画素群から前記行方向側に配置される画素群であって、前記行方向において並んで配置され、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの光を電荷に変換する第２光電変換部を有する複数の第２画素を含む第２画素群と、
    前記複数の第１画素に接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、
    前記複数の第２画素に接続され、前記第２画素を制御するための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  2. 行方向において並んで配置される複数の画素を含む複数の画素群と、
    前記複数の画素群のうち第１画素群に含まれる前記複数の画素であって第１分光特性を有する第１フィルタからの光を電荷に変換する第１光電変換部を有する複数の第１画素に接続され、前記第１画素を制御するための第１制御信号が出力される第１制御線と、
    前記複数の画素群のうち前記第１画素群から前記行方向側に配置される第２画素群に含まれる前記複数の画素であって、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの光を電荷に変換する第２光電変換部を有する複数の第２画素に接続され、前記第２画素を制御するための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  3. 前記行方向において並んで配置され、前記第１分光特性を有する第３フィルタからの光を電荷に変換する第３光電変換部を有する複数の第３画素を含む第３画素群と、
    前記複数の第３画素に接続され、前記第３画素を制御するための制御信号が出力される、前記第１制御線及び前記第２制御線とは異なる第３制御線と、を備え、
    前記第２画素群は、前記行方向において前記第１画素群と前記第３画素群との間に配置される請求項１または２に記載に撮像素子。
  4. 前記第１画素は、前記第１制御線に接続される第１回路部を有し、
    前記第２画素は、前記第２制御線に接続される第２回路部を有する請求項１から３のいずれか１項に記載の撮像素子。
  5. 前記第１回路部は、前記第１制御信号により前記第１光電変換部から電荷を転送するための第１転送部を有し、
    前記第２回路部は、前記第２制御信号により前記第２光電変換部から電荷を転送するための第２転送部を有する請求項４に記載の撮像素子。
  6. 前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される請求項１から５のいずれか一項に記載の撮像素子。
  7. 前記複数の第１画素に接続され、前記第１画素を制御するための第４制御信号が出力される第４制御線と、
    前記複数の第２画素に接続され、前記第２画素を制御するための第５制御信号が出力される前記第４制御線とは異なる第５制御線と、を備え、
    前記第１回路部は、前記第４制御線に接続され、前記第４制御信号により、前記第１光電変換部からの電荷が転送される第１フローティングディフュージョンの電位をリセットするための第１リセット部を有し、
    前記第２回路部は、前記第５制御線に接続され、前記第５制御信号により、前記第２光電変換部からの電荷が転送される第２フローティングディフュージョンの電位をリセットするための第２リセット部を有する請求項４又は請求項５に記載の撮像素子。
  8. 前記第５制御信号は、前記第４制御信号が前記第４制御線に出力されるタイミングとは異なるタイミングで前記第５制御線に出力される請求項７に記載の撮像素子。
  9. 前記第１回路部は、前記第１制御信号により、前記第１光電変換部からの電荷が転送される第１フローティングディフュージョンの電位をリセットするための第１リセット部を有し、
    前記第２回路部は、前記第２制御信号により、前記第２光電変換部からの電荷が転送される第２フローティングディフュージョンの電位をリセットするための第２リセット部を有する請求項４に記載の撮像素子。
  10. 前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される請求項９に記載の撮像素子。
  11. 前記第１画素に接続され、前記第１光電変換部の電荷により生成される第１信号が出力される第１出力線と、
    前記第２画素に接続され、前記第２光電変換部の電荷により生成される第２信号が出力される前記第１出力線とは異なる第２出力線と、
    を備える請求項１から請求項１０のいずれか一項に記載の撮像素子。
  12. 前記第１出力線に接続され、前記第１出力線に電流を供給する第１電流源回路と、
    前記第２出力線に接続され、前記第２出力線に電流を供給する第２電流源回路と、
    を備える請求項１１に記載の撮像素子。
  13. 前記第１出力線は、前記複数の第１画素に接続され、
    前記第２出力線は、前記複数の第２画素に接続される請求項１１又は請求項１２に記載の撮像素子。
  14. 前記第１信号と前記第２信号とに信号処理を行う信号処理部を備える請求項１１から請求項１３のいずれか一項に記載の撮像素子。
  15. 前記信号処理部は、前記第１信号と前記第２信号とを増幅する増幅部を有する請求項１４に記載の撮像素子。
  16. 前記信号処理部は、前記第１信号と前記第２信号とをデジタル信号に変換するために用いられる変換部を有する請求項１４又は請求項１５に記載の撮像素子。
  17. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項１６に記載の撮像素子。
  18. 前記第１半導体チップは、前記第２半導体チップに積層される請求項１７に記載の撮像素子。
  19. 前記変換部を用いてデジタル信号に変換された前記第１信号と、前記変換部を用いてデジタル信号に変換された前記第２信号と、を記憶する記憶部を備える請求項１６に記載の撮像素子。
  20. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記記憶部は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項１９に記載の撮像素子。
  21. 前記第１半導体チップは、前記第３半導体チップに積層される請求項２０に記載の撮像素子。
  22. 前記信号処理部は、前記第１信号に信号処理を行う第１信号処理回路と、前記第２信号に信号処理を行う第２信号処理回路と、を有する請求項１４に記載の撮像素子。
  23. 前記第１信号処理回路は、前記第１信号を増幅する第１増幅回路を有し、
    前記第２信号処理回路は、前記第２信号を増幅する第２増幅回路を有する請求項２２に記載の撮像素子。
  24. 前記第１信号処理回路は、前記第１信号をデジタル信号に変換するために用いられる第１変換回路を有し、
    前記第２信号処理回路は、前記第２信号をデジタル信号に変換するために用いられる第２変換回路を有する請求項２２又は請求項２３に記載の撮像素子。
  25. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項２４に記載の撮像素子。
  26. 前記第１半導体チップは、前記第２半導体チップに積層される請求項２５に記載の撮像素子。
  27. 前記第１変換回路を用いてデジタル信号に変換された前記第１信号を記憶する第１記憶回路と、
    前記第２変換回路を用いてデジタル信号に変換された前記第２信号を記憶する第２記憶回路と、
    を備える請求項２４に記載の撮像素子。
  28. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記第１記憶回路及び前記第２記憶回路は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項２７に記載の撮像素子。
  29. 前記第１半導体チップは、前記第３半導体チップに積層される請求項２８に記載の撮像素子。
  30. 行方向において並んで配置され、第１分光特性を有する第１フィルタからの光を電荷に変換する複数の第１光電変換部を含む第１光電変換群と、
    前記第１光電変換群から前記行方向側に配置される画素群であって、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの光を電荷に変換する複数の第２光電変換部を含む第２光電変換群と、
    前記複数の第１光電変換部から電荷を転送するための第１制御信号が出力される第１制御線と、
    前記複数の第２光電変換部から電荷を転送するための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  31. 行方向において並んで配置される、光を電荷に変換する複数の光電変換部を含む複数の光電変換群と、
    前記複数の光電変換群のうち第１光電変換群に含まれる前記複数の光電変換部であって、第１分光特性を有する第１フィルタからの光を電荷に変換する複数の第１光電変換部から電荷を転送するための第１制御信号が出力される第１制御線と、
    前記複数の光電変換群のうち前記第１光電変換群から前記行方向側に配置される第２光電変換群に含まれる前記複数の光電変換部であって、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの複数の第２光電変換部から電荷を転送するための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  32. 前記行方向において並んで配置され、前記第１分光特性を有する第３フィルタからの光を電荷に変換する第３光電変換部を有する第３光電変換群と、
    前記複数の第３光電変換部に接続され、前記第３光電変換部から電荷を転送するための制御信号が出力される、前記第１制御線及び前記第２制御線とは異なる第３制御線と、を備え、
    前記第２光電変換群は、前記行方向において前記第１光電変換群と前記第３光電変換群との間に配置される請求項３０または３１に記載に撮像素子。
  33. 前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される請求項３０から３２のいずれか１項に記載の撮像素子。
  34. 前記第１光電変換部の電荷が転送される第１フローティングディフュージョンと、
    前記第２光電変換部の電荷が転送される第２フローティングディフュージョンと、
    前記第１フローティングディフュージョンの電位をリセットするための第４制御信号が出力される第４制御線と、
    前記第２フローティングディフュージョンの電位をリセットするための第５制御信号が出力される前記第４制御線とは異なる第５制御線と、
    を備える請求項３０から請求項３３のいずれか一項に記載の撮像素子。
  35. 前記第５制御信号は、前記第４制御信号が前記第４制御線に出力されるタイミングとは異なるタイミングで前記第５制御線に出力される請求項３４に記載の撮像素子。
  36. 前記第１光電変換部の電荷により生成される第１信号が出力される第１出力線と、
    前記第２光電変換部の電荷により生成される第２信号が出力される前記第１出力線とは異なる第２出力線と、
    を備える請求項３０から請求項３５のいずれか一項に記載の撮像素子。
  37. 前記第１出力線に接続され、前記第１出力線に電流を供給する第１電流源回路と、
    前記第２出力線に接続され、前記第２出力線に電流を供給する第２電流源回路と、
    を備える請求項３６に記載の撮像素子。
  38. 前記第１信号と前記第２信号とに信号処理を行う信号処理部を備える請求項３６又は請求項３７に記載の撮像素子。
  39. 前記信号処理部は、前記第１信号と前記第２信号とを増幅する増幅部を有する請求項３８に記載の撮像素子。
  40. 前記信号処理部は、前記第１信号と前記第２信号とをデジタル信号に変換するために用いられる変換部を有する請求項３８又は請求項３９に記載の撮像素子。
  41. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項４０に記載の撮像素子。
  42. 前記第１半導体チップは、前記第２半導体チップに積層される請求項４１に記載の撮像素子。
  43. 前記変換部を用いてデジタル信号に変換された前記第１信号と、前記変換部を用いてデジタル信号に変換された前記第２信号と、を記憶する記憶部を備える請求項４０に記載の撮像素子。
  44. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記記憶部は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項４３に記載の撮像素子。
  45. 前記第１半導体チップは、前記第３半導体チップに積層される請求項４４に記載の撮像素子。
  46. 前記信号処理部は、前記第１信号に信号処理を行う第１信号処理回路と、前記第２信号に信号処理を行う第２信号処理回路と、を有する請求項３８に記載の撮像素子。
  47. 前記第１信号処理回路は、前記第１信号を増幅する第１増幅回路を有し、
    前記第２信号処理回路は、前記第２信号を増幅する第２増幅回路を有する請求項４６に記載の撮像素子。
  48. 前記第１信号処理回路は、前記第１信号をデジタル信号に変換するために用いられる第１変換回路を有し、
    前記第２信号処理回路は、前記第２信号をデジタル信号に変換するために用いられる第２変換回路を有する請求項４６又は請求項４７に記載の撮像素子。
  49. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項４８に記載の撮像素子。
  50. 前記第１半導体チップは、前記第２半導体チップに積層される請求項４９に記載の撮像素子。
  51. 前記第１変換回路を用いてデジタル信号に変換された前記第１信号を記憶する第１記憶回路と、
    前記第２変換回路を用いてデジタル信号に変換された前記第２信号を記憶する第２記憶回路と、
    を備える請求項４８に記載の撮像素子。
  52. 前記第１光電変換部及び前記第２光電変換部は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記第１記憶回路及び前記第２記憶回路は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項５１に記載の撮像素子。
  53. 前記第１半導体チップは、前記第３半導体チップに積層される請求項５２に記載の撮像素子。
  54. 行方向において並んで配置され、第１分光特性を有する第１フィルタからの光により生成された電荷が転送される複数の第１フローティングディフュージョンを含む第１フローティングディフュージョン群と、
    前記第１フローティングディフュージョン群から前記行方向側に配置されるフローティングディフュージョン群であって、前記行方向において並んで配置され、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの光により生成された電荷が転送される複数の第２フローティングディフュージョンを含む第２フローティングディフュージョン群と、
    前記複数の第１フローティングディフュージョンの電位をリセットするための第１制御信号が出力される第１制御線と、
    前記複数の第２フローティングディフュージョンの電位をリセットするための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  55. 行方向において並んで配置され、光電変換された電荷が転送される複数のフローティングディフュージョンを含む複数のフローティングディフュージョン群と、
    前記複数のフローティングディフュージョン群のうち第１フローティングディフュージョン群に含まれる前記複数のフローティングディフュージョンであって、第１分光特性を有する第１フィルタからの光により生成された電荷が転送される複数の第１フローティングディフュージョンの電位をリセットするための第１制御信号が出力される第１制御線と、
    前記複数のフローティングディフュージョン群のうち前記第１フローティングディフュージョン群から前記行方向側に配置される第２フローティングディフュージョン群に含まれる前記複数のフローティングディフュージョンであって、前記第１分光特性とは異なる第２分光特性を有する第２フィルタからの光により生成された電荷が転送される複数の第２フローティングディフュージョンの電位をリセットするための第２制御信号が出力される前記第１制御線とは異なる第２制御線と、
    を備える撮像素子。
  56. 前記行方向において並んで配置され、前記第１分光特性を有する第３フィルタからの光により生成された電荷が転送される複数の第３フローティングディフュージョンを有する第３フローティングディフュージョン群と、
    前記複数の第３フローティングディフュージョンに接続され、前記第３フローティングディフュージョンを制御するための制御信号が出力される、前記第１制御線及び前記第２制御線とは異なる第３制御線と、を備え、
    前記第２フローティングディフュージョン群は、前記行方向において前記第１フローティングディフュージョン群と前記第３フローティングディフュージョン群との間に配置される請求項５４または５５に記載に撮像素子。
  57. 前記第２制御信号は、前記第１制御信号が前記第１制御線に出力されるタイミングとは異なるタイミングで前記第２制御線に出力される請求項５４から５６のいずれか１項に記載の撮像素子。
  58. 前記第１フローティングディフュージョンの電圧に基づく第１信号が出力される第１出力線と、
    前記第２フローティングディフュージョンの電圧に基づく第２信号が出力される前記第１出力線とは異なる第２出力線と、
    を備える請求項５４から請求項５７のいずれか一項に記載の撮像素子。
  59. 前記第１出力線に接続され、前記第１出力線に電流を供給する第１電流源回路と、
    前記第２出力線に接続され、前記第２出力線に電流を供給する第２電流源回路と、
    を備える請求項５８に記載の撮像素子。
  60. 前記第１信号と前記第２信号とに信号処理を行う信号処理部を備える請求項５８に記載の撮像素子。
  61. 前記信号処理部は、前記第１信号と前記第２信号とを増幅する増幅部を有する請求項６０に記載の撮像素子。
  62. 前記信号処理部は、前記第１信号と前記第２信号とをデジタル信号に変換するために用いられる変換部を有する請求項６０又は請求項６１に記載の撮像素子。
  63. 前記複数の第１フローティングディフュージョンと、前記複数の第２フローティングディフュージョンと、は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項６２に記載の撮像素子。
  64. 前記第１半導体チップは、前記第２半導体チップに積層される請求項６３に記載の撮像素子。
  65. 前記変換部を用いてデジタル信号に変換された前記第１信号と、前記変換部を用いてデジタル信号に変換された前記第２信号と、を記憶する記憶部を備える請求項６２に記載の撮像素子。
  66. 前記複数の第１フローティングディフュージョンと、前記複数の第２フローティングディフュージョンと、は、第１半導体チップに配置され、
    前記変換部は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記記憶部は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項６５に記載の撮像素子。
  67. 前記第１半導体チップは、前記第３半導体チップに積層される請求項６６に記載の撮像素子。
  68. 前記信号処理部は、前記第１信号に信号処理を行う第１信号処理回路と、前記第２信号に信号処理を行う第２信号処理回路と、を有する請求項６６または６７に記載の撮像素子。
  69. 前記第１信号処理回路は、前記第１信号を増幅する第１増幅回路を有し、
    前記第２信号処理回路は、前記第２信号を増幅する第２増幅回路を有する請求項６８に記載の撮像素子。
  70. 前記第１信号処理回路は、前記第１信号をデジタル信号に変換するために用いられる第１変換回路を有し、
    前記第２信号処理回路は、前記第２信号をデジタル信号に変換するために用いられる第２変換回路を有する請求項６８又は請求項６９に記載の撮像素子。
  71. 前記複数の第１フローティングディフュージョンと、前記複数の第２フローティングディフュージョンと、は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置される請求項７０に記載の撮像素子。
  72. 前記第１半導体チップは、前記第２半導体チップに積層される請求項７１に記載の撮像素子。
  73. 前記第１変換回路を用いてデジタル信号に変換された前記第１信号を記憶する第１記憶回路と、
    前記第２変換回路を用いてデジタル信号に変換された前記第２信号を記憶する第２記憶回路と、
    を備える請求項７２に記載の撮像素子。
  74. 前記複数の第１フローティングディフュージョンと、前記複数の第２フローティングディフュージョンと、は、第１半導体チップに配置され、
    前記第１変換回路及び前記第２変換回路は、前記第１半導体チップとは異なる第２半導体チップに配置され、
    前記第１記憶回路及び前記第２記憶回路は、前記第１半導体チップ及び前記第２半導体チップとは異なる第３半導体チップに配置される請求項７３に記載の撮像素子。
  75. 前記第１半導体チップは、前記第３半導体チップに積層される請求項７４に記載の撮像素子。
  76. 請求項１から７５のいずれか一項に記載の撮像素子を備える電子機器。
  77. 前記撮像素子で撮像された被写体の画像を表示する表示部を備える請求項７６に記載の電子機器。
  78. 前記撮像素子に接続され、画像処理が行われる画像処理部を備える請求項７６又は請求項７７に記載の電子機器。
  79. 前記画像処理部により画像処理が行われたデータを記録部に記録させる記録制御部を備える請求項７８に記載の電子機器。
  80. 前記画像処理部により画像処理が行われたデータに基づく画像を表示部に表示させる表示制御部を備える請求項７８又は請求項７９に記載の電子機器。
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