JP6790046B2 - バリア領域を含む半導体デバイス - Google Patents

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Description

絶縁ゲートバイポーラトランジスタ（ｉｎｓｕｌａｔｅｄ−ｇａｔｅ ｂｉｐｏｌａｒ ｔｒａｎｓｉｓｔｏｒ、ＩＧＢＴ）などのバイポーラ半導体デバイスは電力スイッチとしての使用に適している。例えば、ＩＧＢＴは、電気負荷を切り替えるための電子スイッチとして用いられ得る。例えば、ＩＧＢＴは、モータ駆動インバータ内、およびＤＣ（直流）−ＤＣ電力変換器内の電力スイッチとして用いられ得る。半導体デバイスの動作パラメータを改善する試みが行われている。
改善された半導体デバイスを提供することが望ましい。
実施形態によれば、半導体デバイスはトランジスタを含む。トランジスタは、第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、ドリフト領域と第１の主表面との間の第２の導電型の本体領域と、第１の主表面内の複数のトレンチと、を含む。トレンチは、半導体基板を、第１のメサおよびダミーメサを含む複数のメサにパターニングする。複数のトレンチは少なくとも１つの活性トレンチを含み、第１のメサは活性トレンチの第１の側に配置されており、ダミーメサは活性トレンチの第２の側に配置されている。トランジスタは、活性トレンチ内に配置されたゲート電極と、第１のメサ内の第１の導電型のソース領域と、をさらに含む。トランジスタの片側チャネルが第１のメサ内に形成されるように構成される。
例えば、第１のメサの幅は、１μｍ未満、例えば、７００ｎｍ未満、またはさらに、５００ｎｍ未満である。例えば、第１のメサの幅は、隣接するトレンチの間の距離に対応し得る。
実施形態によれば、ソース領域はソースコンタクトを介してソース端子に電気接続され得る。さらに、ダミーメサは、少なくとも第１の導電型のキャリアに対してソースコンタクトよりも高い抵抗を有するコンタクトを介してソース端子に接続され得る。
実施形態によれば、トランジスタは、ドリフト領域よりも高いドーピング濃度を有する第１の導電型のバリア領域を含み得る。第１のバリア領域は本体領域とドリフト領域との間に配置されている。バリア領域は、第１のメサおよびダミーメサのうちの少なくとも一方の内部に配置されている。
例えば、第１のバリア領域は第１のメサ内に配置されていてもよく、ダミーメサには存在しなくてもよい。代替的に、第１のバリア領域はダミーメサ内に配置されていてもよく、第１のメサには存在しなくてもよい。
例として、複数のトレンチは、第１のソーストレンチおよび第２のソーストレンチ、ならびに第１のソーストレンチと第２のソーストレンチとの間のさらなるトレンチをさらに含み得る。第１のソーストレンチおよび第２のソーストレンチ内に配置された導電材料はソース端子にそれぞれ電気接続され得る。ダミーメサは第１のソーストレンチおよび第２のソーストレンチの各々とさらなるトレンチとの間に配置され得る。バリア領域は、第１のソーストレンチおよび第２のソーストレンチの各々とさらなるトレンチとの間のダミーメサ内に配置され得る。特定の実装形態によれば、ダミーメサのうちの少なくとも１つ、あるいは、例えば、ダミーメサのうちの第１のものおよび第２のものは、第１のソーストレンチおよび第２のソーストレンチとそれぞれ接触しているように配置され得る。ダミーメサはさらなるトレンチの両側にさらに配置され得る。
トレンチは浮遊トレンチをさらに含み得る。浮遊トレンチ内に配置された導電材料はゲート端子およびソース端子から電気的に遮断され得る。
さらなる実施形態によれば、半導体デバイスはトランジスタを含む。トランジスタは、第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、ドリフト領域と第１の主表面との間の第２の導電型の本体領域と、第１の主表面内の複数のトレンチと、を含む。トレンチは、半導体基板を、ダミーメサを含む複数のメサにパターニングする。複数のトレンチはダミートレンチを含む。ダミーメサはダミートレンチの両側に配置されている。複数のトレンチは活性トレンチをさらに含む。第１のメサは活性トレンチの第１の側に隣接して配置されている。ダミーメサのうちの１つは活性トレンチの第２の側に隣接して配置されている。トランジスタは、活性トレンチ内に配置されたゲート電極と、第１のメサ内の第１の導電型のソース領域と、をさらに含む。トランジスタは、ドリフト領域のドーピング濃度よりも高いドーピング濃度における第１の導電型のバリア領域をなおさらに含む。バリア領域は本体領域とドリフト領域との間に配置されている。バリア領域はダミーメサのうちの少なくとも１つの内部に配置されている。
例えば、バリア領域は、第１のメサ、および活性トレンチの第２の側に隣接するダミーメサには存在しなくてもよい。
実施形態によれば、半導体デバイスはトランジスタを含む。トランジスタは、第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、ドリフト領域と第１の主表面との間の第２の導電型の本体領域と、第１の主表面内の複数のトレンチと、を含む。トレンチは、半導体基板を、第１のメサを含む複数のメサにパターニングする。複数のトレンチは活性トレンチならびに第１のソーストレンチおよび第２のソーストレンチを含み、第１のソーストレンチおよび第２のソーストレンチ内の導電材料はソース端子に接続されている。トランジスタは、活性トレンチ内に配置されたゲート電極と、第１のメサ内の第１の導電型のソース領域と、をさらに含む。第１のメサは活性トレンチに隣接して配置されている。トランジスタは、第１のソーストレンチと第２のソーストレンチとの間の第２のメサをさらに含み、第２のメサは第１のソーストレンチおよび第２のソーストレンチのうちの少なくとも一方と接触している。トランジスタは、ドリフト領域のドーピング濃度よりも高いドーピング濃度における第１の導電型のバリア領域をなおさらに含む。バリア領域は本体領域とドリフト領域との間に配置されており、バリア領域は第２のメサ内に配置されている。バリア領域の鉛直方向サイズｓは第２のメサの幅の少なくとも２倍である。
例えば、複数のトレンチは第１のソーストレンチと第２のソーストレンチとの間のダミートレンチをさらに含み得る。例えば、ダミーメサはダミートレンチの両側に配置されている。
実施形態によれば、第１のメサの幅は１μｍ未満であり得る。第１のメサは活性トレンチと第１のソーストレンチとの間に配置され得る。例として、第１のメサは活性トレンチおよび第１のソーストレンチのうちの少なくとも一方と接触し得る。
ダミートレンチ内の導電材料はソース端子に電気接続され得る。
実施形態によれば、半導体デバイスはトランジスタを含む。トランジスタは、第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、ドリフト領域と第１の主表面との間の第２の導電型の本体領域と、第１の主表面内の複数のトレンチと、を含む。トレンチは、半導体基板を、第１のメサおよび第２のメサを含む複数のメサにパターニングする。複数のトレンチは活性トレンチを含む。ゲート電極が活性トレンチ内に配置されている。トランジスタは、第１のメサおよび第２のメサのうちの少なくとも一方の内部の第１の導電型のソース領域をさらに含む。トランジスタは、ドリフト領域のドーピング濃度よりも高いドーピング濃度における第１の導電型の第１のバリア領域をなおさらに含む。第１のバリア領域は本体領域とドリフト領域との間に配置されている。第１のバリア領域は第１のメサ内に配置されている。トランジスタは、第１のバリア領域よりも低いドーピング濃度を有し、ドリフト領域よりも高いドーピング濃度を有する第１の導電型の第２のバリア領域をさらに含む。第２のバリア領域は本体領域とドリフト領域との間に配置されている。第２のバリア領域は第２のメサ内に配置されている。
例えば、ソース領域は第１のメサおよび第２のメサ内に配置され得る。
実施形態によれば、第２のメサはダミーメサであり得る。
１つ以上の実施形態によれば、電気デバイスは、上述されたとおりの半導体デバイスと、半導体デバイスに接続された要素と、を備える。例えば、要素はモータおよび論理回路のうちの一方であり得る。
当業者は、以下の詳細な説明を読み、添付の図面を見れば、追加の特徴および利点を認識するであろう。
添付の図面は、本発明の実施形態のさらなる理解を提供するために含まれ、本明細書に組み込まれ、その一部を構成する。図面は本発明の実施形態を例示し、明細書と共に、原理を説明する役割を果たす。本発明の他の実施形態、および意図される利点の多くは、以下の発明を実施するための形態を参照することによって、より深く理解されるようになるため、容易に認識されるであろう。図面の要素は必ずしも互いに対して原寸に比例しているとはかぎらない。同様の参照符号は、対応する類似の部分を指定する。
１つ以上の実施形態に係る半導体デバイスの一部分の鉛直断面図をそれぞれ示す。 １つ以上の実施形態に係る半導体デバイスの一部分の鉛直断面図をそれぞれ示す。 １つ以上の実施形態に係る半導体デバイスの一部分の水平断面図を示す。 １つ以上のさらなる実施形態に係る半導体デバイスの一部分の鉛直断面図をそれぞれ示す。 １つ以上のさらなる実施形態に係る半導体デバイスの一部分の鉛直断面図をそれぞれ示す。 １つ以上の実施形態に係る半導体デバイスの一部分の鉛直断面図である。 １つ以上の実施形態に係る半導体デバイスの一部分の断面図である。 図３Ａに示されるデバイスのさらなる変更をそれぞれ示す半導体デバイスの一部分の断面図である。 図３Ａに示されるデバイスのさらなる変更をそれぞれ示す半導体デバイスの一部分の断面図である。 １つ以上の実施形態に係る半導体デバイスの一部分の断面図である。 半導体デバイスの詳細を説明するための半導体デバイスの一部分の断面図である。 半導体デバイスの詳細を説明するための半導体デバイスの一部分の断面図である。 トレンチの延長方向に沿って見た、半導体デバイスの一部分の鉛直断面図である。 諸実施例に係る半導体デバイスの一部分の断面図を示す。 さらなる実施例に係る半導体デバイスの一部分の断面図である。 さらなる実施例に係る半導体デバイスの断面図である。 諸実施例に係る半導体デバイスの断面図である。 さらなる実施例に係る半導体デバイスの断面図である。 さらなる実施例に係る半導体デバイスの断面図である。 なおさらなる実施例に係る半導体デバイスの一部分の断面図を示す。 なおさらなる実施例に係る半導体デバイスの一部分の断面図を示す。 なおさらなる実施例に係る半導体デバイスの一部分の断面図を示す。 なおさらなる実施例に係る半導体デバイスの一部分の断面図を示す。 １つ以上の実施形態に係る電気デバイスの概略図を示す。
以下の詳細な説明では、本明細書の一部をなし、本発明が実施され得る特定の実施形態が例として示される添付の図面を参照する。その際、「上部（ｔｏｐ）」、「下部（ｂｏｔｔｏｍ）」、「前方（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「先頭の（ｌｅａｄｉｎｇ）」、「末尾の（ｔｒａｉｌｉｎｇ）」など等の、方向用語は、説明されている図の向きを基準として用いられる。本発明の実施形態の構成要素は多数の異なる向きに位置付けることができるため、方向用語は説明の目的のために用いられ、決して限定的なものではない。請求項によって定義される範囲から逸脱することなく、他の実施形態が利用されてもよく、構造的変更または論理的変更が行われてもよいことを理解されたい。
実施形態の説明は限定的なものではない。特に、以下において説明される実施形態の要素は異なる実施形態の要素と組み合わせられてもよい。
以下の説明において用いられる用語「ウェハ」、「基板」または「半導体基板」は、半導体表面を有する任意の半導体ベースの構造体を含み得る。ウェハおよび構造体は、シリコン、シリコン・オン・インシュレータ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ、ＳＯＩ）、シリコン・オン・サファイア（ｓｉｌｉｃｏｎ−ｏｎ ｓａｐｐｈｉｒｅ、ＳＯＳ）、ドープ半導体および非ドープ半導体、ベース半導体基礎によって支持されたシリコンのエピタキシャル層、ならびにその他の半導体構造体を含むと理解されるべきである。半導体はシリコンベースである必要はない。半導体はまた、シリコン−ゲルマニウム、ゲルマニウム、またはヒ化ガリウムであることもできるであろう。他の実施形態によれば、炭化ケイ素（ＳｉＣ）または窒化ガリウム（ＧａＮ）が半導体基板材料を形成してもよい。
用語「鉛直（ｖｅｒｔｉｃａｌ）」は、本明細書で使用するとき、半導体基板または半導体本体の第１の表面と垂直に配置される向きを記述することを意図する。
用語「横（ｌａｔｅｒａｌ）」および「水平（ｈｏｒｉｚｏｎｔａｌ）」は、本明細書で使用するとき、半導体基板または半導体本体の第１の表面と平行な向きを記述することを意図する。これは、例えば、ウェハまたはダイの表面であることができる。
本明細書で使用するとき、用語「〜を有する（ｈａｖｉｎｇ）」、「〜を包含する（ｃｏｎｔａｉｎｉｎｇ）」、「〜を含む（ｉｎｃｌｕｄｉｎｇ）」、「〜を備える（ｃｏｍｐｒｉｓｉｎｇ）」および同様のものは、述べられている要素または特徴の存在を指示するが、追加の要素または特徴を除外しないオープンエンドな用語である。冠詞「ａ」、「ａｎ」および「ｔｈｅ」は、文脈が別途明確に指示しない限り、複数形も単数形も含むことが意図される。
用語「電気接続されている」は、互いに電気接続された要素の間の低オーミック電気接続を記述することを意図する。
図および説明は、ドーピング型「ｎ」または「ｐ」の隣に「−」または「＋」を指示することによって相対的ドーピング濃度を示す。例えば、「ｎ−」は、「ｎ」ドーピング領域のドーピング濃度よりも低いドーピング濃度を意味し、その一方で、「ｎ＋」ドーピング領域は、「ｎ」ドーピング領域よりも高いドーピング濃度を有する。同じ相対ドーピング濃度のドーピング領域は必ずしも同じ絶対ドーピング濃度を有するわけではない。例えば、２つの異なる「ｎ」ドーピング領域は、同じ、または異なる絶対ドーピング濃度を有してもよい。図及び説明では、より深く理解するために、しばしば、ドープ部分は、「ｐ」または「ｎ」型にドープされていると指定される。当然理解されるように、この指定は決して限定を意図されてはいない。
以下において、実施形態が説明される。留意されるべきであるとおり、特定の図を参照して説明される機能性の特定の実装形態、特徴および説明は、別段の指示がないかぎり、または明らかに不適切でないかぎり、さらなる図にも適用され得る。
図１Ａは、第１の主表面１１０を有する半導体基板１００内の半導体デバイス１０の一部分の断面図を示す。半導体デバイス１０はトランジスタ２０を含む。トランジスタ２０は、第１の導電型のドリフト領域２６０、およびドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０を含む。トランジスタ２０は第１の主表面１１０内の複数のトレンチ１３０をさらに含む。トレンチ１３０は半導体基板１００を複数のメサ１６０にパターニングする。メサ１６０は第１のメサ１６１およびダミーメサ１６３を含む。複数のトレンチ１３０は少なくとも１つの活性トレンチ１３１を含む。図１Ａに示される実施例によれば、第１のメサ１６１は活性トレンチ１３１の第１の側に配置されており、ダミーメサは活性トレンチ１３１の第２の側に配置されている。トランジスタ２０は活性トレンチ１３１内のゲート電極２１０をさらに含む。トランジスタ２０は第１のメサ１６１内の第１の導電型のソース領域２０１をさらに含む。ソース領域２０１はソースコンタクト１８３を介してソース端子１８０に電気接続され得る。トランジスタ２０の片側チャネル２２１が第１のメサ１６１内に形成されるように構成される。
概して、ゲート端子とソース端子１８０との間に所定の電圧を印加すると、すなわち、ゲートがオンにされると、反転層（導電チャネル）が形成される。ソース領域およびドリフトゾーンが第１の導電型、例えば、ｎ型のものであり、本体領域が第２の導電型、例えばｐ型のものである場合には、導電チャネルは、第１の導電型の（多数）キャリア、例えば、ｎ型の場合には、電子のために形成される。導電チャネルは、本体領域２２０内において、ゲート電極２１０に隣接する部分に形成される。ゲート電圧を変更することによって、チャネルの導電性が制御され得る。
実施形態によれば、トランジスタは、本開示において説明される基本構造を各々有する、複数のトランジスタセル２０１を含み得る。トランジスタセルは互いに隣接して配置され得る。トランジスタセルは互いに並列に接続され、トランジスタセルアレイを形成し得る。例えば、トランジスタセルのソース領域は共通端子に電気接続され得る。さらに、トランジスタセルのゲート電極は共通ゲート端子に電気接続され得る。さらに、トランジスタセルの裏側領域２０５は共通端子に電気接続され得る。
本開示内において、用語「ダミーメサ」は、トランジスタのオン状態の間に負荷電流を搬送する目的のために用いられないメサを意味し得る。実施形態によれば、各トランジスタセル２０１は、第１のメサ１６１および少なくとも１つの不活性もしくはダミーメサ１６３を含み得る。例えば、制御可能な導電チャネルが形成されるように構成されなくてもよい。例えば、第１の負荷端子、例えば、ソース端子１８０とダミーメサ１６３との間の移行部が、少なくとも、第１の導電型の電荷キャリアのための電気絶縁部を提供し得る。
例として、トランジスタ２０またはトランジスタセル２０１は、負荷電流が、ダミーメサ１６３と、対応する負荷端子、例えば、ソース端子１８０との間の前記移行部を通過するのを防止するように構成され得る。諸実施例によれば、ダミーメサ１６３は反転チャネルを誘導することを可能にしない。より具体的に言うと、諸実施例によれば、および第１のメサ１６１と対照的に、ダミーメサ１６３はトランジスタの導通状態の間は負荷電流を導通しない。例えば、ダミーメサ１６３は、負荷電流を通電する目的のために用いられない不使用メサと見なすことができる。
一実装形態によれば、ダミーメサ１６３は、例えば、対応する負荷端子、例えば、ソース端子１８０に電気接続されておらず、例えば、絶縁層１１１（図７Ａおよび図７Ｂに示される）によって、ソース端子１８０から電気的に絶縁されている。例えば、対応する負荷端子とダミーメサ１６３との間の移行部は、第１の導電型の電荷キャリア、すなわち、多数キャリアのためだけでなく、第２の導電型の電荷キャリア、すなわち、少数キャリアのための電気絶縁部も提供するような仕方で実装され得る。本実装形態によれば、ダミーメサ１６３はソース領域２０１を含まなくてもよい。さらに、または代替的に、ダミーメサ１６３はチャネル領域を含まなくてもよい。さらに、または代替的に、ダミーメサ１６３は低オーミックコンタクトなどの接触プラグによって接触されなくてもよい。本実装形態によれば、用語「ダミーメサ」は、メサと、対応する負荷端子、例えば、ソース端子１８０との間の移行部を電流が全く通過しないメサを指し得る。
さらなる実装形態によれば、ダミーメサ１６３は、第１の導電型の電荷キャリアのためだけでなく、第２の導電型の電荷キャリアのための電気絶縁部も提供する移行部によって、対応する負荷端子、例えば、ソース端子１８０に電気接続され得る。より具体的に言うと、本実装形態によれば、ダミーメサは、第２の導電型の電荷キャリアの電流、例えば、正孔電流が移行部を通過することを可能にし得る。例えば、ダミーメサ１６３に隣接するトレンチ内の電極の電位に依存して、このような正孔電流は一時的にのみ存在し得る。例えば、この正孔電流は、例えば、半導体本体内に存在する総電荷キャリア濃度を低減するために、ターンオフ動作を実行する直前に存在し得る。
さらなる実装形態によれば、ダミーメサは、導電チャネルが形成されるように構成されない仕方で実装され得、導電チャネルの導電性は、例えば、ダミーメサに隣接するトレンチ内の電極を用いて制御可能である。
以上において説明されたように、ダミーメサは、メサがソース端子１８０から遮断されることによって実装され得る。さらなる実施形態によれば、この表現は、ダミーメサが、第１の導電型の少なくとも（多数）キャリア、例えば、電子に対してソースコンタクト１８３よりも高い抵抗、例えばオーミック抵抗を有するコンタクトを介してソース端子１８０に接続されていることを意味し得る。図１Ｄおよび図１Ｅを参照して説明されることになるように、用語「ダミーメサ」はまた、第１の導電型のキャリア、例えば、電子を阻止するが、第２の導電型のキャリア、例えば、正孔のわずかな電流を可能にするメサを指し得る。
これらの実施例によれば、ソース領域がダミーメサ内に配置され得る。さらに、第２の導電型の本体領域がダミーメサ内に配置され得る。さらなる実施例によれば、ソース領域２０１はダミーメサ１６３には存在しなくてもよい。さらなる実施形態によれば、第２の導電型の本体領域はダミーメサ内に配置されていなくてもよい。
諸実施例によれば、ソース領域２０１を含む、または含まないダミーメサ１６３は、数十オームから絶縁までの間の全スペクトルを網羅する抵抗を有する抵抗器要素１８２を介してソース端子１８０に電気接続され得る。例えば、抵抗器要素の抵抗は、第１の負荷端子、例えば、ソース端子から十分によく遮断されるように構成されていてもよく、スイッチングイベントの間に、その電位は、前記スイッチングイベントの時間スケール、例えば１０ｎｓ、または１００ｎｓ、または１０μｓで第１の負荷端子から切り離される。より具体的に言うと、抵抗器要素１８２の抵抗は、高速スイッチングプロセスが遂行される際にソース領域の電位がソース電位に対応しないように選択され得る。例えば、高速スイッチングプロセスのスイッチング時間は、例えば、１０μｓ未満、より具体的には、１００ｎｓまたは１０ｎｓ未満であり得る。例えば、抵抗器要素１８２は、特定の抵抗を有する導電線によって実装され得る。実施形態によれば、抵抗器要素１８２の抵抗は半導体デバイスのレイアウトによって決定され得る。さらなる実施形態によれば、ダミーメサが、ソースコンタクト１８３よりも高い抵抗を有するコンタクトを介してソース端子１８０に接続されているという特徴は、ダミーメサがセルアレイ領域の外側においてのみソース端子に電気接続されていること、またはダミーメサと接触するための接触面積が活性メサ内のソース領域のための接触面積よりも少なくとも１０分の１と著しく小さいことを意味し得る。
用語「トランジスタの片側チャネルが第１のメサ内に形成されるように構成される」は、動作時、ソース領域、ドレイン領域およびゲート電極がそれぞれの端子に電気接続されると、メサの一方の側のみに反転層（導電チャネル）が形成され、それに対して、メサの他方の側には反転層が形成されないことを意味することが意図される。例えば、これは、メサの一方の側にソース領域が配置されており、その一方で、メサの他方の側にはソース領域が配置されていないという事実によるものであり得る。例えば、これは、メサの一方の側においてのみコンタクトを形成する隔離されたソースコンタクトによって実装され得る。さらなる実施形態によれば、メサの一方の側にゲート電極が配置されていてもよく、それに対して、メサの他方の側にはゲート電極が存在しない。例えば、メサの他方の側に隣接するトレンチは、絶縁材料、またはソース端子に電気接続された導電材料を含み得る。
用語「活性トレンチ」は、本開示の文脈において使用するとき、ゲート電極を含むトレンチであって、導電チャネルが、活性トレンチの少なくとも一方の側壁に隣接する半導体材料内に形成されるように構成される、トレンチを意味することを意図される。これは、例えば、ソース領域が活性トレンチの少なくとも一方の側壁に隣接しており、ソース領域はソース端子に電気接続されている場合であり得る。
用語「ゲートトレンチ」は、本開示の文脈において使用するとき、ゲート端子に電気接続されたゲート電極を含むトレンチを意味することを意図される。導電チャネルがゲートトレンチの両側に隣接して形成されるように構成されるのかどうかについては余地が残されている。例えば、ダミーメサがゲートトレンチの第１の側に隣接して配置されていてもよく、ソース領域がゲートトレンチの第２の側には存在しなくてもよい。
用語「第１のメサは活性トレンチの第１の側に配置されており、ダミーメサは活性トレンチの第２の側に配置されている」は、第１のメサおよびダミーメサは必ずしも同じトレンチと接触しているわけではないことを意味することが意図される。例えば、活性トレンチとダミーメサとの間に１つ以上のさらなるトレンチが配置されていてもよい。
以下において図６Ｆを参照して説明されることになるように、第１のメサが活性トレンチの第１の側壁および第２の側壁にそれぞれ隣接しており、ダミーメサをさらに含む構成は、表現「第１のメサは活性トレンチの第１の側に配置されており、ダミーメサは活性トレンチの第２の側に配置されている」によって包含されるように構成される。例として、この構成はソーストレンチをさらに含み得、ダミーメサは、活性トレンチから遠いソーストレンチの側に配置されている。
図１Ａに示される特定の実施形態によれば、第１のメサ１６１は活性トレンチ１３１の第１の側に隣接して配置され得、ダミーメサ１６３は活性トレンチ１３１の第２の側に隣接して配置され得る。
図１Ａの断面図は、第１の方向、例えば、ｘ方向に沿って見たものである。トレンチ１３０は、第２の方向、例えば、ｙ方向に延びる長手方向軸を有する。
本明細書の文脈において説明される半導体デバイス１０は、概して、半導体基板１００内に形成されたＩＧＢＴに関する。第１の導電型（例えばｎ型）のソース領域２０１が第１の主表面１１０に隣接して配置されている。第２の導電型の裏側領域２０５が第２の主表面１２０に隣接して配置されている。例えば、エミッタとも呼ばれる裏側領域２０５は第２の導電型のものであり得る。実施形態によれば、裏側領域２０５は第２の導電型の部分を含み得、第１の導電型の部分をさらに含み得る。実施形態によれば、第１の導電型のストライプ形部分および第２の導電型のストライプ形部分が存在し得る。トランジスタ２０は、ドリフト領域２６０、本体領域２２０、ソース領域２０１、および裏側領域２０５を含む。トランジスタは、第１の主表面１１０内に形成されており、ドリフト領域２６０まで延びる活性トレンチ１３１をさらに含む。誘電体層２１１が活性トレンチ１３１の側壁および底部側に隣接して配置されていてもよい。ゲート誘電体層２１１はゲート電極２１０を、隣接する半導体材料から絶縁する。
ソース領域２０１は、例えば、ソースコンタクト１８３に接続されたソース導電層１８１によって、ソース端子１８０に電気接続されている。裏側領域２０５は、例えば、裏側導電（金属配線）層によって実装され得る裏側電極２０６を介して、裏側端子１９０に電気接続されている。
所定の電圧ＶＣＥが裏側端子１９０とソース端子１８０との間に印加され、所定の電圧がゲート端子とソース端子１８０との間に印加されると、すなわち、ゲートがオンにされると、反転層（導電チャネル）が、本体領域２２０内において、ゲート電極２１０に隣接する部分に形成される。導電チャネルが形成されると、例えば、ソース領域がｎ型にドープされたものである場合には、電子がソース領域２０１からドリフト領域２６０へ流れ得る。正孔が裏側領域２０５からドリフト領域２６０内へ移動し得る。これは、ＩＧＢＴの電流容量を増大させる導電率変調に起因するドリフト領域２６０の抵抗の大幅な低減をもたらす。この時のＩＧＢＴの裏側端子１９０とソース端子１８０との間の電圧降下はオン状態電圧（ＶＣＥ，ＳＡＴ）と呼ばれる。オン状態電圧ＶＣＥ，ＳＡＴは半導体デバイスの損失を指示する。
ゲートがオフにされると、すなわち、ゲート端子１８５とソース端子１８０との間のゲート電圧ＶＧＥが０または逆バイアスに低減されると、反転層は本体領域２２０内に形成されない。したがって、ソース領域２０１からの電子の流れが停止する。その後、ドリフト領域２６０内に蓄積された電子および正孔は裏側領域２０５およびソース領域２０１へそれぞれ移動するか、または再結合して消滅する。
上述の説明はｎドープ領域およびｐドープ領域の特定の布置について与えられたことに留意されたい。当然理解されるように、コンセプトは、電子および正孔の機能が逆になるように変更され得る。
１つ以上の実施形態によれば、トレンチ１３０、１３１は、ｙ方向に、すなわち、断面の図示の平面と交差する、またはそれと垂直な方向に延び得る。ＩＧＢＴのトランジスタまたはトランジスタセルは、ゲート電極２１０が内部に配置されたゲートトレンチ１３１を含み得る。トランジスタまたはトランジスタセルは、さらなるトレンチ、例えば、ソース端子１８０に電気的に結合されているか、または他の仕方で接続されているか、もしくは浮遊状態になっている導電材料を充填されたトレンチを含み得る。誘電体層がトレンチ１３０内に配置されていてもよい。例えば、誘電体層は導電材料を、隣接する半導体材料から絶縁し得る。実施形態によれば、誘電体層の厚さはトレンチ１３０内で均一であり得る。さらなる実施形態によれば、厚さは変化し得る。例えば、トレンチの底部部分における厚さはトレンチの側壁における厚さよりも大きくてもよい。概して、トレンチは規則的なピッチで配置され得る。これは図６Ｃを参照してさらに説明されることになる。メサ１６０が、隣接するトレンチ１３０の間に配置され得る。例えば、メサは第１のメサ１６１およびダミーメサ１６３を含み得る。
実施形態によれば、活性トレンチ１３１が、トランジスタの片側チャネル２２１が形成されるように構成される第１のメサ１６１と、ダミーメサ１６３との間に配置されている。その結果、メサの幅は両側型のメサの場合と比べて低減され得る。さらに、メサの一方の側はチャネルとして用いられず、または、言い方を変えれば、メサの幅の一部分は不活性であり、チャネルとして用いられない。その結果、キャリアの閉じ込めの改善を達成することができ、ＶＣＥ，ＳＡＴの改善をもたらす。
実施形態によれば、ソーストレンチが第１のメサに隣接して配置され得る。この場合には、ソーストレンチの存在のゆえに、ゲート−ソース静電容量が、改善された仕方で調整され得る。さらに、これは、メサの幅に依存するスイッチング損失／可制御性／ＶＣＥ，ＳＡＴの間のトレードオフを改善し得る。
図１Ａに示される実施形態によれば、ダミーメサ１６３は活性トレンチ１３１と直接接触して配置され得る。
メサは、例えば、ソース領域２０１を介して、ソース端子１８０に電気接続され得る第２のメサ１６２（図１Ａには示されていない）をさらに含み得る。
図１Ｂを参照して説明される実施形態によれば、半導体デバイス１０は、ドリフト領域２６０のドーピング濃度よりも高いドーピング濃度における第１の導電型のバリア領域２３０をなおさらに含む。バリア領域２３０は本体領域２２０とドリフト領域２６０との間に配置されており、ドリフト領域２６０と接触している。バリア領域２３０は、第１のメサおよびダミーメサのうちの少なくとも一方の内部に配置されている。
例えば、バリア領域２３０のドーピング濃度とドリフト領域２６０のドーピング濃度との比は１００〜１００００であり得る。ドリフト領域２６０のドーピング濃度が変化するときには、比は、バリア領域２３０のドーピング濃度とドリフト領域２６０の最も高いドーピング濃度との比であり得る。実施形態によれば、バリア領域２３０はドリフト領域２６０と直接接触して配置されている。例えば、バリア領域２３０とドリフト領域２６０との間の境界面は、異なるドーピング濃度を有する同一のドーピング型の部分の間の接合部、例えば、ｎ＋ｎまたはｐ＋ｐ接合を形成する。
１つ以上の実施形態によれば、バリア領域はパターニングされていてもよく、例えば、バリア領域はドリフト領域２６０と本体領域２２０との間に一様に配置されていなくてもよい。その代わり、バリア領域はトランジスタ２０の特定の区域内に配置されていてもよい。例えば、バリア領域２３０は、メサ１６０のうちの選択されたものの内部に配置されていてもよく、メサ１６０のうちのさらなるものの内部には存在しなくてもよい。バリア領域２３０はドリフト領域２６０と直接接触して形成される。バリア領域２３０は本体領域２２０へのｐｎ接合を形成する。バリア領域２３０はメサの一方の側壁からメサの別の側壁へ水平方向に延び得る。より詳細には、少なくとも部分内において、バリア領域２３０は、水平断面内における隣接するトレンチの間のメサを完全に充填する。例えば、バリア領域は第１のメサ１６１内に配置されていてもよく、ダミーメサ１６３には存在しなくてもよい。さらなる実施形態によれば、バリア領域はダミーメサ１６３内に配置されていてもよく、第１のメサ１６１には存在しなくてもよい。
図１Ｃは半導体デバイスの水平断面図を示す。例えば、図１Ｃの水平断面図は、図１Ａにも指示されるとおりＩＩとＩＩ’との間で取ったものであり得る。図示されているように、トレンチ１３０は、第２の方向に沿って延びる長手方向軸を有する。
図１Ｄは、さらなる実施形態に係る半導体デバイスの一部分の断面図を示す。図１Ａに示される実施形態と異なり、ダミーメサ１６４は、第１の導電型のキャリア、例えば、電子を阻止し、ターンオンの間、およびオン状態においてわずかな正孔電流を可能にするために実装され得る。例として、メサ１６４は、ソース端子に電気接続され得るメサコンタクト２２６に隣接する第２の導電型の第２のドープ領域２２５を含み得る。メサ１６４は、第２のドープ領域２２５とドリフト領域２６０との間に配置された第１の導電型の第１のドープ領域２２４をさらに含み得る。
諸実施例によれば、第２のドープ領域２２５は、浅い高用量注入領域、例えば、ｐ注入領域であり得る。第２のドープ領域２２５は第１の導電型のキャリアを阻止し得る。さらに、第１のドープ領域２２４は、第２のドープ領域２２５よりも低いドーピング濃度でドープされ得る。第１のドープ領域２２４は、第２の導電型のキャリア、例えば、正孔に対するバリアを実現し得る。第１のドープ領域２２４のドーピング濃度は、Ｖｃｅ，ｓａｔの要求、および低減された正孔電流フィードバックの要求の釣り合いをとるように設定され得る。
この特定の実装形態のゆえに、メサ１６４は、スイッチングの間の所望の時点において、第２の導電型のキャリア、例えば、正孔のための低抵抗性電流経路を提供し、これにより、ターンオンの間における電流フィードバックが低減され、ｄＵ／ｄｔおよびｄＩ／ｄｔの可制御性が改善される。さらに、全電流のうちの増大した部分が正孔によって搬送されるため、第１のメサの伝達特性によって通常与えられる、ゲートと全電流との間の結合が低減される。これは、ゲートオーバシュートの低減、およびｄＵ／ｄｔの低下をもたらし得る。さらなる諸実装形態によれば、正孔電流経路の抵抗率は時間とともに均衡させられるか、または変更され、これにより、デバイス内のプラズマ濃度はオン状態において高いままとどまる。さらなる実施形態によれば、このメサ１６４内の電流は、特別なゲートドライバを用いて制御されなくてもよい。
図１Ｅに示される実施形態によれば、半導体デバイス１０は第１のメサ１６１内のバリア領域２３０をさらに含み得る。例えば、バリア領域２３０は、第１のドープ領域２２４よりも深い深さまで延び得る。実施形態によれば、バリア領域２３０は、隣接する活性トレンチ１３１の上部３分の１もしくは４分の１内の位置から活性トレンチ１３１の下部３分の１もしくは４分の１まで延び得る。
図１Ｄおよび図１Ｅを参照して説明されるダミーメサ１６４の特定の実装形態は、本明細書に記載されるとおりのダミーメサを含む任意の構造または半導体デバイスに適用することができる。ダミーメサ１６４の特別な実装形態の有益な効果は、第１のメサ１６１が活性トレンチ１３１の第１の側に隣接しており、ダミーメサ１６４が活性トレンチ１３１の第２の側に隣接している半導体デバイスにおいて存在することになる。
図２は、１つ以上のさらなる実施形態に係る半導体デバイスの一部分の断面図を示す。図２の半導体デバイス１０は、第１の主表面１１０を有する半導体基板１００内に形成される。半導体デバイス１０はトランジスタ２０を含む。トランジスタ２０は、第１の導電型のドリフト領域２６０、およびドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０を含む。トランジスタ２０は第１の主表面１１０内の複数のトレンチ１３０を含む。トレンチ１３０は半導体基板１００を、ダミーメサ１６３を含む複数のメサ１６０にパターニングする。複数のトレンチは活性トレンチ１３１を含む。第１のメサが活性トレンチに隣接して配置されている。トランジスタは、活性トレンチ１３１内のゲート電極２１０および第１のメサ１６１内の第１の導電型のソース領域２０１をさらに含む。第１のメサ１６１内のソース領域２０１はソースコンタクト１８３を介してソース端子１８０に電気接続され得る。複数のトレンチ１３０はダミートレンチ１３２をさらに含む。ダミーメサ１６３、１６４がダミートレンチ１３２の両側に配置されている。トランジスタ２０は、ドリフト領域２６０のドーピング濃度よりも高いドーピング濃度における第１の導電型のバリア領域２３０をさらに含む。バリア領域２３０は本体領域２２０とドリフト領域２６０との間に配置されている。バリア領域２３０はダミーメサ１６３のうちの少なくとも１つの内部に配置されている。
図２に示されるように、ダミーメサ１６３はソース端子１８０から遮断されていてもよく、またはコンタクトを介してソース端子に接続されていてもよい。例えば、コンタクトは、図１Ａを参照して指定されたとおりの高い抵抗を有する抵抗器要素１８２を含み得る。さらなる実施形態によれば、ダミーメサは、図１Ｄおよび図１Ｅを参照して説明されたメサ１６４として実装され得る。用語「ダミートレンチ」は、概して、トレンチ１３２の両側においてダミーメサ１６３に隣接するトレンチ１３２を指す。絶縁材料または導電材料がダミートレンチ１３２内に充填され得る。例えば、ダミートレンチ内の導電材料はゲート端子１８５に電気接続されていてもよい。さらなる実施形態によれば、ダミートレンチ１３２内の導電材料はゲート端子１８５から遮断されていてもよい。なおさらなる実施形態によれば、ダミートレンチ１３２内の導電材料はソース端子１８０に電気接続されていてもよく、または別の仕方で接続されていてもよく、または浮遊状態になっていてもよい。ダミーメサ１６３は活性トレンチ１３１の一方の側において活性トレンチ１３１に隣接し得る。第１のメサ１６１が活性トレンチ１３１の他方の側に配置され得る。図２に係る実施形態のさらなる要素は、図１Ａを参照して説明されたものと同様である。具体的には、トランジスタの片側チャネル２２１が第１のメサ１６１内に形成されるように構成される。
図３Ａは、１つ以上のさらなる実施形態に係る半導体デバイスの一部分の断面図を示す。図３Ａの半導体デバイス１０は、第１の主表面１１０を有する半導体基板１００内に形成される。半導体デバイス１０はトランジスタ２０を含む。トランジスタ２０は、第１の導電型のドリフト領域２６０、およびドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０を含む。トランジスタ２０は第１の主表面１１０内の複数のトレンチ１３０をさらに含む。トレンチ１３０は半導体基板１００を、第１のメサ１６１を含む複数のメサ１６０にパターニングする。複数のトレンチ１３０は、活性トレンチ１３１ならびに第１および第２のソーストレンチ１３３、１３４を含む。第１および第２のソーストレンチ１３３、１３４内の導電材料はソース端子１８０に接続されている。トランジスタ２０は、活性トレンチ１３１内に配置されたゲート電極２１０を含む。トランジスタ２０は第１のメサ１６１内の第１の導電型のソース領域２０１をさらに含む。第１のメサ１６１は活性トレンチ１３１に隣接して配置されている。半導体デバイスは、第１および第２のソーストレンチ１３３、１３４と接触して配置された第２のメサ１６２をさらに含む。トランジスタ２０は、ドリフト領域のドーピング濃度よりも高いドーピング濃度におけるバリア領域２３０をさらに含む。バリア領域２３０は本体領域２２０とドリフト領域２６０との間に配置されている。バリア領域２３０は第２のメサ１６２内に配置されている。実施形態によれば、バリア領域２３０は第１のメサ１６１内に配置されていてもよい。さらなる実施形態によれば、バリア領域２３０は第１のメサ１６１には存在しなくてもよい。図３Ａに示される実施例では、第１および第２のソーストレンチは活性トレンチ１３１に隣接して配置され得る。例えば、第１のメサ１６１は活性トレンチと第１のソーストレンチ１３３との間に配置され得る。第２のメサ１６２は第１および第２のソーストレンチ１３３、１３４の間に配置されている。図３Ａを参照して説明される半導体デバイスはさらなるソーストレンチを含み得、さらなるソーストレンチ内の導電材料はソース端子１８０に電気接続されている。
図３Ａに示されるように、第１のメサ１６１がソーストレンチ１３３に隣接しているときには、ソーストレンチの存在のゆえに、ゲート−ソース静電容量がよりうまく調整され得る。さらに、メサ幅に依存するスイッチング損失／可制御性／ＶＣＥＳＡＴの間のトレードオフが改善され得る。
図３Ｂを参照して示される実施形態によれば、図３Ａを参照して説明された要素に加えて、複数のメサは２つのダミーメサ１６３およびダミートレンチ１３２をさらに含む。ダミーメサ１６３はダミートレンチ１３２の両側に配置されている。さらに、ダミーメサ１６３はダミートレンチ１３２と接触している。
図３Ｃの半導体デバイスは図３Ａの半導体デバイスに基づく。図３Ａを参照して説明された要素に付け加えて、バリア領域２３０の鉛直方向サイズｓは第２のメサの幅ｗの少なくとも２倍である。バリア領域２３０はソーストレンチ１３３、１３４の下部３分の１または下部４分の１まで鉛直に延びる。任意選択的に、バリア領域２３０はソーストレンチ１３３、１３４の上部３分の１または上部４分の１まで鉛直に延び得る。さらなる実施形態によれば、バリア領域２３０は、ソーストレンチ１３３、１３４よりも深い深さまで延び得る。
図４は、１つ以上のさらなる実施形態に係る半導体デバイスの一部分の断面図を示す。半導体デバイス１０は、第１の主表面１１０を有する半導体基板１００内に形成される。半導体デバイス１０はトランジスタ２０を含む。トランジスタ２０は、第１の導電型のドリフト領域２６０、ドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０、および第１の主表面１１０内の複数のトレンチ１３０を含む。トレンチ１３０は半導体基板１００を、第１のメサ１６１および第２のメサ１６２を含む複数のメサ１６０にパターニングする。複数のトレンチ１３０は活性トレンチ１３１を含む。ゲート電極２１０が活性トレンチ１３１内に配置されている。トランジスタは、第１のメサ１６１および第２のメサ１６２のうちの少なくとも一方の内部の第１の導電型のソース領域２０１を含む。トランジスタ２０は、ドリフト領域２６０のドーピング濃度よりも高いドーピング濃度における第１の導電型の第１のバリア領域をさらに含む。第１のバリア領域２３１は本体領域２２０とドリフト領域２６０との間にドリフト領域と接触して配置されている。第１のバリア領域２３１は第１のメサ１６１内に配置されている。トランジスタは、本体領域とドリフト領域２６０との間の、ドリフト領域２６０と接触した第２の第１の導電型の第２のバリア領域２３２をさらに含む。第２のバリア領域２３２は第２のメサ１６２内に配置されている。第２のバリア領域は、第１のバリア領域２３１よりも低いドーピング濃度を有し、ドリフト領域２６０よりも高いドーピング濃度を有する。
実施形態によれば、ソース領域２０１が第２のメサ１６２内に配置されていてもよい。さらなる実施形態によれば、ソース領域２０１は第２のメサ１６２には存在しなくてもよい。例えば、第２のメサは、さらに、以上において図１Ａ、図１Ｂ、図１Ｄまたは図１Ｅを参照して説明されたとおりのダミーメサであり得る。実施形態によれば、第１のメサおよび第２のメサは、活性トレンチの反対の側に隣接してそれぞれ配置され得る。さらなる実施形態によれば、第２のメサ１６２はトランジスタ２０内の任意の位置に配置され得る。
以下において、トランジスタのいくつかの詳細が説明されることになる。図５Ａは、第１のメサ１６１の一部分の断面図を示す。例えば、活性トレンチ１３１が第１のメサ１６１の両側に配置され得、ゲート電極２１０が活性トレンチ１３１内に配置され得る。ソース領域２０１は第１のメサ１６１内に配置されている。例えば、ソース領域２０１は半導体基板の第１の主表面１１０に隣接して配置され得る。ソース領域２０１は、ソース端子１８０に電気接続され得るソースコンタクト１８３を介してソース導電層１８１に電気接続され得る。本明細書の文脈内において、用語「第１のメサ内の第１の導電型のソース領域」は、ソース領域２０１が第１のメサ１６１内に配置されていることを意味することが意図される。例えば、ソース領域２０１は、左手側においてトレンチ１３０に隣接して配置された第１のソース領域２０１ａ、および右手側においてトレンチ１３０に隣接して配置された第２のソース領域２０１ｂを含み得る。さらなる実施形態によれば、ソース領域２０１は、第１のメサ１６１の左手側に配置された第１のソース領域２０１ａのみ、または第１のメサ１６１の右手側に配置された第２のソース領域２０１ｂのみを含み得る。ソース領域が、例えば、メサの右手側に配置された第１のソース領域２０１ａとして実装されるか、またはメサの左手側に配置された第２のソース領域２０１ｂとして実装されるときには、トランジスタの片側チャネル２２１がメサ内に形成されるように構成される。
概して、ソースコンタクト１８３は第１のソース領域２０１ａを第２のソース領域２０１ｂから分離する。しかし、ソース導電層とソース領域２０１との間の異なる接続方式が実施され得ることが当然理解されるべきである。ソースコンタクト１８３は、さもなければこの区域内に形成され得るであろう寄生バイポーラトランジスタを抑制するか、または劣化させるべく、本体領域２２０と接触するように配置され得る。
図５Ｂは、２つのトレンチ１３０、およびトレンチの間のメサ１６０内に配置されたバリア領域２３０を概略的に示す。例えば、トレンチ１３０は、半導体基板の主表面１１０とそれぞれのトレンチ１３０の底部側との間で測定された深さｔを有し得る。バリア領域２３０の底部側２３０ａは第１の主表面１１０から距離ｄに配置され得る。距離ｄはトレンチｔの深さよりも小さいものであり得る。さらなる実施形態によれば、深さｄはトレンチ１３０の深さｔとほぼ等しいものであり得る。なおさらに、深さｄはトレンチ１３０の深さｔよりも大きいものであり得る。メサの幅ｗは異なるメサにわたって等しくてもよい。さらなる実施形態によれば、異なるメサは異なる幅をそれぞれ有してもよい。例えば、トレンチの深さｔに対するメサの幅ｗの比は０．１〜０．５であり得る。トレンチの深さｔに対するメサの幅ｗの比を設定することによって、ＶＣＥ，ＳＡＴとスイッチング速度との間の関係が設定され得る。例えば、低いスイッチング速度を実現するときには、メサの幅はトレンチの深さと比べて小さいものであり得、これは低いＶＣＥ，ＳＡＴを生じさせる。他方で、より大きなスイッチング速度を実現するときには、メサのより大きな幅が、ＶＣＥ，ＳＡＴとスイッチング速度との間のトレードオフの改善をもたらし得る。
バリア領域２３０は、バリア領域２３０の水平サイズの少なくとも２倍である鉛直方向サイズを有し得る。バリア領域の水平サイズは、バリア領域２３０が配置された対応するメサの幅ｗに対応し得る。さらなる実施形態によれば、バリア領域の水平サイズまたは対応するメサの幅ｗに対するバリア領域の鉛直方向サイズｓの比は、３超、またはさらに、４超であり得る。さらなる実施形態によれば、バリア領域２３０は、隣接するトレンチの下部部分まで延び得る。例えば、バリア領域２３０は、隣接するトレンチ１３０の下部３分の１または下部４分の１まで延び得る。さらに、バリア領域２３０は、隣接するトレンチ１３０の上部３分の１または上部４分の１から延び得る。例えば、以下の関係のうちの１つが深さｄおよび深さｔによって満たされ得る：ｄ＞０．５ｘｔ、またはｄ＞０．７ｘｔ、またはｄ＞０．８ｘｔ。
以上においてさらに指示されたように、バリア領域のドーピング濃度は変化し得る。例えば、第１のドーピング濃度を有する第１のバリア領域２３１が第１のメサ内に配置され得、第２のドーピング濃度を有する第２のバリア領域２３２が第２のメサ１６２内に配置され得る。例えば、第２のドーピング濃度は第１のより低いドーピング濃度よりも低いものであり得る。さらなる実施形態によれば、第１のメサ１６１および第２のメサ１６２は異なるドーピングプロファイルをそれぞれ有し得る。例えば、第２のバリア領域２３２のドーピングプロファイルは深さ方向に向かって徐々に変化し得、それに対して、第１のドーピングプロファイルはドリフト領域２６０と第２のバリア領域２３２との間の接合部においてドーピング濃度の急激な変化を生じさせる。
概して、バリア領域、第１のバリア領域２３１および第２のバリア領域２３２は、ドリフト領域２６０よりも高いドーピング濃度をそれぞれ有する。ドリフト領域２６０のドーピング濃度はドリフト領域内で一定である必要はない。例えば、ドーピング濃度は、第２の主表面１２０に隣接する側から第１の主表面１１０に向かって増大し得る。例えば、図５Ｂに示されるように、バリア領域、例えば、第２のバリア領域２３２は、異なるドーピング濃度を各々有する、異なる部分２３５、２３６、および２３７を含み得る。例えば、部分２３７のドーピング濃度はドリフト領域２６０のドーピング濃度よりも大きいものであり得る。部分２３６のドーピング濃度は部分２３７のドーピング濃度よりも大きく、且つ部分２３５のドーピング濃度よりも小さいものであり得る。
これに関連して、バリア領域２３０がドリフト領域２６０よりも高いドーピング濃度を有するという特徴は、バリア領域がドリフト領域２６０内のドーピング濃度の最も高い値よりも高いドーピング濃度を有することを意味することが意図される。バリア領域２３０が変化するドーピング濃度を有するときには、バリア領域２３０のドーピング濃度の最も低い値はドリフト領域２６０のドーピング濃度の最も高い値よりも大きいものであり得る。
図５Ｃは、１つ以上の実施形態に係る半導体デバイスの一部分の鉛直断面図を示す。断面図は、図１Ｂにおいて同じく指示されるように、トレンチ１３０の延長方向に沿ってＩＩＩとＩＩＩ’との間で取られている。図示されているように、実施形態によれば、ソース領域２０１はメサ１６０の延長方向に沿って連続的に配置され得る。例えば、メサ１６０は第１のメサ１６１、第２のメサ１６２またはダミーメサ１６３であり得る。さらなる実施形態によれば、ソース領域２０１は連続的でなくてもよく、特定の位置にのみ配置されていてもよい。
ソース領域２０１の特定の実装形態にかかわらず、バリア領域２３０は、第２の方向に沿って変化するドーピング濃度を有し得る。例えば、図５Ｃに指示されるように、バリア領域２３０は、第２の方向に沿って配置された異なるドーピング濃度を有する部分２３５、２３６、および２３７を含み得る。
上述されたように、バリア領域がメサのうちのいくつかの内部に配置され得る。その結果、スイッチング速度、例えば、ｄＵ／ｄＴが所望の値に設定され得る。概して、電力スイッチ、特に、ＩＧＢＴが、スイッチングに敏感な要素のために用いられるときには、敏感なデバイスを保護するためにスイッチング速度を低い値に設定することが望ましくなり得る。例えば、スイッチング速度は、ゲート電極の抵抗を設定することによって設定され得る。他方で、ゲート電極の抵抗はスイッチング損失に影響を与える。バリア領域の存在のゆえに、スイッチング速度の可制御性が改善され得、スイッチング速度を非常に低い値に設定することができる。例えば、スイッチング速度は、１０Ｖ／ｎｓ未満、例えば、５Ｖ／ｎｓ未満になり得る。これは、半導体デバイスが、例えば、１μｍ未満、より具体的には、７００ｎｍ未満のメサの幅をもたらす小さな距離を置いて配置された複数のトレンチを含む場合に、有用であり得る。
いくつかの実施形態によれば、バリア領域２３０は活性トレンチ１３１の一方の側に隣接して配置され得る。この場合には、低いＶｃｅ，ｓａｔが達成され得る。さらに、ターンオンの間におけるより低いｄＵ／ｄｔスイッチング速度が可能になるよう、ゲート上の正孔電流フィードバックが変調されてもよい。
図１〜図４を参照して説明される基本要素は種々の場合において適用され得る。実施形態によれば、トレンチ、例えば、ソーストレンチ、ゲートトレンチおよびダミートレンチ、ならびにメサなどの要素は、第１のメサ、すなわち、ソース領域がソース端子に電気接続されているメサに対して対称的な様態で配置され得る。さらなる実施形態によれば、これらの要素は非対称的な様態で配置され得る。例えば、要素は活性トレンチに対して非対称的な仕方で配置され得る。
図６Ａは、半導体デバイスの一部分の断面図を示す。トランジスタ２０はソーストレンチ１３４および２つの活性トレンチ１３１を含む。トランジスタ２０は２つの第１のメサ１６１およびダミーメサ１６３をさらに含む。第１のメサ１６１は、ソーストレンチ１３４と、活性トレンチ１３１のうちの対応するものとの間にそれぞれ配置されている。ダミーメサ１６３は２つの活性トレンチ１３１の間に配置されている。バリア領域は第１のメサ１６１内に配置されており、ダミーメサ１６３には存在しない。例えば、絶縁層１１１が半導体材料の上に配置され得る。この半導体デバイスはスイッチング速度の改善された可制御性を示す。ソーストレンチ１３４が第１のメサ１６１に隣接して配置されているため、トランジスタの片側チャネル２２１が第１のメサ内にそれぞれ形成されるように構成される。
図６Ｂは、さらなる実施形態に係る半導体デバイスの一部分の断面図を示す。トランジスタ２０は、バリア領域２３０をそれぞれ含む２つの第１のメサ１６１、およびそれに続く２つのダミーメサ１６３を含む。トランジスタ２０は、ゲート端子１８５に電気接続された導電材料を充填された４つのトレンチをさらに含む。トレンチのうちの３つはゲートトレンチ１３１を実装する。トレンチの両側でダミーメサに隣接するトレンチのうちの１つはダミートレンチ１３２を実装する。バリア領域２３０は第１のメサ１６１内に配置されている。ソーストレンチ１３４が第１のメサ１６１に隣接して配置されているため、トランジスタの片側チャネル２２１が第１のメサ内にそれぞれ形成されるように構成される。
図６Ｃは、さらなる実施形態に係る半導体デバイスの断面図を示す。図６Ｃに示される実施形態によれば、トランジスタ２０は、第１のメサ１６１、および互いに隣接して配置された３つのソーストレンチ１３３、さらなる第１のメサ１６１および３つのゲートトレンチ１３１、１３２を含む。ダミーメサ１６３が、ゲートトレンチのうちの隣接するものの間に配置され得る。この場合には、第２のゲートトレンチはダミートレンチ１３２を実装し得る。第１および第２のゲートトレンチは活性トレンチ１３１をそれぞれ実装する。さらに、ダミーメサ１６３が、ソーストレンチ１３３のうちの隣接するものの間に配置されている。より詳細には、第１のメサがソーストレンチ１３３とゲートトレンチ１３１との間に配置されている。さらに、ダミーメサ１６３が、ソーストレンチのうちの隣接するものの間、またはゲートトレンチのうちの隣接するものの間に配置されている。バリア領域２３０は、ソーストレンチ１３３に隣接するメサのうちの任意のものの内部に配置されている。さらに、バリア領域２３０は、ソーストレンチ１３３に隣接していないメサ、または、言い方を変えれば、２つの隣接するゲートトレンチの間に配置されたメサには存在しない。
ソーストレンチ１３４が第１のメサ１６１に隣接して配置されているため、トランジスタの片側チャネル２２１が第１のメサ内に形成されるように構成される。
異なる解説によれば、図６Ｃに示される半導体デバイスはトランジスタを含む。トランジスタは、第１の主表面を有する半導体基板内の第１の導電型のドリフト領域を含む。トランジスタは、ドリフト領域と第１の主表面との間の第２の導電型の本体領域２２０をさらに含む。トランジスタは第１の主表面内の複数のトレンチを含む。トレンチは、半導体基板を、第１のメサ１６１を含む複数のメサにパターニングする。複数のトレンチは、活性トレンチ１３１ならびに第１および第２のソーストレンチ１３３、１３４を含む。第１および第２のソーストレンチ内の導電材料はソース端子１８０に電気接続されている。トランジスタは、活性トレンチ１３１内のゲート電極２１０、および第１のメサ１６１内の第１の導電型のソース領域２０１を含む。第１のメサ１６１は活性トレンチ１３１に隣接して配置されている。トランジスタは、第１および第２のソーストレンチ１３３、１３４と接触して配置された第２のメサ１６２をさらに含む。トランジスタは、追加的に、ドリフト領域２６０のドーピング濃度よりも高いドーピング濃度における第１の導電型のバリア領域２３０を含む。バリア領域２３０は本体領域２２０とドリフト領域２６０との間に配置されており、バリア領域２３０は第２のメサ１６２内に配置されている。複数のメサは２つのダミーメサ１６３およびダミートレンチ１３２をさらに含む。ダミーメサ１６３はダミートレンチ１３２の両側に配置されている。さらに、ダミーメサ１６３はダミートレンチ１３２と接触している。
実施形態によれば、トレンチは規則的なピッチｐで配置され得る。さらなる実施形態によれば、図６Ｃに示されるように、トレンチは様々な距離を置いて配置されていてもよく、これにより、メサの異なる幅ｖ、ｗをもたらす。概して、実施形態によれば、メサ、例えば、第１のメサまたはダミーメサの幅は、４μｍ未満、例えば、１μｍ未満、例えば、７００ｎｍ未満、またはさらに、５００ｎｍ未満であり得る。例えば、ダミーメサの幅はダミーメサの機能性に依存して設定され得る。例として、ダミーメサへのコンタクトが存在する場合には、ダミーメサの小さな幅が設定され得る。ダミーメサがダイオードの役割を果たす場合には、メサのより大きな幅が選択され得る。
図６Ｄは、さらなる実施形態に係る半導体デバイスの部分の断面図を示す。図６Ｄによれば、トランジスタ２０は２つのダミーメサ１６３および１つの第１のメサ１６１を含む。さらに、トレンチのうちのいくつかは、ゲート電極２１０を含む活性トレンチ１３１として実装されている。第１のメサ１６１は２つのダミーメサ１６３の間に配置されている。第１のメサ１６１はソース領域２０１を含み、ソース端子１８０に電気接続されている。実施形態によれば、トランジスタの片側チャネル２２１が第１のメサ１６１内に形成されるように構成される。ダミーメサ１６３は、例えば、抵抗器要素１８２を介してソース端子１８０に接続されているか、またはソース端子から遮断されている。バリア領域２３０はダミーメサ１６３内に配置されており、第１のメサ１６１には存在しない。この構成のために、スイッチング速度の改善された可制御性が達成され得る。さらなるトレンチは、ゲート電極を含むゲートトレンチ１３６として実装され得、導電チャネルはゲートトレンチ１３６のいずれの側壁に隣接して形成されなくてもよい。さらなる実施例によれば、導電チャネルが第１のメサ１６１の両方の側壁において形成されるように構成される。
図６Ｅは、さらなる実施形態に係る半導体デバイスの一部分の断面図を示す。これらの実施形態によれば、トランジスタは２つの第１のメサ１６１および１つのダミーメサ１６３を含む。ダミーメサ１６３は第１のメサ１６１の間に配置されており、対称配置を形成する。トレンチのうちのいくつかは、ゲート電極２１０を含む活性トレンチ１３１として実装されている。さらなるトレンチは、ゲート電極を含むゲートトレンチ１３６として実装され得る。バリア領域２３０はダミーメサ１６３内に配置されており、第１のメサ１６１には存在しない。トランジスタの片側チャネル２２１が第１のメサ内に形成されるように構成される。例えば、ソース領域２０１は、第１のメサ１６１の側壁のうちの一方のみに隣接して形成され得る。さらなる実施例によれば、導電チャネルが第１のメサ１６１の両方の側壁において形成されるように構成される。
図６Ｆは、さらなる実施形態に係る半導体デバイスの断面図を示す。図６Ｆに示されるデバイスは、第１のバリア領域２３１および第２のバリア領域２３２を含む図４に示されるデバイスに基づく。
図６Ｆに示される半導体デバイス１０はトランジスタ２０を含む。トランジスタは、第１の表面１１０を有する半導体基板１００内の第１の導電型のドリフト領域２６０を含む。トランジスタは、ドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０をさらに含む。トランジスタは複数のトレンチ１３１、１３３を含む。トレンチは半導体基板１００を複数のメサ１６１、１６２にパターニングする。例えば、複数のメサは第１のメサ１６１および第２のメサ１６２を含み得る。複数のトレンチは活性トレンチ１３１およびソーストレンチ１３３を含む。ゲート電極２１０が活性トレンチ１３１内に配置されている。ソーストレンチ１３３の導電材料はソース端子１８０と電気接続されている。第１の導電型のソース領域２０１が第１のメサ１６１内に配置されている。第１のメサ１６１は活性トレンチ１３１に隣接して配置されている。例えば、ソース領域２０１は活性トレンチ１３１に隣接して配置されている。トランジスタ２０は第１のバリア領域２３１および第２のバリア領域２３２をさらに含む。第１のバリア領域２３１のドーピング濃度は第２のバリア領域２３２のドーピング濃度と異なり得る。
図６Ｆに示されるように、例えば、第１のバリア領域２３１は、隣接する第１のメサ１６１内に配置され得る。さらに、第２のバリア領域２３２は、隣接する第２のメサ１６２内に配置され得る。例えば、第２のメサは、以上において定義されたとおりの様態のダミーメサであり得る。したがって、隣接するダミーメサ１６２の間に配置されたトレンチはダミートレンチを実装し得る。例えば、ダミートレンチはゲート端子に電気接続され得る。さらに、トランジスタの片側チャネル２２１が第１のメサ１６１内に形成されるように構成される。例えば、ソーストレンチ１３３がゲートトレンチ１３１の両側に配置され得る。さらに、２つ以上のダミートレンチが、隣り合うソーストレンチ１３３の間に配置され得る。第１のメサ２３１は、活性トレンチ１３１に隣接するよう、隣り合うソーストレンチ１３３の間に配置され得る。さらに、ダミーメサ１６２がそれぞれのソーストレンチ１３３の他方の側に配置され得る。第１のメサ２３１の幅ｗは第２のメサ２３２の幅ｖと異なり得る。
例えば、第１のメサ１６１内の第１のバリア領域２３１のドーピング濃度は、第２のメサ１６２、例えば、ダミーメサ内の第２のバリア領域２３２のドーピング濃度よりも大きいものであり得る。例えば、この場合には、スイッチングの間におけるダミーメサからの電子のゆえに存在するフィードバックはより小さくなり得る。より具体的に言うと、ドーピング濃度が小さいほど、電子によるフィードバックは小さい。その結果、デバイスの可制御性が改善され得る。
第２の導電性のドープ部分２０９が、半導体基板の第１の主表面１１０に隣接する位置において、第１のメサ１６１内、および第２のメサ１６２内に配置され得る。ドープ部分２０９はソーストレンチ１３３またはダミートレンチに隣接し得る。
代替的な解説によれば、図６Ｆに示される半導体デバイス１０はトランジスタ２０を含む。トランジスタ２０は、第１の主表面１１０を有する半導体基板１００内の第１の導電型のドリフト領域２６０を含む。トランジスタは、ドリフト領域２６０と第１の主表面１１０との間の第２の導電型の本体領域２２０をさらに含む。トランジスタは第１の主表面内の複数のトレンチ１３０を含み、トレンチは、半導体基板１００を、第１のメサ１６１およびダミーメサ１６２を含む複数のメサにパターニングする。複数のトレンチは少なくとも１つの活性トレンチ１３１を含み、第１のメサ１６１は活性トレンチ１３１の第１の側に配置されている。ダミーメサ１６２は活性トレンチの第２の側に配置されている。トランジスタは、活性トレンチ１３１内に配置されたゲート電極２１０、および第１のメサ１６１内の第１の導電型のソース領域２０１をさらに含む。トランジスタ２０の片側チャネル２２１が第１のメサ１６１内に形成されるように構成される。
裏側金属層１２７が半導体基板１００の第２の主表面１２０に隣接して配置され得る。第２の導電型の裏側領域２０５、例えば、ｐエミッタ領域が第２の主表面において半導体基板１００内に形成され得る。それぞれの第１のメサのソース領域２０１は、半導体基板１００の第１の主表面１１０に配置された導電層１２５によって電気接続され得る。図示されているように、電気的隔離をもたらすために、絶縁材料１１５が配置され得る。
図１Ａ〜図６Ｅを参照して説明された要素は、図７Ａ〜図７Ｂを参照して示されることになるように、さらに変更され得る。例えば、半導体デバイスの実施形態は、トレンチ１３０のうちの特定のものを省略するような仕方で実施され得る。例えば、図７Ａに示される半導体デバイスは、ゲートトレンチ１３１、ソーストレンチ１３３、およびダミートレンチ１３２を含む。ソーストレンチ１３３とダミートレンチ１３２との間のさらなるトレンチの代わりに、第１の導電型のドープ部分１３８がソーストレンチ１３３とダミートレンチ１３２との間に配置されている。したがって、トランジスタ２０は、活性トレンチ１３１、ソーストレンチ１３３、およびダミートレンチ１３２を含む。ダミートレンチ１３２内の導電充填材は、例えば、ゲート端子１８５に電気接続され得る。第１のメサ１６１が活性トレンチ１３１とソーストレンチ１３３との間に配置されている。ダミーメサおよびドープ部分１３８がソーストレンチ１３３とダミートレンチ１３２との間に配置されている。さらに、ダミーメサ１６３が図面の右手側においてダミートレンチ１３２と活性トレンチ１３１との間に配置されている。例えば、この活性トレンチ１３１の他方の側の第１のメサ１６１は、トランジスタの片側チャネル２２１がこのメサ内に形成されるように構成される仕方で実装されている。バリア領域２３０は第１のメサ１６１内に配置されており、ソーストレンチ１３３とダミートレンチ１３２との間の部分には存在しない。さらに、バリアはダミートレンチ１３２と活性トレンチ１３１との間の部分には存在しない。絶縁層１１１が半導体材料の上に配置され得る。
図７Ｂに示される実施形態によれば、トレンチは浮遊トレンチ１３５を含み得る。浮遊トレンチ１３５内の導電材料は端子から遮断されていてもよく、浮遊状態に保持されている。実施形態によれば、本明細書の文脈内において、用語「浮遊トレンチ」は、高オーミック接続を介して、対応する端子に電気接続された導電充填材を有するトレンチをさらに含むことを意図される。例えば、対応する端子への導電充填材の電気抵抗はゲート端子へのゲート電極の電気抵抗よりも大きいものであり得る。ダミーメサ１６３が浮遊トレンチ１３５の両側に配置され得る。例えば、図７Ｂに示されるトランジスタ２０は、ゲートトレンチ１３１、ソーストレンチ１３４、浮遊トレンチ１３５、およびダミートレンチ１３２を含み得る。第１のメサ１６１が活性トレンチ１３１とソーストレンチ１３４との間に配置され得る。さらに、ダミーメサ１６３が、ソーストレンチ１３４と浮遊トレンチ１３５との間、浮遊トレンチ１３５とダミートレンチ１３２との間、およびダミートレンチ１３２と活性トレンチ１３１との間に配置され得る。図示されているように、さらなる活性トレンチ１３１がダミートレンチ１３２の右手側に隣接して配置され得、その後に第１のメサ１６１が続く。この第１のメサ１６１は、トランジスタの片側チャネル２２１が第１のメサ１６１内に形成されるように構成されるような仕方で実装され得る。例えば、バリア領域２３０は第１のメサ１６１内に配置されていてもよく、ダミーメサ１６３には存在しなくてもよい。
図７Ｃは、以上において図２を参照して説明された構造を実装する半導体デバイスの一部分を示す。トランジスタ２０は第１のメサ１６１および複数のダミーメサ１６３を含む。バリア領域２３０は、ダミートレンチ１３２に隣接し得るダミーメサ１６３内に配置され得る。ダミートレンチ１３２は、以上において図２を参照して説明されたとおりの仕方で実施され得る。
バリア領域２３０は、第１のメサ１６１、および隣接するソーストレンチの間に配置されたメサには存在しなくてもよい。
図７Ｄは、図３Ａ〜図３Ｃを参照して説明された構造を実装する半導体デバイスの一部分を示す。図示されているように、トランジスタ２０は、ダミートレンチ１３２、第１のソーストレンチ１３３、第２のソーストレンチ１３４、およびゲートトレンチ１３１を含む。例えば、対応するトランジスタセル２０１のうちの１つはちょうど１つのゲートトレンチ１３１を含む。バリア領域は第１のメサ１６１内に配置されていてもよく、ソーストレンチ１３３、１３４との間に配置された第２のメサ１６２内に配置されていてもよい。例えば、バリア領域２３０は、２つのソーストレンチ１３３、１３４の間に配置されたダミーメサ１６３には存在しなくてもよい。
図８は、上述された半導体デバイス１０を備える電気デバイス１の概略図を示す。図８に示される電気デバイス１は、半導体デバイス１０と、半導体デバイスに接続された要素１５とを備える。例えば、要素１５はモータであり得るか、または論理回路であり得る。例えば、図８に示される電気デバイス１は、半導体デバイス１０および論理回路が単一の回路板上に配置されたモータ駆動装置または電力モジュールであり得る。例えば、要素１５は半導体デバイス１０によって、例えば、スイッチングによって制御され得る。スイッチング速度の改善された可制御性のゆえに、以上において説明されたように、要素１５は、改善された仕方で制御され得、電気デバイス１の寿命および性能を改善する。
実施形態が上述されたが、さらなる実施形態が実施され得ることは明白である。例えば、さらなる実施形態は、請求項において挙げられている特徴の任意のサブコンビネーション、または以上において与えられた例において説明された要素の任意のサブコンビネーションを含み得る。したがって、添付の請求項のこの趣旨および範囲は、本明細書に包含される実施形態の説明に限定されるべきではない。
１ 電気デバイス
１０ 半導体デバイス
１５ 要素
２０ トランジスタ
２０１ トランジスタセル
１００ 半導体基板
１１０ 第１の主表面
１１１ 絶縁層
１１５ 絶縁材料
１２０ 第２の主表面
１２５ 導電層
１２７ 裏側金属層
１３０ トレンチ
１３１ 活性トレンチ
１３２ ダミートレンチ
１３３ 第１のソーストレンチ
１３４ 第２のソーストレンチ
１３５ 浮遊トレンチ
１３６ ゲートトレンチ
１３８ ドープ部分
１６０ メサ
１６１ 第１のメサ
１６２ 第２のメサ
１６３、１６４ ダミーメサ
１８０ ソース端子
１８１ ソース導電層
１８２ 抵抗器要素
１８３ ソースコンタクト
１８５ ゲート端子
１９０ 裏側端子
２０１ ソース領域
２０１ａ 第１のソース領域
２０１ｂ 第２のソース領域
２０５ 裏側領域
２０６ 裏側電極
２０９ ドープ部分
２１０ ゲート電極
２１１ 誘電体層
２２０ 本体領域
２２１ 片側チャネル
２２４ 第１のドープ領域
２２５ 第２のドープ領域
２２６ メサコンタクト
２３０ バリア領域
２３０ａ 底部側
２３１ 第１のバリア領域
２３２ 第２のバリア領域
２３５、２３６、２３７ 部分
２６０ ドリフト領域

Claims (20)

  1. トランジスタを含む半導体デバイスであって、
    第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、
    前記ドリフト領域と前記第１の主表面との間の第２の導電型の本体領域と、
    前記第１の主表面内の複数のトレンチであって、前記トレンチは、前記半導体基板を、第１のメサおよびダミーメサを含む複数のメサにパターニングし、
    前記複数のトレンチは少なくとも１つの活性トレンチを含み、前記第１のメサは前記活性トレンチの第１の側に配置されており、前記ダミーメサは前記活性トレンチの第２の側に配置されている、複数のトレンチと、
    前記活性トレンチ内に配置されたゲート電極と、
    前記第１のメサ内の前記第１の導電型のソース領域と、
    を含み、
    前記トランジスタの片側チャネルが前記第１のメサ内に形成されるように構成される、
    半導体デバイス。
  2. 前記第１のメサの幅が１μｍ未満である、請求項１に記載の半導体デバイス。
  3. 前記ソース領域がソースコンタクトを介してソース端子に電気接続されており、前記ダミーメサが、少なくとも第１の導電型のキャリアに対して前記ソースコンタクトよりも高い抵抗を有するコンタクトを介して前記ソース端子に接続されている、請求項１に記載の半導体デバイス。
  4. 前記ドリフト領域よりも高いドーピング濃度を有する導電型の第１のバリア領域をさらに含み、前記第１のバリア領域は前記本体領域と前記ドリフト領域との間に配置されており、前記第１のバリア領域は前記第１のメサおよび前記ダミーメサのうちの少なくとも一方の内部に配置されている、請求項１から３のいずれか一項に記載の半導体デバイス。
  5. 前記第１のバリア領域が前記第１のメサ内に配置されており、前記ダミーメサには存在しない、請求項４に記載の半導体デバイス。
  6. 前記第１のバリア領域が前記ダミーメサ内に配置されており、前記第１のメサには存在しない、請求項４に記載の半導体デバイス。
  7. 前記複数のトレンチが、第１のソーストレンチおよび第２のソーストレンチ、ならびに前記第１のソーストレンチと前記第２のソーストレンチとの間のさらなるトレンチをさらに含み、前記第１のソーストレンチおよび前記第２のソーストレンチ内に配置された導電材料がソース端子にそれぞれ電気接続されており、
    ダミーメサが前記第１のソーストレンチおよび前記第２のソーストレンチの各々と前記さらなるトレンチとの間に配置されており、
    前記第１のバリア領域が、前記第１のソーストレンチおよび前記第２のソーストレンチの各々と前記さらなるトレンチとの間の前記ダミーメサ内に配置されている、
    請求項４または６に記載の半導体デバイス。
  8. 前記トレンチが浮遊トレンチをさらに含み、前記浮遊トレンチ内に配置された導電材料がゲート端子および前記ソース端子から電気的に遮断されている、請求項７に記載の半導体デバイス。
  9. 前記複数のトレンチがソーストレンチ及びダミーゲートトレンチを含み、前記ソーストレンチが前記第１のメサに隣接して配置されており、前記ダミーゲートトレンチがゲート電位に接続され、前記ダミーメサに隣接して配置されている、
    請求項１から６のいずれか一項に記載の半導体デバイス。
  10. トランジスタを含む半導体デバイスであって、
    第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、
    前記ドリフト領域と前記第１の主表面との間の第２の導電型の本体領域と、
    前記第１の主表面内の複数のトレンチであって、前記トレンチは、前記半導体基板を、ダミーメサを含む複数のメサにパターニングし、
    前記複数のトレンチはダミートレンチを含み、前記ダミーメサは前記ダミートレンチの両側に配置されており、
    前記複数のトレンチは活性トレンチをさらに含み、第１のメサが前記活性トレンチの第１の側に隣接して配置されており、前記ダミーメサのうちの一方が前記活性トレンチの第２の側に隣接して配置されている、複数のトレンチと、
    前記活性トレンチ内に配置されたゲート電極と、
    前記第１のメサ内の前記第１の導電型のソース領域と、
    前記ドリフト領域のドーピング濃度よりも高いドーピング濃度における前記第１の導電型のバリア領域であって、前記バリア領域は前記本体領域と前記ドリフト領域との間に配置されており、前記バリア領域は、少なくとも、前記活性トレンチの前記第２の側に隣接する前記ダミーメサと異なる前記ダミーメサのうちの別のものの内部に配置されており、前記バリア領域は前記第１のメサには存在しない、バリア領域と、
    を含む、半導体デバイス。
  11. トランジスタを含む半導体デバイスであって、
    第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、
    前記ドリフト領域と前記第１の主表面との間の第２の導電型の本体領域と、
    前記第１の主表面内の複数のトレンチであって、前記トレンチは、前記半導体基板を、第１のメサを含む複数のメサにパターニングし、
    前記複数のトレンチは活性トレンチならびに第１のソーストレンチおよび第２のソーストレンチを含み、前記第１のソーストレンチおよび前記第２のソーストレンチ内の導電材料はソース端子に接続されている、複数のトレンチと、
    前記活性トレンチ内に配置されたゲート電極と、
    前記第１のメサ内の前記第１の導電型のソース領域であって、前記第１のメサは前記活性トレンチに隣接して配置されている、ソース領域と、
    前記第１のソーストレンチと前記第２のソーストレンチとの間の第２のメサであって、前記第２のメサは前記第１のソーストレンチおよび前記第２のソーストレンチのうちの少なくとも一方と接触している、第２のメサと、
    前記ドリフト領域のドーピング濃度よりも高いドーピング濃度における前記第１の導電型のバリア領域であって、前記バリア領域は前記本体領域と前記ドリフト領域との間に配置されており、前記バリア領域は前記第２のメサ内に配置されており、前記バリア領域の鉛直方向サイズｓは前記第２のメサの幅の少なくとも２倍である、バリア領域と、
    を含む、半導体デバイス。
  12. 前記複数のトレンチが前記第１のソーストレンチと前記第２のソーストレンチとの間のダミートレンチをさらに含み、ダミーメサは前記ダミートレンチの両側に配置されている、請求項１１に記載の半導体デバイス。
  13. 前記第１のメサの幅が１μｍ未満である、請求項１１または１２に記載の半導体デバイス。
  14. 前記第１のメサが前記活性トレンチと前記第１のソーストレンチとの間に配置されている、請求項１１から１３のいずれか一項に記載の半導体デバイス。
  15. 前記ダミートレンチ内の導電材料が前記ソース端子に電気接続されている、請求項１２に記載の半導体デバイス。
  16. 前記複数のトレンチが、ダミートレンチ、ゲート電位に接続されている前記ダミートレンチ内の導通材料、前記ダミートレンチのどちらかの側に配置されたダミーメサを更に含んでいる、請求項１１に記載の半導体デバイス。
  17. トランジスタを含む半導体デバイスであって、
    第１の主表面を有する半導体基板内の第１の導電型のドリフト領域と、
    前記ドリフト領域と前記第１の主表面との間の第２の導電型の本体領域と、
    前記第１の主表面内の複数のトレンチであって、前記トレンチは、前記半導体基板を、第１のメサおよび第２のメサを含む複数のメサにパターニングし、
    前記複数のトレンチは活性トレンチを含み、ゲート電極が前記活性トレンチ内に配置されている、複数のトレンチと、
    前記第１のメサおよび前記第２のメサのうちの少なくとも一方の内部の前記第１の導電型のソース領域と、
    前記ドリフト領域のドーピング濃度よりも高いドーピング濃度における前記第１の導電型の第１のバリア領域であって、前記第１のバリア領域は前記本体領域と前記ドリフト領域との間に配置されており、前記第１のバリア領域は前記第１のメサ内に配置されている、第１のバリア領域と、
    前記第１のバリア領域よりも低いドーピング濃度を有し、前記ドリフト領域よりも高いドーピング濃度を有する前記第１の導電型の第２のバリア領域であって、前記第２のバリア領域は前記本体領域と前記ドリフト領域との間に配置されており、前記第２のバリア領域は前記第２のメサ内に配置されている、第２のバリア領域と、
    を含み、前記第２のメサはダミーメサである、半導体デバイス。
  18. 前記ソース領域が前記第１のメサおよび前記第２のメサ内に配置されている、請求項１７に記載の半導体デバイス。
  19. 請求項１７または１８に記載の半導体デバイスと、前記半導体デバイスに接続された要素と、を備える電気デバイス。
  20. 前記要素がモータおよび論理回路のうちの一方である、請求項１９に記載の電気デバイス。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7442932B2 (ja) * 2020-03-09 2024-03-05 三菱電機株式会社 半導体装置
WO2022034828A1 (ja) * 2020-08-11 2022-02-17 ローム株式会社 半導体装置
DE102020121771A1 (de) 2020-08-19 2022-02-24 Infineon Technologies Ag Erste gate-elektrode und zweite gate-elektrode enthaltendehalbleitervorrichtung
EP4016638A1 (en) * 2020-12-21 2022-06-22 Hitachi Energy Switzerland AG Power semiconductor device with an insulated trench gate electrode

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004022941A (ja) 2002-06-19 2004-01-22 Toshiba Corp 半導体装置
JP4676125B2 (ja) * 2002-07-03 2011-04-27 ルネサスエレクトロニクス株式会社 トレンチゲート型絶縁ゲートバイポーラトランジスタ
DE112008003787B4 (de) * 2008-03-31 2015-01-22 Mitsubishi Electric Corp. Halbleitervorrichtung
JP2011199061A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体装置およびその製造方法
US8384151B2 (en) * 2011-01-17 2013-02-26 Infineon Technologies Austria Ag Semiconductor device and a reverse conducting IGBT
JP5348276B2 (ja) 2011-07-04 2013-11-20 株式会社デンソー 半導体装置
US9337827B2 (en) 2013-07-15 2016-05-10 Infineon Technologies Ag Electronic circuit with a reverse-conducting IGBT and gate driver circuit
JP5987990B2 (ja) 2013-08-15 2016-09-07 富士電機株式会社 半導体装置
US9076838B2 (en) 2013-09-13 2015-07-07 Infineon Technologies Ag Insulated gate bipolar transistor with mesa sections between cell trench structures and method of manufacturing
JP2015072950A (ja) * 2013-10-01 2015-04-16 株式会社東芝 半導体装置
EP3075011B1 (en) * 2013-11-29 2018-02-28 ABB Schweiz AG Insulated gate bipolar transistor
DE102014119543B4 (de) 2014-12-23 2018-10-11 Infineon Technologies Ag Halbleitervorrichtung mit transistorzellen und anreicherungszellen sowie leistungsmodul
US9871128B2 (en) 2016-03-18 2018-01-16 Infineon Technologies Americas Corp. Bipolar semiconductor device with sub-cathode enhancement regions
US20170271445A1 (en) 2016-03-18 2017-09-21 Infineon Technologies Americas Corp. Bipolar Semiconductor Device Having Localized Enhancement Regions
US10164078B2 (en) 2016-03-18 2018-12-25 Infineon Technologies Americas Corp. Bipolar semiconductor device with multi-trench enhancement regions
JP7143085B2 (ja) * 2018-01-31 2022-09-28 三菱電機株式会社 半導体装置、電力変換装置及び半導体装置の製造方法

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