CN114068696A - 包括多个沟槽的半导体装置 - Google Patents

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马泰奥·达伊内塞
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Abstract

提出了一种半导体装置(100)。该半导体装置(100)包括从第一主表面(106)延伸到半导体本体(104)中的多个沟槽(102)。多个沟槽(102)中的第一组沟槽(1021)包括栅电极(1081)。多个沟槽(102)中的第二组沟槽(1022)包括源电极(1082)。多个沟槽(102)中的第三组沟槽(1023)的包括辅助电极(1083)。源电极(1082)经由源极布线(112)和辅助电极(1083)电耦接至源极接触区(110)。源极布线(112)和辅助电极(1083)串联电连接在源极接触区(110)与源电极(1082)之间。

Description

包括多个沟槽的半导体装置
技术领域
本公开内容涉及半导体装置，尤其涉及包括多个沟槽的半导体装置。
背景技术
在如绝缘栅双极晶体管(IGBT)的半导体开关装置中，移动电荷载流子涌入低掺杂漂移区域并形成提供低接通状态电阻的电荷载流子等离子体。当通过沟槽中的栅电极在接通状态与关断状态之间切换时，寄生电容会对装置的整体切换行为产生影响。可能会导致不期望的影响，例如接通损耗。因此，半导体装置技术的发展对于满足对半导体沟槽装置的切换特性的目标要求具有挑战性。
存在改进半导体沟槽装置的切换特性的需求。
发明内容
本公开内容的示例涉及一种半导体装置。该半导体装置包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽包括栅电极。多个沟槽中的第二组沟槽包括源电极。多个沟槽中的第三组沟槽包括辅助电极。源电极经由源极布线和辅助电极电耦接至源极接触区。源极布线和辅助电极串联电连接在源极接触区与源电极之间。
本公开内容的另一示例涉及另一半导体装置。该半导体装置包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽包括栅电极。多个沟槽中的第二组沟槽包括源电极。源电极至少被再分为第一部分和第二部分。源电极的第一部分沿轴向方向的单位长度的电导小于源电极的第二部分沿轴向方向的单位长度的电导。第二部分经由第一部分电耦接至源极接触区。该半导体装置还包括由第一组沟槽中的沟槽和第二组沟槽中的沟槽界定的台面区域。台面区域包括电连接至源极接触区的源极区域。
本公开内容的另一示例涉及另一半导体装置。该半导体装置包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽包括栅电极。多个沟槽中的第二组沟槽包括源电极。第二组沟槽中的源电极经由源极布线和放置在与半导体本体不同的基板上的电阻器电耦接至源极接触区。源极布线和电阻器串联连接在源极接触区与第二组沟槽中的源电极之间。
本领域技术人员在阅读以下详细说明和查看附图时将认识到附加的特征和优点。
附图说明
附图被包括以提供对实施方式的进一步理解，并且被结合在本说明书中并构成本说明书的一部分。附图示出了半导体装置例如垂直功率半导体装置的实施方式并且与说明书一起用于解释实施方式的原理。在以下详细说明和权利要求中描述了进一步的实施方式。
图1A至图1F是用于示出包括源电极与源极接触区之间的电阻耦接的半导体装置的示例的示意性平面图和截面图。
图2A至图2I是用于示出源电极与源极接触区之间的电阻耦接的示例的示意性布局。
图3A至图3C、图4和图5是用于示出包括源电极与源极接触区之间的电阻耦接的半导体装置的其他示例的示意性平面图和截面图。
具体实施方式
在下面的详细描述中，针对附图进行参考，其中附图形成本发明的一部分，并且在附图中通过图示的方式示出了可以实践本发明的特定实施方式。应当理解，在不脱离本发明的范围的情况下，可以利用其他实施方式，并且可以进行结构或逻辑改变。例如，针对一个实施方式示出或描述的特征可以用在其他实施方式上或与其他实施方式结合使用，以产生又一个实施方式。本发明旨在包括这样的修改和变型。使用特定的语言来描述示例，示例不应被解释为限制所附权利要求的范围。附图不是按比例绘制的，而是仅用于说明目的。为了清楚起见，如果没有另外说明，在不同的附图中由对应的附图标记表示相同的元件。
术语“具有”、“含有”、“包括”、“包含”等是开放性的，并且这些术语指示存在所说明的结构、元件或特征，但不排除附加的元件或特征。冠词“一”、“一个”和“该”旨在包括复数以及单数，除非上下文另外明确指示。
术语“电连接”描述了电连接的元件之间的永久低电阻连接，例如相关元件之间的直接接触或者经由金属和/或重掺杂半导体材料的低电阻连接。术语“电耦接”包括适于信号和/或电力传输的可以在电耦接的元件之间连接的一个或更多个中间元件，电耦接的元件例如为可控制成暂时提供在第一状态下的低电阻连接和在第二状态下的高电阻连接的元件。欧姆接触部是具有线性或几乎线性电流电压特性的非整流电结。
针对物理尺寸给出的范围包括边界值。例如，参数y的范围为从a到b读作a≤y≤b。值至少为c的参数y读作c≤y，并且值至多为d的参数y读作y≤d。
术语“在......上”不应被解释为仅表示“直接在......上”。相反，如果一个元件位于另一元件“上”(例如，一层在另一层“上”或“在”基板“上”)，则另外的部件(例如，另外的层)可以位于两个元件之间(例如，如果层在基板“上”，则另外的层可以位于该层与所述基板之间)。
半导体装置的示例可以包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽可以包括栅电极。多个沟槽中的第二组沟槽可以包括源电极。多个沟槽中的第三组沟槽可以包括辅助电极。源电极可以经由源极布线和辅助电极电耦接至源极接触区。源极布线和辅助电极可以串联电连接在源极接触区与源电极之间。
半导体装置可以是具有在第一主表面处的第一负载端和在与第一主表面相对的第二主表面处的第二负载端之间流动的负载电流的垂直功率半导体装置。半导体装置可以是垂直功率半导体IGBT(绝缘栅双极晶体管)，或者是功率半导体反向传导(RC)IGBT或功率半导体晶体管诸如功率半导体IGFET(绝缘栅场效应晶体管，例如金属氧化物半导体场效应晶体管)。垂直功率半导体装置可以被配置成传导超过1A或超过30A或甚至超过100A的电流，并且可以进一步被配置成阻断负载端之间例如IGBT的发射极与集电极之间、或者MOSFET的漏极与源极之间的电压，所述电压在几百伏特直到几千伏特的范围内，例如400V、650V、1.2kV、1.7kV、3.3kV、4.5kV、5.5kV、6kV、6.5kV。例如，阻断电压可以对应于功率半导体装置的数据表中规定的电压等级。
半导体本体可以包括来自IV族元素半导体、IV-IV化合物半导体材料、III-V化合物半导体材料或II-VI化合物半导体材料的半导体材料或由其组成。来自IV族元素半导体的半导体材料的示例尤其包括硅(Si)和锗(Ge)。IV-IV化合物半导体材料的示例尤其包括碳化硅(SiC)和硅锗(SiGe)。III-V化合物半导体材料的示例尤其包括砷化镓(GaAs)、氮化镓(GaN)、磷化镓(GaP)、磷化铟(InP)、氮化铟镓(InGaN)和铟镓砷(InGaAs)。II-VI化合物半导体材料的示例尤其包括碲化镉(CdTe)、碲化汞镉(CdHgTe)和碲化镉镁(CdMgTe)。例如，半导体本体可以是磁性直拉、MCZ、或浮区(FZ)或外延沉积的硅半导体本体。
例如，多个沟槽中的第一组沟槽中的栅电极可以通过电介质例如栅极电介质与半导体本体的周围部分电绝缘(例如与本体区域电绝缘)。电介质可以包括一层或层的组合，例如电介质层的层堆叠，例如氧化物层诸如热氧化物层或沉积氧化物层，例如未掺杂的硅酸盐玻璃(USG)、磷硅酸盐玻璃(PSG)、硼硅酸盐玻璃(BSG)、硼磷硅酸盐玻璃(BPSG)、氮化物层、高k介电层或低k介电层。栅电极可以包括一种电极材料或电极材料的组合，例如掺杂的半导体材料(例如高度掺杂的半导体材料)，诸如掺杂的多晶硅、金属或金属化合物。类似于第一组沟槽中的栅电极，多个沟槽中的第二组沟槽中的源电极也可以通过电介质与半导体本体的周围部分电绝缘。源电极可以包括一种电极材料或电极材料的组合，例如掺杂的半导体材料(例如高度掺杂的半导体材料)，诸如掺杂的多晶硅、金属或金属化合物。与第一组沟槽中的栅电极相似并且与第二组沟槽中的第二电极相似，多个沟槽中的第三组沟槽中的辅助电极也可以通过电介质与半导体本体的周围部分电绝缘。辅助电极可以包括一种电极材料或电极材料的组合，例如掺杂的半导体材料(例如高度掺杂的半导体材料)，诸如掺杂的多晶硅、金属或金属化合物。可以例如通过共同蚀刻过程同时形成第一组沟槽至第三组沟槽中的多个沟槽或其一部分。同样地，也可以例如通过公共层沉积过程至少部分地同时形成栅电极、源电极和辅助电极。
第一组沟槽至第三组沟槽中的沟槽中的每一个的全部或一些部分可以是条形的。第一组沟槽至第三组沟槽中的沟槽的条形部分可以沿轴向方向例如第一横向方向平行延伸。
源极布线可以布置在有源区的边。在有源区中，负载电流可以从第一主表面上方的负载端进入半导体本体。例如，负载端可以是源极接触区并且源极布线可以与源极接触区横向间隔开。虽然第二组沟槽中的源极可以至少部分地布置在源极接触区的正下方，但是第二组沟槽中的源极可以经由源极布线和第三组沟槽中的辅助电极电耦接至源极接触区，而不是通过源电极上方的接触部直接电连接至源极接触区。这可以使得能够通过在第二组沟槽中的沟槽中的源电极的电势与源极接触区的电势之间引入电阻耦接来降低第二组沟槽中的沟槽的屏蔽效应。这种电阻耦接可以使得能够抑制接通电压拖尾，并因此减少接通损耗。
例如，半导体装置可以包括第一主表面与第二主表面之间的漂移区域。漂移区域中的杂质浓度可以至少在其垂直延伸的部分中随着距第一主表面的距离的增加而逐渐地或逐步地增加或减少。根据其他示例，漂移区域中的杂质浓度可以近似均匀。对于基于硅的IGBT，漂移区域中的平均杂质浓度可以在5x1012cm-3与1x1015cm-3之间，例如在从1x1013cm-3到2x1014cm-3的范围中。在基于碳化硅的半导体装置的情况下，漂移区域中的平均杂质浓度可以在5x1014cm-3与1x1017cm-3之间，例如在从1x1015cm-3到2x1016cm-3的范围中。漂移区域的垂直延伸可以取决于垂直功率半导体装置的电压阻断要求，例如指定的电压等级。当在电压阻断模式下操作垂直功率半导体装置时，空间电荷区域可以根据施加到垂直功率半导体装置的阻断电压垂直地部分或全部延伸通过漂移区域。当在指定的最大阻断电压处或接近指定的最大阻断电压操作垂直功率半导体装置时，空间电荷区域可以到达或穿过场终止区域中。场终止区域被配置成防止空间电荷区域进一步到达半导体本体的第二主表面处的阴极或集电极。以这种方式，可以使用期望的低掺杂水平并以期望的厚度形成漂移区域或基区域，同时实现由此形成的半导体装置的软切换。
例如，源极布线和源极接触区可以是图案化的布线层的分离部分。例如，源极布线和源极接触区可以对应于第一主表面上方的布线区的一个布线级，其中在多个布线级的情况下，布线区的一个布线级可以位于最靠近第一主表面的位置。布线区可以包括一个或多于一个布线级，例如两个、三个、四个或甚至更多个布线级。每个布线级可以由单个导电层或导电层的堆叠形成，导电层例如金属层。例如，布线级可以被光刻图案化。在堆叠的布线级之间可以布置中间电介质。(多个)接触插头或(多个)接触线可以形成在中间电介质中的开口中以将不同布线级的部分例如金属线或接触区彼此电连接。
例如，第二组沟槽中的沟槽的数量与第三组沟槽中的沟槽的数量之间的比率可以在从100到100000的范围内。例如，该比率可以使得能够调节源电极与源极接触区之间的电阻耦接的电压降。
例如，源极布线可以平行于源极接触区的至少两个边延伸。例如，第二组沟槽中的沟槽的一些或全部可以在沟槽的相对端电连接至源极布线。第二组沟槽中的沟槽的一些或全部也可以在沟槽的一端电连接至源极布线。
例如，源极布线可以横向围绕源极接触区的周长的至少四分之一。对于该示例，第二组沟槽中的沟槽中的一些或全部可以在沟槽的一端电连接至源极布线。例如，通过源极布线减少源极接触区的循环程度可以使得能够在源极接触区与第二组沟槽中的源电极之间实现面积高效的电阻耦接。
例如，半导体装置还可以包括栅极布线。源极布线可以布置在栅极布线与源极接触区之间。栅极布线可以平行于源极布线的至少两个边延伸。栅极布线和源极布线可以是图案化的布线层的分离部分。例如，源极布线和栅极布线可以通过光刻图案化布线级的一个或更多个导电层而形成在一个布线层中。
例如，半导体装置还可以包括第二源极布线。第二源极布线可以与源极接触区并接。源极布线可以布置在第二源极布线与源极接触区之间。源极布线可以完全地或主要地(例如超过其周长的50％)被第二源极布线和源极接触区横向包围。例如，半导体装置可以包括布置在第二源极布线与第一主表面之间的多个接触部。多个接触部可以将多个台面区域电连接至第二源极布线。多个台面区域中的每一个台面区域可以被相邻的沟槽横向限定。例如，将第二源极布线电连接至台面区域可以使得能够提高半导体装置的换向坚固性。
半导体装置还可以包括多个沟槽中的第四组沟槽。第四组沟槽中的沟槽可以包括第二源电极。除了电阻耦接至源极接触区的第二组沟槽中的源电极之外，第四组沟槽中的沟槽中的第二源电极可以通过布置在源极接触区与第二源电极之间的接触部和/或通过布置在第二源极布线与第二源电极之间的接触部电连接至源极接触区。
例如，第三组中的辅助电极并联连接在源极布线与源极接触区之间。并联连接的辅助电极的总电阻为栅电极与栅极端(例如栅极引脚或栅极焊盘)之间的电阻乘以第一组沟槽中的所有沟槽的轴向延伸的总和与第二组沟槽中的所有沟槽的轴向延伸的总和之间的比率的50到500倍。
例如，半导体装置可以包括由第一组沟槽中的沟槽和第二组沟槽中的沟槽横向限定的台面区域，其中台面区域包括源极区域。台面区域中的源极区域可以通过与源极接触区的底侧相邻的接触部电连接至源极接触区。
例如，辅助电极沿多个沟槽的轴向方向的每单位长度的电导可以小于栅电极沿多个沟槽的轴向方向的每单位长度的电导。例如，辅助电极的材料可以具有比栅电极的材料的电阻率更大的电阻率。例如，辅助电极和栅电极的材料或材料组合可以不同。作为替代方案或除此以外，辅助电极和栅电极可以使用相同的半导体材料，例如多晶硅，但是栅电极的半导体材料的掺杂浓度可以大于辅助电极的半导体材料的掺杂浓度。作为替代方案或除此以外，辅助电极的垂直于沟槽的轴向方向的横截面面积可以至少部分地例如在电极的沿轴向方向的至少一些部分中小于栅电极的横截面面积。
半导体装置的另一示例可以包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽可以包括栅电极。多个沟槽中的第二组沟槽可以包括源电极。源电极可以至少被细分为第一部分和第二部分。源电极的第一部分沿轴向方向的单位长度的电导可以小于源电极的第二部分沿轴向方向的单位长度的电导。第二部分可以经由第一部分电耦接至源极接触区。该半导体装置还可以包括由第一组沟槽中的沟槽和第二组沟槽中的沟槽界定的台面区域。台面区域可以包括电连接至源极接触区的源极区域。
类似于上述示例中描述的第三组沟槽中的沟槽中的辅助电极，源电极的第一部分可以使得能够进行源电极的第二部分与源极接触区之间的电阻耦接。这种电阻耦接可以使得能够抑制接通电压拖尾，并因此减少接通损耗。
例如，源电极的第一部分的材料可以具有比源电极的第二部分的材料更大的电阻率。例如，源电极的第一部分和源电极的第二部分的材料或材料组合可以不同。作为替代方案或除此以外，半导体材料可以用于源电极的第一部分并用于源电极的第二部分，例如多晶硅，但是源电极的第二部分的半导体材料的净掺杂浓度可以大于源电极的第一部分的半导体材料的净掺杂浓度。作为替代方案或除此以外，源电极的第一部分的垂直于沟槽的轴向方向的横截面面积可以至少部分地例如在源电极的第一部分的沿轴向方向的至少一些段中例如由于较小的横向和/或垂直范围小于源电极的第二部分的横截面面积。
例如，源电极的第一部分沿轴向方向的横向范围可以小于源电极的第二部分沿轴向方向的横向范围。例如，源电极的第二部分可以主要地，例如超过50％，布置在源极接触区下方。
例如，源电极的第一部分的垂直范围可以小于源电极的第二部分的垂直范围。
例如，源电极的第一部分在第一主表面处的宽度可以小于源电极的第二部分在第一主表面处的宽度。
半导体装置的另一示例可以包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽中的第一组沟槽可以包括栅电极。多个沟槽中的第二组沟槽可以包括源电极。第二组沟槽中的源电极可以经由源极布线和放置在与半导体本体不同的基板上的电阻器电耦接至源极接触区。源极布线和电阻器可以串联连接在源极接触区与第二组中的源电极之间。例如，源极布线可以与辅助源极接触区并接。第一接合线可以将半导体本体上方的辅助源极接触区与基板上的电阻器的第一端电连接。第二接合线可以将半导体本体上的辅助源极接触区与基板上的电阻器的第二端电连接。
与上述示例中描述的第三组沟槽中的沟槽中的辅助电极相似，并且与上述示例中描述的源极的第一部分相似，放置在与半导体本体不同的基板上的电阻器可以使得能够进行在第二组沟槽中的沟槽中的源电极与源极接触区之间的电阻耦接。这种电阻耦接可以使得能够抑制接通电压拖尾，并因此减少接通损耗。
半导体装置的另一示例可以包括从第一主表面延伸到半导体本体中的多个沟槽。多个沟槽可以从第一主表面延伸到半导体本体中。多个沟槽中的第一组沟槽可以包括栅电极。多个沟槽中的第二组沟槽可以包括源电极。台面区域可以被第一组沟槽中的第一沟槽和第二组沟槽中的第二沟槽横向限定。台面区域可以包括源极区域。源极区域可以经由第一导电路径(conductive path)电耦接至源极接触区，例如第一负载端。多个沟槽中的第二组沟槽中的源电极可以经由第二导电路径电耦接至源极接触区，例如第一负载端。多个沟槽中的第一组沟槽中的栅电极可以通过栅极导电路径电耦接至栅极接触或栅极端。第二导电路径可以具有比栅极导电路径高至少五倍或十倍的电阻。第二导电路径可以具有比栅极导电路径高不超过一百倍或不超过一千倍的电阻。栅极导电路径可以具有比第一导电路径高至少一千倍的电阻。
例如，多个沟槽中的第四组沟槽可以包括第二源电极。多个沟槽中的第四组沟槽中的第二源电极可以经由第三导电路径电耦接至源极接触区或负载端。第三导电路径可以具有小于栅极导电路径的电阻。
半导体装置的另一示例可以是包括电耦接至第一负载端并电耦接至第二负载端的半导体本体的IGBT。IGBT可以包括被配置成在第一负载端与第二负载端之间传导负载电流的漂移区域。漂移区域可以具有第一导电类型。IGBT还可以包括具有栅极沟槽电极的栅极沟槽。IGBT还可以包括具有电耦接至第一负载端的源极沟槽电极的源极沟槽。IGBT还可以包括台面区域。台面区域可以包括电连接至第一负载端的第一导电类型的源极区域。源极区域可以与栅极沟槽相邻布置。该栅极沟槽电极可以被配置成从该IGBT的控制端接收控制信号并且控制该台面区域中的负载电流。源极沟槽可以被布置在台面区域的与栅极沟槽所处的一侧相对的一侧，例如，台面区域可以被栅极沟槽和源极沟槽横向限定。源极沟槽电极可以经由第一电阻路径电耦接至第一负载端。在IGBT的接通状态中，IGBT可以被配置成在正向方向上传导负载电流并且栅电极被设定为第一栅极电压，例如栅极接通电压。在IGBT的关断状态下，IGBT被配置成阻止正向方向的负载电流，并且栅电极被设定为第二栅极电压，例如栅极关断电压。在IGBT在切换时间期间从关断状态切换到接通状态的切换状态中，源极沟槽电极的电压可以与第一负载端的电压偏离第一栅极电压与第二栅极电压之间的栅极电压差的至少30％达切换时间的至少30％。
可以将上面和下面描述的示例和特征进行组合。
在下文中，结合附图解释了半导体装置的进一步示例。关于以上示例描述的功能和结构细节同样适用于图中所示和下面进一步描述的示例性实施方式。
图1A是示出半导体装置100的示例的示意性平面图。图1B是沿图1A的相交线AA的示意性截面图。图1C是沿图1A的相交线BB的示意性截面图。
参照图1A至图1E的示意图，半导体装置100包括从第一主表面106延伸到半导体本体104中的多个沟槽102。多个沟槽102中的第一组沟槽1021包括栅电极1081。多个沟槽102中的第二组沟槽1022包括源电极1082。多个沟槽102中的第三组沟槽1023包括辅助电极1083。沟槽电介质1091、1092、1093将电极1081、1082、1083与半导体本体104的周围部分电分离。
源电极1082经由源极布线112和辅助电极1083电耦接至源极接触区110，例如垂直功率半导体装置的第一负载端。源极布线112和辅助电极1083串联电连接在源极接触区110与源电极1082之间。在图中，接触部116提供半导体本体104的区域或沟槽102中的电极与第一布线级(例如源极布线112或源极接触区110)之间的电接触。中间电介质118布置在第一布线级与半导体本体104之间。
每个台面区域114都沿横向方向x被沟槽102中的相邻的两个沟槽限定。除了图1A至图1C的示意图所示的沟槽102，可以例如在第二组沟槽1022的沟槽102与第三组沟槽1023中的沟槽102之间布置附加的沟槽。
第一组沟槽和第二组沟槽中的沟槽102可以以规则图案彼此相邻布置作为有源区内的有源晶体管单元的一部分。
如在图1D的截面图中示意性示出的，台面区域114可以经由接触部116电连接至源极接触区110。例如，这实现了源极接触区110与有源晶体管单元(例如有源晶体管单元的源极和本体区)之间的电接触。
如在图1E的截面图中示意性示出的，辅助电极1083经由接触部116电连接至源极接触区110。
如在图1F的截面图中示意性示出的，半导体装置100还可以包括例如图1C所示第二组沟槽1022中的沟槽102与第三组沟槽1023中的沟槽102之间的多个沟槽102中的第四组沟槽1024。第四组沟槽1024中的沟槽102包括第二源电极1084和沟槽电介质1094。除了通过沟槽102中的第三组沟槽1023的辅助电极1083电阻地耦接至源极接触区110的沟槽122中的第二组沟槽1022中的源电极1082之外(参见例如在图1A)，沟槽102中的第四组沟槽1024的第二源电极1084通过布置在源极接触区110与第二源电极1084之间的接触部116电连接至源极接触区110。在一些示例中，第四组沟槽中的沟槽可以布置在第二组沟槽中的沟槽之间。例如，第四组沟槽中的沟槽可以比第二组沟槽中的沟槽更远离第一组沟槽中的沟槽例如栅极沟槽。
半导体装置还可以包括不属于第一组沟槽、第二组沟槽、第三组沟槽或第四组沟槽的附加沟槽。
沟槽102的各种布局可以在半导体装置100的有源区例如晶体管单元阵列中实现。
例如，台面区域114可以被多个沟槽102中的第一组沟槽1021中的一个沟槽102与第二组沟槽1022中的沟槽102或第四组沟槽1024的沟槽102中的任一个沟槽沿横向方向x限定。同样地，台面区域114可以被多个沟槽102中的第二组沟槽1024中的一个沟槽102与第三组沟槽1023中的沟槽102或第四组沟槽1024中的沟槽102或附加沟槽中的任何沟槽中的任一个沟槽沿横向方向x限定。同样地，台面区域114可以被多个沟槽102中的第三组沟槽1023中的一个沟槽102与第二组沟槽1022中的沟槽102或第四组沟槽1024中的沟槽102中的任一个沟槽沿横向方向x限定。同样地，台面区域114可以被多个沟槽102中的第四组沟槽1024中的一个沟槽102与第一组沟槽1021中的沟槽102或第二组沟槽1022中的沟槽102或第三组沟槽1023中的沟槽102中的任一个沟槽沿横向方向x限定。例如，在台面区域中，可以布置半导体区域，例如源极区域、主体区域、主体接触区域(在图1A至1F中未示出)，用于形成晶体管单元。
在图2A至图2I的示意性顶视图中示出了示例性布局。
在图2A至图2C的示意性顶视图中，沟槽102的轴向方向是横向方向x。为了清楚起见，仅示出了第三组沟槽1023中的一些沟槽102的辅助电极1083。图2A至图2C的示例性半导体装置100中的每一个包括在半导体本体104或芯片的拐角中的栅极接触区120。栅极布线122围绕源极接触区110并与栅极接触区120并接。栅极布线122通过接触(图2A至图2C中未示出)电连接至沟槽102中的第一组沟槽1021的栅电极1081。沟槽102中的第二组沟槽1022中的源极1082通过源极布线112和沟槽102中的第三组沟槽1023的辅助电极1083电阻耦接至源极接触区110。沟槽102中的第四组沟槽1024中的第二源极1084可以通过它们之间的接触直接电连接至源极接触区110。具有图2B中所示的布局的半导体装置100还包括与源极接触区110并接的第二源极布线124。源极布线112横向布置在第二源极布线124与源极接触区110之间。第二源极布线124可以支承在源极布线112与栅极接触区120/栅极布线122之间的电屏蔽。此外，第二源极布线124可以电连接至台面区域114中的至少一些和/或电连接至第四组沟槽1024中的沟槽102的第二源电极1084中的至少一些。
与图2A的布局相比，图2C所示的布局对于源极布线112的面积消耗是有益的。
在图2D至图2I的示意性顶视图中，栅极接触区120布置在芯片或半导体本体的边的中心处。在图2D至图2G中示出的示意性布局包括两个源极接触区110。对于每个源极接触区110，第二组沟槽1022中的源电极1082经由布置在相应源极接触区110的对边处的源极布线112的部分电连接。与图2D的布局相比，图2F所示的布局对于源极布线112的面积消耗是有益的。同样地，与图2E的布局相比，图2G所示的布局对于源极布线112的面积消耗是有益的。此外，与图2F的布局相比，图2H所示的布局对于源极布线112的面积消耗是有益的。同样地，与图2G的布局相比，图2I所示的布局对于源极布线112的面积消耗是有益的。
在图3A、图3B的示意性平面图和图3C的示意性截面图中示出了半导体装置100的另一示例。
类似于前述示例，半导体装置100包括从第一主表面106延伸到半导体本体104中的多个沟槽102，其中多个沟槽102中的第一组沟槽1021包括栅电极1081，并且多个沟槽102中的第二组沟槽1022包括源电极1082。
源电极1082至少被再分成第一部分1261和第二部分1262。源电极1082的第一部分1261沿轴向方向x的每单位长度的电导小于源电极1082的第二部分1262沿轴向方向x的每单位长度的电导。
源电极1082的第二部分1262经由第一部分1261电耦接至源极接触区110。在图3A的示意图中，末端示意性地示出源极接触区110。例如，第一部分1261可以通过接触部116电连接至源极布线112，或者可以通过接触部116直接连接至源极接触区110。
半导体装置100还包括由第一组沟槽1021中的沟槽102和第二组沟槽1022中的沟槽102界定的台面区域114。台面区域114包括电连接至源极接触区110的源极区域128。
参照图3B的示意性平面图，在第一主表面106处，源电极1082在第一部分1261中的宽度小于源电极1082在第二部分1262中的宽度。与第二部分1262相比，这使得源电极1082的第一部分1261沿轴向方向x的每单位长度的电导能够减小。
除了图3B的示例以外或作为图3B的示例的替代方案，沿着源电极1082的横向方向x截取的图3C的示意性截面图是通过形成第二组沟槽1082在第一部分1261中的沟槽102比第二组沟槽1082在第二部分1262中的沟槽102浅而具有源极1082在第一部分1261中的垂直范围比源极1082在第二部分1062中的垂直范围小的半导体装置的一个示例。
在图4的示意性平面图中示出了半导体装置100的另一示例。
类似于前述示例，半导体装置100包括从第一主表面106延伸到半导体本体104中的多个沟槽102，其中多个沟槽102中的第一组沟槽1021包括栅电极1081，并且多个沟槽102中的第二组沟槽1022包括源电极1082。
第二组沟槽1022中的源电极1082经由源极布线112和放置在与半导体本体104不同的基板132上的电阻器130电耦接至源极接触区110。源极布线112和电阻串联连接在源极接触区110与第二组沟槽1022中的源电极1082之间。接合线1341、1342可以提供半导体本体104上方的布线区中的辅助源极接触区136与基板132之间的电连接。然而，可以使用其他通过硅通孔的互连技术，例如焊料接合。
另一示例可以包括附加连接焊盘，其中电阻器形成为连接至附加焊盘的电阻布线。附加焊盘例如通过接合线电连接至源极接触区。在该示例中，电阻器可以实现为源极布线。
图5的示意性截面图示出了半导体装置100，例如IGBT，半导体装置100具有由第一组沟槽1021中的沟槽102和第二组沟槽1022中的沟槽102横向限定的台面区域114。台面区域114包括通过接触部116电连接至源极接触区110的n+掺杂源极区域128。源极区域128邻接第一沟槽电介质1091。台面区域114还包括布置在主体区域138与接触部116之间的p掺杂主体区域138和p+掺杂主体接触区域140。p+掺杂主体接触区域140旨在提供主体区域138与接触部116之间的欧姆接触。在主体区域138的掺杂浓度足够高以确保欧姆接触特性的情况下，可以省略p+掺杂主体接触区140。在图5所示的示例中，接触部是延伸到半导体本体104中并且电连接至主体区域138并电连接至源极区域128的槽接触部116。作为槽接触部的替代方案或除了槽接触部以外，可以形成平面接触部(未示出)。例如，平面接触部可以在第一主表面104处电连接至源极区域128并电连接至主体区域138或电连接至主体接触区域140。
例如，可以通过经由栅极端G施加到栅电极1081的电压来控制靠近主体区域138与沟槽电介质1091之间的接口的沟道的导电性。
多个沟槽中的第二组沟槽1022中的源电极1082可以经由具有电阻R1的第一导电路径电耦接至源极接触区110，例如第一负载端。多个沟槽中的第一组沟槽中的栅电极1081可以通过具有电阻R2的第二导电路径电耦接至栅极接触部或栅极端G。电阻R2可以比电阻R1高至少五倍或十倍，并且可以比电阻R1高不超过一百倍或不超过千倍。
还可以将与先前描述的示例和附图中的一个或更多个一起提及和描述的各方面和特征与其他示例中的一个或更多个组合，以替换其他示例中的相同特征或者以另外地将特征引入至其他示例。
尽管本文已经示出和描述了特定实施方式，但是本领域普通技术人员将理解，在不脱离本发明的范围的情况下，可以用各种替代方案和/或等同的实现方式代替所示和所描述的特定实施方式。本申请意在覆盖本文讨论的特定实施方式的任何改变或变型。因此，本发明旨在仅由其权利要求书及其等同物限制。

Claims (18)

1.一种半导体装置(100)，包括：
从第一主表面(106)延伸到半导体本体(104)中的多个沟槽(102)，其中，
所述多个沟槽(102)中的第一组沟槽(1021)包括栅电极(1081)，所述多个沟槽(102)中的第二组沟槽(1022)包括源电极(1082)，并且所述多个沟槽(102)中的第三组沟槽(1023)包括辅助电极(1083)；以及
所述源电极(1082)经由源极布线(112)和辅助电极(1083)电耦接至源极接触区(110)，并且所述源极布线(112)和所述辅助电极(1083)串联电连接在所述源极接触区(110)与所述源电极(1082)之间。
2.根据权利要求1所述的半导体装置(100)，其中，所述源极布线(112)和所述源极接触区(110)是图案化布线层的分离部分。
3.根据前述权利要求中任一项所述的半导体装置(100)，其中，所述第二组沟槽(1022)中的沟槽(102)的数量与所述第三组沟槽(1023)中的沟槽(102)的数量之比在100到100000的范围内。
4.根据前述权利要求中任一项所述的半导体装置(100)，其中，所述源极布线(112)平行于所述源极接触区(110)的至少两个边延伸。
5.根据前述权利要求中任一项所述的半导体装置(100)，其中，所述源极布线(112)横向地围绕所述源极接触区(110)的周长的至少四分之一。
6.根据前述权利要求中任一项所述的半导体装置(100)，还包括栅极布线(122)，其中，所述源极布线(112)布置在所述栅极布线(122)与所述源极接触区(110)之间，并且所述栅极布线(122)平行于所述源极布线(112)的至少两个边延伸。
7.根据权利要求6所述的半导体装置(100)，
还包括第二源极布线(124)，其中，所述第二源极布线(124)与所述源极接触区(110)并接，并且所述源极布线(112)布置在所述第二源极布线(124)与所述源极接触区(110)之间，并且完全地或者主要地被所述第二源极布线(124)和所述源极接触区(110)横向包围。
8.根据权利要求7所述的半导体装置(100)，还包括布置在所述第二源极布线(124)与所述第一主表面(106)之间的多个接触部(116)，其中，所述多个接触部(116)将多个台面区域(114)电连接至所述第二源极布线(124)，并且其中所述多个台面区域(114)中的每个台面区域被所述多个沟槽(102)中的相邻沟槽横向限定。
9.根据前述权利要求中任一项所述的半导体装置(100)，其中，所述第三组沟槽(1023)中的辅助电极(1083)并联连接在所述源极布线(112)与所述源极接触区(110)之间，并且其中，并联连接的辅助电极(1083)的总电阻在所述栅电极(1081)与栅极端之间的电阻乘以所述第一组沟槽(1021)中的所有沟槽的轴向延伸的总和与所述第二组沟槽(1022)中的所有沟槽的轴向延伸的总和之比的50到500倍的范围内。
10.根据前述权利要求中任一项所述的半导体装置(100)，还包括由所述第一组沟槽(1021)中的沟槽(102)和所述第二组沟槽(1022)中的沟槽(102)横向限定的台面区域(114)，其中，所述台面区域包括源极区域(128)。
11.根据前述权利要求中任一项所述的半导体装置(100)，其中，所述辅助电极(1083)沿所述多个沟槽(102)的轴向方向的每单位长度的电导小于所述栅电极(1081)沿所述多个沟槽(102)的轴向方向的每单位长度的电导。
12.一种半导体装置(100)，包括：
从第一主表面(106)延伸到半导体本体(104)中的多个沟槽(102)，其中，
所述多个沟槽(102)中的第一组沟槽(1021)包括栅电极(1081)，并且所述多个沟槽(102)中的第二组沟槽((1022)包括源电极(1082)，
所述源电极(1082)至少被细分成第一部分(1261)和第二部分(1262)，
所述源电极(1082)的所述第一部分(1261)沿轴向方向的每单位长度的电导小于所述源电极(1082)的所述第二部分(1262)沿所述轴向方向的每单位长度的电导，其中，所述第二部分(1262)经由所述第一部分(1261)电耦接至源极接触区(110)，并且还包括
由所述第一组沟槽(1021)中的沟槽(102)和所述第二组沟槽(1022)中的沟槽(102)界定的台面区域(114)，其中，所述台面区域(114)包括电连接至所述源极接触区(110)的源极区域(128)。
13.根据权利要求12所述的半导体装置(100)，其中，所述源电极(1082)的所述第一部分沿所述轴向方向的横向范围小于所述源电极(1082)的所述第二部分沿所述轴向方向的横向范围。
14.根据权利要求12-13中任一项所述的半导体装置(100)，其中，所述源电极(1082)包括半导体材料，并且在所述第一部分(1261)中的半导体材料的净掺杂浓度小于在所述第二部分(1262)中的半导体材料的净掺杂浓度。
15.根据权利要求中12-14任一项所述的半导体装置(100)，其中，所述源电极(1082)在所述第一部分(1261)中的垂直范围小于所述源电极(1082)在所述第二部分(1262)中的垂直范围。
16.根据权利要求12-15中任一项所述的半导体装置(100)，其中，在所述第一主表面(106)处，所述源电极(1082)在所述第一部分(1261)的宽度小于所述源电极(1082)在所述第二部分(1262)的宽度。
17.一种半导体装置(100)，包括：
从第一主表面(106)延伸到半导体本体(104)中的多个沟槽(102)，其中，
所述多个沟槽(102)中的第一组沟槽(1021)包括栅电极(1081)，并且所述多个沟槽(102)中的第二组沟槽(1022)包括源电极(1082)，
所述第二组沟槽(1022)中的所述源电极(1082)经由源极布线(112)和放置在与所述半导体本体(104)不同的基板(132)上的电阻器(130)电耦接至源极接触区(110)，所述源极布线(112)和所述电阻器串联连接在所述源极接触区(110)与所述第二组沟槽(1022)中的所述源电极(1082)之间。
18.根据权利要求17所述的半导体装置(100)，其中，所述源极布线(112)并入到辅助源极接触区(136)中，并且第一接合线(1341)将所述半导体本体(104)上的所述辅助源极接触区(136)与所述基板(132)上的所述电阻器(130)的第一端电连接。
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