JP6762236B2 - アレイ基板、その製造方法、対応する表示パネル及び電子装置 - Google Patents

アレイ基板、その製造方法、対応する表示パネル及び電子装置 Download PDF

Info

Publication number
JP6762236B2
JP6762236B2 JP2016569897A JP2016569897A JP6762236B2 JP 6762236 B2 JP6762236 B2 JP 6762236B2 JP 2016569897 A JP2016569897 A JP 2016569897A JP 2016569897 A JP2016569897 A JP 2016569897A JP 6762236 B2 JP6762236 B2 JP 6762236B2
Authority
JP
Japan
Prior art keywords
active layer
data line
layer
gate
array substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016569897A
Other languages
English (en)
Other versions
JP2018531403A (ja
Inventor
金▲剛▼ ▲ハオ▼
金▲剛▼ ▲ハオ▼
▲東▼▲クン▼ ▲呉▼
▲東▼▲クン▼ ▲呉▼
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Original Assignee
BOE Technology Group Co Ltd
Beijing BOE Optoelectronics Technology Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by BOE Technology Group Co Ltd, Beijing BOE Optoelectronics Technology Co Ltd filed Critical BOE Technology Group Co Ltd
Publication of JP2018531403A publication Critical patent/JP2018531403A/ja
Application granted granted Critical
Publication of JP6762236B2 publication Critical patent/JP6762236B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136204—Arrangements to prevent high voltage or static electricity failures
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/60—Protection against electrostatic charges or discharges, e.g. Faraday shields
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
    • H01L27/1244—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits for preventing breakage, peeling or short circuiting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
    • H01L27/1259—Multistep manufacturing methods
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136286—Wiring, e.g. gate line, drain line
    • G02F1/136295—Materials; Compositions; Manufacture processes

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Mathematical Physics (AREA)
  • Optics & Photonics (AREA)
  • Manufacturing & Machinery (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Description

本発明はアレイ基板、当該アレイ基板の製造方法、対応する表示パネル及び電子装置に関する。
アレイ基板の構成は、ベース基板と、当該ベース基板に設けられるゲート線、絶縁層及びデータ線を備える。ゲート線はゲート駆動回路からの走査信号を提供し、データ線はデータ駆動回路からの数据信号を提供する。アレイ基板を製造するプロセスでは、ベース基板とアレー設備が互いに摩擦する又は真空壁で作業する場合、電荷はベース基板の表面に集まることにより、静電気が生じてしまう。電荷がある程度までに集まると、放電、即ち、静電気放電（Ｅｌｅｃｔｒｏ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ、ＥＳＤと略称する）が起こる。ＥＳＤは既にベース基板に形成された膜の層を破壊し、膜の層同士の短絡を招き、欠陥が生じてしまう。ＥＳＤによる短絡は、製造された表示パネルの分割スクリーンやフルスクリーンにストライプを生じさせ、アレイ基板の製造において有触れた欠陥の一つとなる。
本発明の少なくとも一実施例は、アレイ基板、アレイ基板の製造方法、当該アレイ基板を有する表示パネル及び電子装置を提供し、ゲート線とデータ線との間の静電気放電による短絡の確率を低減できる。
本発明の少なくとも一実施例は、ベース基板、ゲート線、絶縁層、データ線及び第１能動層を備え、前記ゲート線、前記絶縁層、前記データ線及び前記第１能動層が前記ベース基板に設けられるアレイ基板であって、前記絶縁層は前記ゲート線に設けられ、前記データ線は前記絶縁層を介して前記ゲート線と交差するように前記ゲート線に設けられ、前記第１能動層は前記絶縁層を介して前記ゲート線と重なり合うように前記ゲート線に設けられ、前記第１能動層は前記ゲート線と前記データ線とが互いに重なり合う領域以外の領域に設けられるベース基板を提供する。
例えば、前記第１能動層は不規則な形状を有してもよい。
例えば、前記第１能動層は先端構造を有してもよい。
例えば、前記ゲート線と前記第１能動層とが重なり合う部分の縁部には先端構造を有するように形成されてもよい。
例えば、前記アレイ基板はさらにデータ線層を備え、前記データ線層は前記第１能動層と交差するように前記第１能動層に設けられてもよい。
例えば、前記データ線層と前記データ線とは電気的に絶縁されてもよい。
例えば、前記データ線層は鋸歯状の縁部を有してもよい。
例えば、前記アレイ基板はさらに第二能動層を備え、前記第二能動層が前記絶縁層と前記データ線との間に設けられ、前記ゲート線と前記データ線とが重なり合う領域に位置してもよい。
例えば、前記アレイ基板は少なくとも一つの前記第１能動層を有してもよい。
本発明の少なくとも一実施例は、ベース基板、ゲート線、絶縁層、データ線及び第１能動層を備え、前記ゲート線、前記絶縁層、前記データ線及び前記第１能動層が前記ベース基板に設けられるアレイ基板の製造方法であって、前記ゲート線を前記ベース基板に形成し、前記絶縁層を前記ゲート線に形成し、前記データ線を前記絶縁層を介して前記ゲート線と交差するように前記ゲート線に設置し、前記第１能動層を前記絶縁層を介して前記ゲート線と重なり合うように前記ゲート線と相互に交差して設置し、前記第１能動層を前記ゲート線と前記データ線とが互いに重なり合う領域以外の領域に設置するアレイ基板の製造方法を提供する。
本発明の少なくとも一実施例は前記アレイ基板を有する表示パネルを提供する。
本発明の少なくとも一実施例は前記アレイ基板を有する電子装置を提供する。
本願実施例の構成を明らかにするために、以下は実施例の図面を簡単に説明する。無論、以下の説明における図面はあくまでも本発明の実施例の一部に関するものであり、本発明の範囲をこれに限定する趣旨ではない。
アレイ基板の子画素ユニットの模式的な平面図である。 図１ａにおけるＡＡ線に沿う模式的な側面図である。 能動層上にソースドレイン金属層薄膜が形成される模式的な平面図である。 図１ｃのＢＢ線に沿う的模式的な側面図である。 本発明の実施例に係るアレイ基板の模式的な平面図である。 図２ａにおけるアレイ基板のＣ１〜Ｃ２線に沿う模式的な側面図である。 図２ａにおけるアレイ基板のＣ３〜Ｃ４線に沿う模式的な側面図である。 本発明の実施例に係るアレイ基板の模式的な平面図である。 図３ａにおけるＤＤ線に沿う模式的な側面図である。 本発明の実施例に係る第二能動層を備えないアレイ基板の模式的な平面図である。 本発明の実施例に係るアレイ基板における第１能動層及びゲート線の要部を拡大した模式図である。 本発明の実施例に係るアレイ基板においてゲート線に鋸歯状縁部が設けられる模式的な平面図である。 本発明の実施例に係るアレイ基板においてゲート線に鋸歯状縁部が設けられる模式的な平面図である。 本発明の実施例に係るデータ線層を備えるアレイ基板の模式的な平面図である。 本発明の実施例に係る図５ａにおけるＥＥ線に沿う模式的な側面図である。 本発明の実施例に係る複数の第１能動層を有するアレイ基板の模式的な平面図である。 本発明の実施例に係る製造方法によりアレイ基板を製造する各ステップの模式図である。 本発明の実施例に係る製造方法によりアレイ基板を製造する各ステップの模式図である。 本発明の実施例に係る製造方法によりアレイ基板を製造する各ステップの模式図である。 本発明の実施例に係る製造方法によりアレイ基板を製造する各ステップの模式図である。 本発明の実施例に係る製造方法によりアレイ基板を製造する各ステップの模式図である。 本発明の実施例に係る表示パネルの模式的な側面図である。
本発明の目的、構成及び効果を更に明確するために、以下は本発明の実施例の図面を参照して、本発明の実施例の技術案を明瞭かつ全面に説明する。無論、説明した実施例は本発明の一部であり、すべての実施例ではない。説明した本発明の実施例に基づいて、当業者は創造的な労働を払わずに得られる他の実施例のずべてが、本発明の保護範囲に含まれる。
液晶表示パネルに用いられるアレイ基板を例にして、図１ａに示すように、一般的には、アレイ基板は複数のゲート線１０２と複数のデータ線１０８とを備え、これらのゲート線１０２とデータ線１０８とは相互に交差されることで行列状に配列された子画素ユニット（図１ａではただ一つの子画素ユニットが表示される）を限定し、各子画素ユニットはスイッチ素子としての薄膜トランジスター１１０と、液晶の配列を制御するための画素電極１０９とを備える。例えば、必要に応じて、ＩＰＳ又はＡＤＳ型の液晶表示パネルのアレイ基板では、各子画素ユニットはさらに画素電極と協働して液晶分子の駆動のための電界を形成する共通電極を備える。例えば、各子画素ユニットにおいて、薄膜トランジスター１１０のゲート１１２は対応するゲート線１０２と電気的に接続し（例えば、両者は一体に形成され）、ソース電極１１８は対応するデータ線１０８と電気的に接続し（例えば、両者は一体に形成され）、ドレイン電極１１９は対応する画素電極１０９と電気的に接続する（例えば、両者は一体に形成される）。
図１ｂは図１ａにおけるＡＡ線に沿う模式的な側面図である。図１ｂに示すように、例えば、アレイ基板における薄膜トランジスター１１０は、ゲート１１２と、ゲート１１２上に設けられるゲート絶縁層１１４と、ゲート絶縁層１１４上に設けられる能動層１１６と、能動層１１６上に設けられ且つ能動層１１６と電気的に接続するソース電極１１８及びドレイン電極１１９と、を備える。画素電極１０９は、例えばパッシベーション層１０７の透過孔１０９１を介してドレイン電極１１９と電気的に連続されてもよい。
図１ｂに示すアレイ基板は、例えば、以下のステップＳ０１〜ステップＳ０４を含んでもよい。
ステップＳ０１では、ベース基板１０１にゲート金属層薄膜を形成し、単一のパターニング工程により、ゲート１１２とゲート線１０２とを備えるゲート金属層を製造する。
ステップＳ０２では、ゲート金属層上にゲート絶縁層１１４を形成する。
ステップＳ０３では、ゲート絶縁層１１４上に能動層薄膜を形成し、単一のパターニング工程により能動層１１６を形成する。
ステップＳ０４では、能動層１１６上にソースドレイン金属層薄膜を形成し、単一のパターニング工程により、ソース電極１１８と、ドレイン電極１１９と、データ線１０８とを備えるソースドレイン金属層を形成する。
ステップＳ０５では、単一のパターニング工程により、ソースドレイン金属層上にパッシベーション層１０７及びパッシベーション層１０７にある透過孔１０９１を形成する。
ステップＳ０６では、単一のパターニング工程により、パッシベーション層１０７上に画素電極１０９を形成し、画素電極１０９はパッシベーション層１０７の透過孔１０９１を介してドレイン電極１１９と電気的に接続する。
本発明者は研究する過程で、以下のような問題に気付いた。今までは、表示パネルに配線は主にゲート金属層におけるゲート線１０２及びソースドレイン金属層におけるデータ線１０８を含み、この二つの層は異なる信号を送るので、両層の間での短絡は発生できない。しかし、４回のパターニング工程（４回のパターニング工程では、上記ステップＳ０３及びステップＳ０４は単一のパターニング工程となる）の残留技術の影響で、ステップＳ０３では、図１ｂに示すように、ステップＳ０３では、能動層１１６が形成されると同時に、データ線１０８の下に能動層１２６（能動層の薄膜が残った部分）が形成され、当該能動層１２６は、ゲート線とデータ線とが交差する部分に位置する部分を含む。図１ｃ及び図１ｄに示すように、能動層１２６の上にはソースドレイン金属層薄膜１０８’が形成され、作成プロセスでは、静電荷が集まる可能性があり、これらの静電気はベース基板１０１全体においてソースドレイン金属層薄膜１０８’に沿って自在に移動することができる、当該能動層１２６はその縁部と絶縁層１１４との接触部分には先端を有する場合、電荷はこの先端に集まりやすいので、ゲート線１０２とデータ線１０８とが交差する部分で静電気放電との現象の発生を招き、ゲート線１０２とデータ線１０８とが導通され、短絡になる可能性がある。
本発明の実施例では、ゲート線と重なる部分を持ち且つゲート線とデータ線との重なる領域以外に位置する第１能動層を設置することで、ゲート線とデータ線との間の静電気放電が起こる確率を低減し、ゲート線とデータ線とのＥＳＤによる短絡が起こる確率を低減することができる。
図２ａ至図３ｄには、本発明の少なくとも一実施例に係るアレイ基板２００が示される。そのうち、図２ａは本発明の実施例に係るアレイ基板の模式的な平面図であり、図２ｂは図２ａにおけるアレイ基板のＣ１〜Ｃ２線に沿う模式的な側面図であり、図２ｃは図２ａにおけるアレイ基板２００のＣ３〜Ｃ４線に沿う模式的な側面図である。図３ａに示すように、当該アレイ基板２００は、ベース基板２０１と、ベース基板２０１上に設けられたゲート線２０２と、ゲート線２０２上に設けられた絶縁層２０４と、絶縁層２０４を介してゲート線２０２に設けられ且つゲート線２０２と交わるデータ線２０８と、第１能動層２１６とを備え、第１能動層２１６は絶縁層２０４を介してゲート線２０２上に設けられ、ゲート線２０２と重なり合う。また、第１能動層２１６はゲート線２０２とデータ線２０８との重なり合う領域以外の領域に設けられる。
本開示においては、図３ｂに示すように、第１能動層２１６とゲート線２０２とが重なり合うとは、この二つの構成はベースの存在する面における正投影が重なる部分を有するということである。
例えば、一実施例において、第１能動層２１６に加えて、当該アレイ基板２００は更に第二能動層２２６を備えてもよい。ベース基板が存在する面と直交する方向においては、第二能動層２２６は絶縁層２０４とデータ線２０８との間に設けられ、ゲート線２０２とデータ線２０８とが互いに重なり合う領域に位置する。図１ｃに示す形態に比べると、本発明の実施例に係るアレイ基板は二つの種類の能動層を備える。即ち、本発明の実施例において設けられた第１能動層２１６と、例えば四回のパターニング工程の残留技術により残された第二能動層２２６とを備える。ソース電極、ドレイン電極及びデータ線を作成するプロセスでは、前の工程において蓄積された静電気は、ソース電極、ドレイン電極及びデータ線を形成するためのソースドレイン金属層薄膜に沿って自在に遷移するので、パターニング工程によりソース電極、ドレイン電極及びデータ線を形成する前に、静電気はこの二種類の能動層上に集まる確率が同じである。このため、第１能動層２１６は、第二能動層２２６にＥＳＤが起こる確率を分担する。つまり、第１能動層２１６を設置することで、ＥＳＤがゲート線２０２とデータ線２０８との間の第二能動層２２６に起こる確率が低減され、ゲート線２０２とデータ線２０８との間でＥＳＤの発生による短絡の確率を低減できる。
例えば、図３ｃに示すように、アレイ基板２００は第二能動層２２６を備えず、第１能動層２１６だけを備えてもよい。このような場合、第１能動層２１６にそれと電気的に接続するソースドレイン金属層薄膜が形成されかつパターニング工程によりソース電極、ドレイン電極及びデータ線を形成する前に、アレイ基板に蓄積される静電気を低減するように、第１能動層２１６はアレイ基板に対して静電気のリリースルートを提供できる。
例示的には、アレイ基板２００は更に薄膜トランジスター２１０を備え、当該薄膜トランジスター２１０は能動層２０６、ドレイン電極２１９及びソース電極２１８を備えてもよい。また、例えば、ベース基板２０１の存在する面と正交する方向に沿って、能動層２０６とドレイン電極２１９との間には絶縁層が存在せず、即、能動層２０６とドレイン電極２１９とは透過孔又は他の其他導電部材を介して電気的に接続されるものではない。このように、ソース電極、ドレイン電極及びデータ線が形成される前に、ソースドレイン金属層薄膜と第１能動層とは直接に接触し、静電気は比較的に容易に第１能動層に集まり、ゲート線とデータ線との間でＥＳＤの起こる確率が低減される。本発明の実施例はこれに限定されるものではない。例えば、能動層と第１能動層が形成された後、且つ、ソースドレイン金属層薄膜が形成される前に、能動層及び第１能動層に他の絶縁層を形成すれば、第１能動層の表面を露出させるように（ソースドレイン金属層薄膜を形成する時にそれを第１能動層に電気的に接続されるために）、当該絶縁層の第１能動層に対応する位置で透過孔を設置すればよい。
例示的には、第１能動層２１６の平面形状（即ち、第１能動層２１６が存在する面における形状）は任意な形状、例えば、円形、楕円形又は多角形（例えば、三角形、四角形）などの形状であってもよい。
例示的には、第１能動層２１６の平面形状は不規則な形状を有してもよい。例えば、第１能動層層２１６は鋸歯状の縁部を有してもよい。強い電界の作用で、表面の物体表面曲率の大きい箇所（例えば、鋭く、細いものの先端）では、電界強度が急激に増加し、放電しやすくなるので、第１能動層２１６の平面形状を不規則な形状にすることで、第１能動層２１６においてＥＳＤの起こる確率がさらに向上され、第二能動層２２６においてＥＳＤの起こる確率がより低減させる。
例示的には、図３ｄに示すように、第１能動層２１６は先端構造２１６ａを備えてもよい。通常、静電気放電は先端に発生するので、第１能動層２１６は先端構造２１６ａを備えることで、静電気が吸引され第１能動層２１６に集まり、第１能動層２１６においてＥＳＤの起こる確率を増加させることができる。
例示的には、先端構造２１６ａは第１能動層２１６の存在する面の方向に沿って延在されてもよい。例えば、先端構造２１６ａの先端はゲート線２０２の存在する面における正投影がゲート線２０２以外の部分に位置してもよい。例えば、先端構造２１６ａの先端（第１能動層２１６の中部から離れた一端）とゲート線２０２の縁部２０２１（当該縁部２０２１は先端構造２１６ａの存在する側に位置する）との距離は３μｍ以下である。このように、静電気をさらに導き当該先端構造を介して当該ゲート線に向けて放電することに有利である。例えば、当該先端構造２１６ａの先端の角度は９０度よりも小さい角度に設定してもよい。これも、静電気を更に導き当該先端構造を介して当該ゲート線に向けて放電することに有利である。
例示的には、図４ａ及び図４ｂに示すように、ゲート線２０２における、第１能動層２１６と重なり合う部分（図４ｂの破線ブロックに示すように）の少なくとも一つの縁部（図面では、二つの縁部を例にして説明する）も先端構造２０２ａを有するように形成されてもよい。つまり、ゲート線２０２の少なくとも一つの縁部（例えば、対向する二つの縁部２０２１、２０２２）は、ゲート線２０２と第１能動層２１６とが重なり合う箇所で先端構造２０２ａを有する。当該先端構造２０２ａは、上記第１能動層の先端構造２１６ａを参考として設置され、重複する部分の説明は省略される。
上記事例では、第１能動層２１６と、第１能動層２１６と重なり合うゲート線２０２の部分の縁部のうち少なくとも一つの縁部とが、先端構造を有するものに設置されることで、ゲート線とデータ線との間の第二能動層２２６におけるＥＳＤの発生の確率が更に低減される。
例示的には、他の実施例では、図５ａ及び図５ｂに示すように、当該アレイ基板２００はさらに第１能動層２１６上に設けられ当該第１能動層２１６と重なり合うデータ線層４０８を備えてもよい。これは、後のステップで静電気のリリースルートを提供することに有利である。例えば、ソース電極、ドレイン電極及びデータ線が形成された後、画素電極が形成されるように、ソース電極、ドレイン電極及びデータ線に画素電極薄膜を形成し、画素電極薄膜が形成された後且つ画素電極が形成される前に、画素電極薄膜とデータ線層とを電気的に接続すれば、データ線層は画素電極薄膜における静電気を吸引でき、ゲート線とデータ線との間におけるＥＳＤの発生の確率をさらに低減できる。無論、本発明の実施例はこれに限定されるものではない。
データ線層４０８とデータ線２０８とは同じ層に設置され、即ちソースドレイン金属層薄膜により形成される。データ線層４０８は金属材料、例えばＣｕ、Ｍｏ、Ａｌ、Ｃｕ合金、Ｍｏ合金やＡｌ合金などの金属材料から形成される。
例示的には、当該データ線層４０８とデータ線２０８とは電気的に絶縁される。このように、短絡という現象が当該第１能動層２１６を介してゲート線２０２とデータ線層４０８との間に発生しても、子画素ユニットの正常な動作には影響が及ばない。このため、第１能動層２１６においてＥＳＤが起こる確率を更に増加できる。つまり、ゲート線２０２とデータ線２０８との間の第二能動層２２６におけるＥＳＤの起こる確率をさらに低減できる。さらに、データ線層４０８は例えば、水平方向においては画素ユニットのいずれの部分にも電気的に接続しない。
本発明の実施例に係るアレイ基板は例えば、単一のパターニング工程により能動層、ソース電極、ドレイン電極及びデータ線を同期に形成する（例えば、当該アレイ基板は四回のパターニング工程により作製される）。この場合、データ線層と第１能動層とは同期に行われたパターニング工程により形成されるため、両者はベース基板の存在する面における正投影がほぼ重なり、即ち、両者の縁部がほほ合わせるようになる。
無論、本発明の実施例は、異なるパターニング工程によりそれぞれ能動層と、ソース電極、ドレイン電極及びデータ線を備えるソースドレイン金属層とを形成するアレイ基板においても適用する。このような場合、データ線層及び第１能動層は異なるパターニング工程により形成され、両者はベース基板の存在する面における正投影が重ならなくてもよい。例えば、一つの投影はもう一つの投影の範囲に入ってもよいし、両者が部分的に重なってもよい。
例えば、データ線層４０８の平面形状は任意な形状、例えば、円形、楕円形又は多角形（例えば、三角形、四角形）などの形状であってもよい。
例えば、データ線層４０８は鋸歯状の縁部を有するように構成されてもよい。このように、静電気をさらに導き当該先端構造を介してデータ線層４０８に向けて放電することに有利である。
例示的には、他の実施例においては、第１能動層２１６に加え、当該アレイ基板はすくなくとももう一つの第１能動層を備えてもよい。もう一つの第１能動層、即ち複数の第１能動層を設置することで、ゲート線とデータ線との間の第二能動層におけるＥＳＤの起こる確率が更に低減される。例えば、図６に示すように、アレイ基板２００は二つの第１能動層２１６を備える。この場合、この二つの第１能動層のいずれにおいてはＥＳＤが起こる可能性があり、ゲート線とデータ線との間の第二能動層におけるＥＳＤの概率を更に低減できる。本発明の実施例における第１能動層の数は図５ａ及び図５ｂに示すような二つに限定されず、複数の第１能動層を備えてもよいことは、当業者にとって明らかである。
上述アレイ基板は、ゲート線とデータ線との間の第二能動層においてＥＳＤの起こる確率を低減でき、ゲート線とデータ線との間でＥＳＤによる短絡の確率を低減できる。
本発明の実施例に係るアレイ基板では、データ線と第二能動層とは同期に行われたパターニング工程により形成され、例えば、当該アレイ基板は四回のパターニング工程により形成される。この場合、データ線と第二能動層とはベース基板の存在する面における正投影がほぼ重なり、即ち、両者の縁部がほほ合わされるようになる。
無論、本発明の実施例は、異なるパターニング工程により、能動層と、ソース電極、ドレイン電極及びデータ線を備えるソースドレイン金属層とを形成するアレイ基板（例えば、五回又はそれ以上の回数のパターニング工程により作製するアレイ基板）に適用されてもよい。この場合、薄膜トランジスターの能動層とソース／ドレイン電極は異なるパターニング工程により形成され、これに対応して、データ線とその下方に位置する第二能動層も異なるパターニング工程により形成され、両者はベース基板の存在する面における正投影も重ならなくてもよい。
無論、図２に示すように、本発明の実施例にかかるアレイ基板はさらに画素電極２０９を備え、アレイ基板における薄膜トランジスターはさらにソース電極２１８を備えてもよい。
本発明の実施例はアレイ基板の製造方法を提供する。当該アレイ基板は、ベース基板、ゲート線、絶縁層、データ線及び第１能動層を備え、当該ゲート線、当該絶縁層、当該データ線及び当該第１能動層が当該ベース基板に設けられる。その製造方法は、当該絶縁層を当該ゲート線に設置し、当該データ線を当該絶縁層を介して当該ゲート線と交差するように当該ゲート線に設置し、当該第１能動層を当該絶縁層介して当該ゲート線と重なり合うように当該ゲート線に設置し、当該第１能動層を当該ゲート線と当該データ線との重なり合う領域以外の領域に設置する。
例示的には、他の実施例においては、その製造方法は更にデータ線層を形成し、当該データ線層は当該第１能動層と重なり合うように当該第１能動層に設けられる。例えば、当該データ線層は、当該データ線と電気的に絶縁されるように形成されてもよい。例えば、当該データ線層の形状は三角形、四角形や多角形であってもよい。例えば、当該データ線層は鋸歯状の縁部を有するように形成されてもよい。
例示的には、当該アレイ基板の製造方法においては、異なるパターニング工程によりデータ線及び第１能動層を形成してもよい。この場合、当該方法は下記ステップＳ２１及びステップＳ２３を備える。
ステップＳ２１では、図７ａに示すように、一回目のパターニング工程により、ベース基板２０１にゲート線２０２を含むゲート金属層を形成する。
例えば、ベース基板２０１（例えば、ガラス基板、プラスチック基板又は石英基板）にはスパッタリングプロセスによりゲート金属層薄膜を形成する。そして、マスクブランクを利用し、例えば、一回の露光、現像及びウエットエッチング法によりゲート線を形成する。例えば、ゲート金属層はＣｒ、Ｍｏ、ＡｌやＣｕなどの金属の少なくても一種または複種の合金を採用してもよい。
当該ステップでは、ゲート金属層にはゲート２１２がさらに形成されてもよい。
ステップＳ２２では、図７ｂに示すように、ゲート線２０２に能動層薄膜２０６’が形成される。その後、図７ｃに示すように、二回目のパターニング工程により能動層２０６及び第１能動層２１６を形成する。
ステップＳ２３では、図７ｄに示すように、能動層２０６及び第１能動層２１６にソースドレイン金属層薄膜２０８’を形成する。その後、図７ｅに示すように、三回目のパターニング工程によりソース電極２１８、ドレイン電極２１９及びデータ線（図中せず）を形成する。
例えば、当該ステップでは、データ線層４０８を形成してもよい。
例示的には、第１能動層のパタンは不規則な形状を有するように形成されてもよい。例えば、半透明のグレートー半透明マスクブランクの第１能動層と対応する部分は不規則な形状を有してもよい。これにより、第１能動層は不規則な形状を有するように形成されてもよい。
例示的には、当該第１能動層は先端構造を有するように形成されてもよい。例えば、当該先端構造の角度は９０度よりも小さい角度に形成されてもよい。なお、例えば、当該先端構造の先端と対応するゲート線の縁部（当該縁部は当該先端構造の存在する側に位置する）との距離は３μｍ以下に形成されてもよい。
なお、ゲート線を形成する一回面のパターニング工程においては、当該ゲート線と当該第１能動層とが重なり合う部分の縁部は先端構造を有するように形成されてもよい。つまり、ゲート線の縁部の一部は先端構造を有してもよい。
例示的には、当該その製造方法はさらに少なくとももう一つの第１能動層、即ち、複数の第１能動層を形成するステップを備えてもよい。
当然、本発明の少なくとも一実施例に係る製造方法はさらにゲート線とデータ線とを互いに絶縁させる絶縁層を形成するステップを備える。当該絶縁層は例えば、ゲート線とは同回のパターニング工程により形成されてもよいし、或いは、データ線及び第１能動層とは同回のパターニング工程により形成されてもよいし、或いはゲート線を形成する一回面のパターニング工程の後且つ二回目のパターニング工程の前に形成されてもよい。本発明の実施例においては、一般的には、上記絶縁層はゲート絶縁層である。本発明の実施例は限定されるものではない。
上記製造方法により、作製プロセスにおいてゲート線とデータ線との間におけるＥＳＤの起こる確率が低減され、ゲート線とデータ線との間でＥＳＤによる短絡の確率を低減できる。
なお、液晶表示パネルのための的アレイ基板に対しては、例えば、本発明の実施例に係る製造方法は更に画素電極を形成するパターニング工程を備えてもよい。例えば、データ線を形成するパターニング工程の後と画素電極を形成するパターニング工程の前に、パッシベーション層を形成する工程及び当該パッシベーション層に対するパターニング工程を備えてもよい。
本発明の少なくとも一実施例は上記アレイ基板の表示パネルを提供する。上記アレイ基板を採用することで、本発明の実施例に係る表示パネルは、ＥＳＤによるゲート線とデータ線との短絡を抑制でき、分割スクリーンやフルスクリーンにストライプが生じる確率を低減させ、表示パネルの成品率を向上できる。
例えば、図８に示すように、本発明の実施例に係る表示パネルは、アレイ基板２００と対向基板３００を備えてもよい。アレイ基板２００と対向基板３００とは互いに対向し、シーラント剤３５０を介して液晶ケースとなる。液晶ケースには液晶材４００が充填される。当該対向基板３００は、例えば、カラーフィルター基板である。アレイ基板２００の各画素ユニットの画素電極は液晶材の回転程度を制御するように電界を付与することで、表示動作を行う。
本発明の少なくとも一実施例は上記した表示パネルを含む電子装置を提供する。例えば、当該電子装置は液晶パネル、電子ペーパー、ＯＬＥＤパネル、携帯電話、タブレット、テレビ、ディスプレー、ノートパソコン、デジタルフォトフレーム、ナビゲーション装置、リストウォッチなどの表示機能を有する製品又は部品である。
以上説明したのは本発明の例示的な実施形態であり、本発明の保護範囲をこれに限定する趣旨ではない。本発明の保護範囲は請求の範囲によって確定される。
本願は２０１５年９月２８日に出願した中国特許出願第２０１５１０６２７００８．５号に基づき優先権を主張し、ここに上記中国特許出願の全部の内容を援用することにより本願の一部となる。
１０２ ゲート線
１０７ パッシベーション層
１０８ データ線
１０８’ ソースドレイン金属層薄膜
１０９ 画素電極
１１０ 薄膜トランジスター
１１２ ゲート
１１４ ゲート絶縁層
１１６ 能動層
１１８ ソース電極
１１９ ドレイン電極
１２６ 能動層
２００ アレイ基板
２０１ ベース基板
２０２ ゲート線
２０２ａ 先端構造
２０４ 絶縁層
２０６ 能動層
２０６’ 能動層薄膜
２０８ データ線
２０８’ ソースドレイン金属層薄膜
２０９ 画素電極
２１０ 薄膜トランジスター
２１２ ゲート
２１６ 第１能動層
２１６ａ 先端構造
２１８ ソース電極
２１９ ドレイン電極
２２６ 第二能動層
３００ 対向基板
３５０ シーラント剤
４００ 液晶材
４０８ データ線層
１０９１ 透過孔
２０２１ 縁部
２０２２ 縁部

Claims (17)

  1. ベース基板、ゲート線、絶縁層、データ線、データ線層及び第１能動層を備え、前記ゲート線、前記絶縁層、前記データ線及び前記第１能動層が前記ベース基板に設けられるアレイ基板であって、
    前記絶縁層は前記ゲート線上に設けられ、前記データ線は前記絶縁層を介して前記ゲート線と交差するように前記ゲート線上に設けられ、前記第１能動層は前記絶縁層を介して前記ゲート線と重なり合うように前記ゲート線上に設けられ、前記第１能動層は前記ゲート線と前記データ線とが互いに重なり合う領域以外の領域に設けられ、前記データ線層は前記第１能動層と交差するように前記第１能動層上に設けられ、前記データ線及び前記データ線層は、同一層に配置され、互いに電気的に絶縁され、
    前記ゲート線に垂直な方向において、前記第１能動層の幅が前記ゲート線の幅より大きい、
    アレイ基板。
  2. 前記第１能動層は不規則な形状を有する、
    請求項１に記載のアレイ基板。
  3. 前記第１能動層は、その縁部に先端構造を有する、
    請求項１又は２に記載のアレイ基板。
  4. 前記ゲート線と前記第１能動層とが重なり合う部分の縁部は先端構造を有する、
    請求項１〜３のいずれかに記載のアレイ基板。
  5. 前記データ線層は鋸歯状の縁部を有する、
    請求項１〜４のいずれかに記載のアレイ基板。
  6. 第二能動層をさらに備え、
    前記第二能動層が前記絶縁層と前記データ線との間に設けられ、前記ゲート線と前記データ線とが重なり合う領域に位置する、
    請求項１〜５のいずれかに記載のアレイ基板。
  7. 少なくとももう一つの第１能動層を更に備える、
    請求項１〜６のいずれかに記載のアレイ基板。
  8. 前記先端構造の先端から前記ゲート線の縁部までの距離が、３μｍ以下である、請求項４に記載のアレイ基板。
  9. ベース基板、ゲート線、絶縁層、データ線、データ線層及び第１能動層を備え、前記ゲート線、前記絶縁層、前記データ線及び前記第１能動層が前記ベース基板に設けられるアレイ基板の製造方法であって、
    前記ゲート線を前記ベース基板上に形成し、
    前記絶縁層を前記ゲート線上に形成し、
    前記データ線を前記絶縁層を介して前記ゲート線と交差するように前記ゲート線上に設置し、
    前記第１能動層を前記絶縁層を介して前記ゲート線と重なり合うように前記ゲート線上に設置し、前記第１能動層を前記ゲート線と前記データ線とが互いに重なり合う領域以外の領域に設置し、
    前記第１能動層と重なり合うように前記第１能動層上に前記データ線層を形成し、
    前記データ線及び前記データ線層は、同一層に配置され、互いに電気的に絶縁され、
    前記ゲート線に垂直な方向において、前記第１能動層の幅が前記ゲート線の幅より大きい、
    アレイ基板の製造方法。
  10. 前記第１能動層は不規則な形状を有するように形成される、
    請求項９に記載のアレイ基板の製造方法。
  11. 前記第１能動層は、その縁部に先端構造を有するように形成される、
    請求項９又は１０に記載のアレイ基板の製造方法。
  12. 前記ゲート線と前記第１能動層とが重なり合う部分の縁部は先端構造を有するように形成される
    請求項９〜１１のいずれかに記載のアレイ基板の製造方法。
  13. 前記データ線層は鋸歯状の縁部を有するように形成される、
    請求項９〜１２のいずれかに記載のアレイ基板の製造方法。
  14. 第二能動層を形成することをさらに含み、
    前記第二能動層は前記絶縁層と前記データ線との間に形成され、前記ゲート線と前記データ線とが重なり合う領域に位置する、
    請求項９〜１３のいずれかに記載のアレイ基板の製造方法。
  15. すくなくとももう一つの第１能動層を形成することをさらに含み、
    請求項９〜１４のいずれかに記載のアレイ基板の製造方法。
  16. 請求項１〜８のいずれかに記載のアレイ基板を含む表示パネル。
  17. 請求項１６に記載の表示パネルを含む電子装置。
JP2016569897A 2015-09-28 2016-01-26 アレイ基板、その製造方法、対応する表示パネル及び電子装置 Active JP6762236B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
CN201510627008.5 2015-09-28
CN201510627008.5A CN105093762B (zh) 2015-09-28 2015-09-28 阵列基板、制造方法以及相应的显示面板和电子装置
PCT/CN2016/072168 WO2017054381A1 (zh) 2015-09-28 2016-01-26 阵列基板、制造方法以及相应的显示面板和电子装置

Publications (2)

Publication Number Publication Date
JP2018531403A JP2018531403A (ja) 2018-10-25
JP6762236B2 true JP6762236B2 (ja) 2020-09-30

Family

ID=54574524

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016569897A Active JP6762236B2 (ja) 2015-09-28 2016-01-26 アレイ基板、その製造方法、対応する表示パネル及び電子装置

Country Status (6)

Country Link
US (1) US10598995B2 (ja)
EP (1) EP3358401B1 (ja)
JP (1) JP6762236B2 (ja)
KR (1) KR102011315B1 (ja)
CN (1) CN105093762B (ja)
WO (1) WO2017054381A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105093762B (zh) * 2015-09-28 2019-01-11 京东方科技集团股份有限公司 阵列基板、制造方法以及相应的显示面板和电子装置
CN110854135B (zh) * 2019-10-29 2023-09-26 武汉华星光电技术有限公司 一种阵列基板、显示面板及阵列基板的制造方法
CN112034656B (zh) * 2020-09-11 2022-08-26 合肥鑫晟光电科技有限公司 阵列基板和显示装置
CN113611699A (zh) * 2021-07-20 2021-11-05 深圳市华星光电半导体显示技术有限公司 显示面板

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000098425A (ja) 1998-09-22 2000-04-07 Hitachi Ltd アクティブマトリクス基板およびこの基板を用いた液晶表示装置
CN1195321C (zh) * 2000-10-24 2005-03-30 友达光电股份有限公司 薄膜晶体管平面显示器
KR100436181B1 (ko) * 2002-04-16 2004-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판 제조방법
TWI220313B (en) 2003-07-30 2004-08-11 Au Optronics Corp Electrostatic discharge circuit
TWI229440B (en) * 2003-10-09 2005-03-11 Au Optronics Corp Electrostatic discharge protection structure
JP2005316002A (ja) 2004-04-27 2005-11-10 Sony Corp 表示装置
JP2008053517A (ja) 2006-08-25 2008-03-06 Sharp Corp アレイ基板の製造方法及びアレイ基板
US7760313B2 (en) * 2006-10-02 2010-07-20 Tpo Displays Corp. System for displaying images including wiring structure for driving display panel
KR100788589B1 (ko) * 2007-01-19 2007-12-26 삼성에스디아이 주식회사 유기 전계 발광 표시 장치
JP5306784B2 (ja) * 2008-11-18 2013-10-02 株式会社ジャパンディスプレイ 表示装置
CN102238959B (zh) 2009-01-16 2013-03-06 九芝堂股份有限公司 包含卡介菌多糖和卡介菌核酸的组合物及其在制备药剂中的应用
TWI393972B (zh) * 2009-03-27 2013-04-21 Chunghwa Picture Tubes Ltd 主動元件陣列基板及液晶顯示面板
CN101655759B (zh) * 2009-09-22 2012-07-04 友达光电股份有限公司 触控显示面板
JP5662114B2 (ja) 2010-11-17 2015-01-28 株式会社ジャパンディスプレイ 表示装置
CN102338959A (zh) * 2011-09-20 2012-02-01 深圳市华星光电技术有限公司 阵列基板、液晶显示装置及阵列基板的制造和修复方法
JP6004560B2 (ja) 2011-10-06 2016-10-12 株式会社ジャパンディスプレイ 表示装置
JP5997958B2 (ja) 2012-07-23 2016-09-28 株式会社ジャパンディスプレイ 表示装置及びアレイ基板
CN103500741B (zh) * 2013-10-15 2016-03-16 深圳市华星光电技术有限公司 阵列基板的防静电结构
CN103809341B (zh) * 2014-02-17 2016-04-27 北京京东方光电科技有限公司 阵列基板和显示装置
CN104317089B (zh) 2014-10-27 2017-02-01 合肥鑫晟光电科技有限公司 一种阵列基板及其制备方法、显示面板、显示装置
CN204925573U (zh) 2015-09-28 2015-12-30 京东方科技集团股份有限公司 阵列基板以及相应的显示面板和电子装置
CN105093762B (zh) 2015-09-28 2019-01-11 京东方科技集团股份有限公司 阵列基板、制造方法以及相应的显示面板和电子装置

Also Published As

Publication number Publication date
JP2018531403A (ja) 2018-10-25
EP3358401A4 (en) 2019-06-12
US10598995B2 (en) 2020-03-24
CN105093762A (zh) 2015-11-25
WO2017054381A1 (zh) 2017-04-06
KR20170057225A (ko) 2017-05-24
EP3358401A1 (en) 2018-08-08
KR102011315B1 (ko) 2019-08-16
EP3358401B1 (en) 2022-03-02
CN105093762B (zh) 2019-01-11
US20170269444A1 (en) 2017-09-21

Similar Documents

Publication Publication Date Title
JP6702890B2 (ja) アレイ基板及びその作成方法と駆動方法、表示装置
KR102017155B1 (ko) 터치스크린 패널 및 그의 제조방법
JP6762236B2 (ja) アレイ基板、その製造方法、対応する表示パネル及び電子装置
CN111651094B (zh) 触控基板及触控显示装置
US10642429B2 (en) Touch component for avoiding ghosting, manufacturing method thereof and touch screen including the same
JP6776060B2 (ja) 表示装置
CN102478737B (zh) 液晶显示装置及其制造方法
US20180210576A1 (en) Touch-control substrate, fabrication method, and display device
US20130249820A1 (en) Display Device and Method for Manufacturing the Same
WO2017076071A1 (zh) 阵列基板及包括该阵列基板的tft显示装置
TWI512582B (zh) 觸控面板與觸控顯示面板
CN107065287B (zh) 一种显示面板和显示装置
CN104900655A (zh) 阵列基板及其制备方法、显示装置
EP2790057A1 (en) Thin film transistor array panel and manufacturing method thereof
CN104932752B (zh) 一种触摸屏基板及其制备方法、触摸屏面板和显示装置
WO2016165253A1 (zh) 一种阵列基板和显示装置
WO2016021318A1 (ja) アクティブマトリクス基板、液晶パネル、および、アクティブマトリクス基板の製造方法
US10768764B2 (en) Touch structure and manufacturing method thereof, and touch device
US10133136B2 (en) Array substrate and display device
KR102215448B1 (ko) 터치 스크린 패널 및 그 제조 방법
KR101432891B1 (ko) 액정표시장치
KR20140014083A (ko) 터치 센서, 터치 스크린, 및 디스플레이 장치
US20200264730A1 (en) Substrate for touch screen panel, touch screen panel having same and manufacturing method thereof
CN204925573U (zh) 阵列基板以及相应的显示面板和电子装置
CN105824162A (zh) 阵列基板及其制作方法、显示装置

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181019

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20191009

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191111

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200210

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20200309

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200629

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20200708

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200811

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200908

R150 Certificate of patent or registration of utility model

Ref document number: 6762236

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250