JP6742418B2 - パワーモジュール及びパワーモジュールの製造方法 - Google Patents

パワーモジュール及びパワーモジュールの製造方法 Download PDF

Info

Publication number
JP6742418B2
JP6742418B2 JP2018535902A JP2018535902A JP6742418B2 JP 6742418 B2 JP6742418 B2 JP 6742418B2 JP 2018535902 A JP2018535902 A JP 2018535902A JP 2018535902 A JP2018535902 A JP 2018535902A JP 6742418 B2 JP6742418 B2 JP 6742418B2
Authority
JP
Japan
Prior art keywords
power
layer
die
power module
power die
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2018535902A
Other languages
English (en)
Other versions
JP2019504496A (ja
Inventor
ムラド、ロバート
モロヴ、ステファン
エヴァンチュク、ジェフリー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric R&D Centre Europe BV Netherlands
Original Assignee
Mitsubishi Electric R&D Centre Europe BV Netherlands
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric R&D Centre Europe BV Netherlands filed Critical Mitsubishi Electric R&D Centre Europe BV Netherlands
Publication of JP2019504496A publication Critical patent/JP2019504496A/ja
Application granted granted Critical
Publication of JP6742418B2 publication Critical patent/JP6742418B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/34Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4846Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486Via connections through the substrate with or without pins
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814Conductive parts
    • H01L21/4871Bases, plates or heatsinks
    • H01L21/4882Assembly of heatsink parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383Multilayer substrates
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386Geometry or layout of the interconnection structure
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/52Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/642Capacitive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/58Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64Impedance arrangements
    • H01L23/645Inductive arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/18Printed circuits structurally associated with non-printed electric components
    • H05K1/182Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0231Capacitors or dielectric substances
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00Printed circuits
    • H05K1/02Details
    • H05K1/0213Electrical arrangements not otherwise provided for
    • H05K1/0216Reduction of cross-talk, noise or electromagnetic interference
    • H05K1/023Reduction of cross-talk, noise or electromagnetic interference using auxiliary mounted passive components or auxiliary substances
    • H05K1/0233Filters, inductors or a magnetic substance
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007Types of components
    • H05K2201/10166Transistor
    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/46Manufacturing multilayer circuits
    • H05K3/4602Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Inverter Devices (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Power Conversion In General (AREA)

Description

本発明は、概して、パワーモジュール及びパワーモジュールの製造方法に関するものである。
電力応用においては、とりわけ、ワイドバンドギャップデバイスを使用した電力応用においては、パッケージング技術及び組立技術に起因する寄生要素を低減することが重要であり、これにより、高速スイッチングに基づくスイッチング損失を低減させるとともに、電磁放射を低減させ、そして、パワーモジュール同士の並列接続の場合に、より良好な電流分布を得ることができる。
上記の目的のために、本発明は、少なくとも1つのパワーダイを備えたパワーモジュールに関するものであって、少なくとも1つのパワーダイは、多層構造内に埋設され、多層構造は、少なくとも2つのサブモジュールのアセンブリであり、各サブモジュールは、絶縁層及び導電層から形成され、パワーモジュールは、多層構造内に埋設された少なくとも1つのパワーダイに対しての電力供給を遮断するために多層構造内に埋設された少なくとも1つのキャパシタと、少なくとも1つのパワーダイに対しての少なくとも1つのドライバ回路であって、多層構造の表面上に配置された又は多層構造内に完全に若しくは部分的に埋設された、少なくとも1つの駆動回路とを更に備えていることを特徴としている。
よって、本発明は、パワーモジュールの電力密度を増大させるとともに、寄生要素を低減させ、これにより、電力損失を低減させるとともに、電磁放射を低減させる。
格別の特徴点によれば、パワーモジュールは、多層構造内に埋設されたインダクタを更に備えている。
格別の特徴点によれば、パワーモジュールは、多層構造内に埋設され、多層構造の表面上に配置され、又は多層構造の表面上に成型された磁性材料を更に備えている。
よって、パワーモジュールは、コンパクトであるとともに、より小さな許容誤差を有している。
格別の特徴点によれば、多層構造のうちの、少なくとも1つのパワーダイを収容している部分だけが、液体冷却システムによって冷却されている。
格別の特徴点によれば、少なくとも1つのパワーダイに対して設けられた電力供給手段は、液体冷却されたバスバーによって設けられている。
よって、多機能的なバスバーにより、パワーモジュールのサイズ及びコストを低減することができる。
また、本発明は、少なくとも1つのパワーダイを備えたパワーモジュールを製造する方法に関するものであって、この方法は、
−各サブモジュールが絶縁層及び導電層から形成された複数のサブモジュールを準備するステップと、
−熱伝導性かつ導電性の材料を使用してサブモジュール同士を組み立てることによって、多層構造を形成するステップと、
−多層構造内に少なくとも1つのパワーダイを埋設するステップと、
−多層構造内に、少なくとも1つのパワーダイに対しての電力供給手段を遮断するための少なくとも1つのキャパシタを埋設するステップと、
−少なくとも1つのパワーダイに対しての少なくとも1つの駆動回路を、多層構造の表面上に取り付けるステップと、
を含むことを特徴としている。
よって、本発明は、パワーモジュールの電力密度を増大させるとともに、寄生要素を低減させ、これにより、電力損失を低減させるとともに、電磁放射を低減させる。
格別の特徴点によれば、サブモジュールの各々は、
−ベース層内に、パワーダイのサイズに応じた少なくとも1つのキャビティを形成するステップと、
−1つのキャビティ内に上記又は各パワーダイを配置するステップと、
−ベース層上に、絶縁層及び導電層を積層するステップと、
−穿孔及び金属化を行うことによって、少なくとも1つのパワーダイを、導電層に対して接続するステップと、
−導電層をエッチングすることによって、レイアウトを形成するステップと、
−ベース層の両面上へと、追加的な薄い絶縁層及び追加的な厚い導電層を少なくとも一度積層するステップと、
−穿孔及び金属化を行うことによって、導電層と厚い導電層とを接続するステップと、
−ビアを形成するステップと、
を、この記載順に行うことによって準備される。
よって、モジュール内において接続されたパワーダイは、パッケージングに基づき、小さな寄生インダクタンスしか有していない。
格別の特徴点によれば、サブモジュール同士の組立後に、そのように組み立てられたサブモジュール同士に形成された孔内に、少なくとも1つのキャパシタが配置される。
よって、キャパシタは、スイッチング用パワーデバイスに対して、できる限り近傍に配置される。これにより、スイッチングループを低減させることができ、このため、ループインダクタンスを低減させることができる。
格別の特徴点によれば、少なくとも1つのキャパシタが、サブモジュール同士の組立後に、最上段のサブモジュールの最上層と、最下段のサブモジュールの最下層との間に、電気的に接続される。
よって、キャパシタは、スイッチング用パワーステージのバスキャパシタとして使用される。
本発明の様々な特徴点は、実施形態の一例に関する以下の説明を読むことによって、より明瞭となるであろう。以下の説明は、添付図面を参照して行われる。
本発明によるパワーモジュールの電気回路の一例を示す図である。 本発明によるパワーモジュールが、液体冷却されたバスバーによって冷却されている様子を示す図である。 本発明によるパワーモジュールを製造する方法を示す図である。 本発明によるパワーモジュールを製造する際の或るステージを示す図である。 本発明によるパワーモジュールを製造する際の他のステージを示す図である。 本発明によるパワーモジュールを製造する際の更に他のステージを示す図である。 本発明によるパワーモジュールを製造する際の更なるステージを示す図である。 本発明によるパワーモジュールを製造する際の次なるステージを示す図である。 本発明によるパワーモジュールを製造する際の更に次なるステージを示す図である。 本発明によるパワーモジュールの様々な領域を示す図である。
図1は、本発明によるパワーモジュールの電気回路の一例を示す図である。
各々のパワーモジュールは、ゲートドライバ15を備えており、ゲートドライバ15は、パワーダイD1及びD2に対してゲート信号を供給している。
パワーダイD1のドレインは、正電源DC+に対して接続されており、正電源DC+は、例えば、液体冷却されたバスバーによって提供されている。パワーダイD1のソースは、パワーダイD2のドレインに対して、及び、インダクタL1の第1の端子に対して、接続されている。
パワーダイD2のソースは、負電源DC−に対して接続されており、負電源DC−は、例えば、液体冷却されたバスバーによって提供されている。
インダクタL1の第2の端子は、パワーモジュールの出力である。
図2は、本発明によるパワーモジュールを示す図であり、本発明によるパワーモジュールは、液体冷却されたバスバーによって冷却されている。
パワーモジュールは、複数のサブモジュールのアセンブリであり、例えば2つのサブモジュールのアセンブリであり、複数のサブモジュールは、複数のPCBといったような多層構造を有している。各サブモジュールは、例えばSiC MOSFET、IGBT等といったような少なくとも1つの埋込型半導体パワーダイを有している。以下においては、パワーモジュールアセンブリについて、図3及び図4A〜図4Fを参照して、より詳細に開示する。
パワーモジュールのパワーステージを形成している複数のパワーダイのごく近傍には、バスキャパシタとして複数のキャパシタが、埋設されており、これらのキャパシタは、パワーモジュールのサブモジュールを構成している多層構造内に埋設されている。これにより、バス電圧を平滑化することができる。
各キャパシタは、最上段のサブモジュールの最上層と、最下段のサブモジュールの最下層との間に接続されている。各キャパシタは、複数のサブモジュール同士の組立の後に、電気的に接続される。各キャパシタは、穿孔によって形成された鉛直方向孔内に配置され、半田付けによって接続される。
複数のパワーダイを有した部分は、液体冷却されたバスバーによって冷却することができ、そのようなバスバーは、2つのバー20a及び20bから構成される。バー20aは、パワーモジュールのダイに対して負のDC電力を供給するために使用され、バー20bは、パワーモジュールのダイに対して正のDC電力を供給するために使用される。
図2の例においては、各バー20a及び20bは、熱交換を増強させるよう5個のサブチャネルへと分岐されている1つのチャネルを有している。
バー20aのうちの、符号23aで示されたチャネルは、図2に示すように、バー20bのうちの、他方のチャネルとしてのチャネル23bに対して、接続されている。
多層構造の中には、符号25で示すような制御用集積回路、インダクタ、変圧器、センサ、追加的なキャパシタ、又は符号26で示すような抵抗器といったような追加的な素子を、更に埋設することができる。
また、多層構造内に埋設されるものとして、又は、多層構造の外表面上に取り付けられるものとして、半田付け等によって追加的な素子を付設することができ、これにより、パワーモジュールに対して追加的な機能又は補足的な機能を持たせることができる。多層構造のうちの、パワーダイよりも上方に位置する表面及びパワーダイよりも下方に位置する表面は、最終仕上げされた銅から又は最終仕上げされていない銅から、形成されている。これにより、複数のパワーモジュール同士のバス接続を可能とすることができる。
図3は、本発明によるパワーモジュールを製造する方法である。
パワーモジュールは、2つのサブモジュールから構成されており、2つのサブモジュールは、複数のPCBといったような多層構造を有している。図4A〜図4Fの様々なステップは、複数のサブモジュールの中の1つのサブモジュールの製造に関する様々なステージを示している。
ステップS30においては、ベース層が、例えばレーザーカットによってカットされ、これにより、パワーダイのサイズに応じたキャビティが形成される。その後、そのキャビティ内に、パワーダイが配置される。そのようにして形成されたベース層の一例が、図4Aに与えられている。
図4A〜図4Fは、本発明によるパワーモジュールの製造に関する様々なステージを示している。
図4Aは、ベース層400を示しており、このベース層400は、電気的に非伝導性の材料、なおかつ、熱伝導性の材料である。例えば、ベース層400は、FR4から形成されている。ベース層400は、例えばレーザーカットによってカットされ、これにより、パワーダイ401のサイズに見合ったキャビティが形成される。その後、パワーダイ401が、そのキャビティ内に配置される。ベース層は、銅のような金属等の少なくとも1つの大きな熱伝導層402によって隔離された2つ又はいくつかの層へと分割することができる。これにより、熱放散性を増強することができる。
ステップS31においては、ステップS30において形成されたベース層上に、絶縁層及び導電層が積層される。一例が図4Bに与えられている。
図4Bは、ベース層400及びパワーダイ401を示しており、ベース層400の上面上には、薄い絶縁層403が積層され、ベース層400の底面には、薄い絶縁層406が積層されている。また、例えば銅から形成された導電層404及び405が、それぞれ対応する薄い絶縁層403及び406上に積層されている。絶縁層及び導電層は、単一ステップでもって互いに積層される。
ここで、他のサブモジュールに対して同じ操作が行われることに注意されたい。
その後、ステップS32においては、レーザー穿孔及び金属化が行われ、これにより、パワーダイ401を、導電層に対して接続することができる。一例が図4Cに与えられている。
その後、レーザー穿孔及び金属化407、409及び410が行われることにより、パワーダイ401を導電層に対して接続することができる。導電層に対してのパワーダイのコンタクトは、複数のビア接続又は他の形状の接続を用いることによって、パワーダイの上面及び底面を完全に被覆することができ、又は、部分的に被覆することができる。
ステップS33においては、貫通ビアが機械的に穿孔され、更なる金属化が行われる。これにより、レイアウトに基づき、様々なスポットのところにおいて、様々な導電層同士を接続することができる。
ステップS34においては、例えば化学的なプロセス又は機械的なプロセスによって、導電層がエッチングされる。これにより、薄い導電層上において、例えば符号408で示すものといったような所望のレイアウトを得ることができる。
ステップS35において、導電層の数が所定数に達していないのであれば、プロセスは、ステップS31へと戻ることとなる。そうでなければ、プロセスは、ステップS36へと進むこととなる。
図4A〜図4Fは、2つだけの導電層が必要とされている例である。この例によれば、プロセスは、ステップS31へと戻り、ステップS31〜S34を一度だけ再度実行する。
両面上へと、追加的な薄い絶縁層及び追加的な厚い導電層が積層される。一例が図4Dに与えられている。
追加的な薄い絶縁層411及び412並びに追加的な厚い導電層413及び414は、ステップS34において得られたようなサブモジュールの両面上に積層される。
その後、レーザー穿孔及び金属化が行われる。これにより、薄い導電層と厚い導電層とを接続することができる。一例が図4Eに与えられている。
その後、レーザー穿孔415及び金属化416が行われる。これにより、薄い導電層404及び405と厚い導電層413及び414とを接続することができる。接続は、複数のビア接続によって、又は、金属化された銅製スクエアといったような他の形状のものによって、行うことができる。層413及び414上に所望のレイアウトを得るために導電層がエッチングされるとともに、複数のビアが形成される。一例が図4Fに与えられている。
貫通ビア417は、穿孔によって形成され、その後、金属化が行われる。また、基板機械加工又は穿孔を行うことにより、キャパシタ418及び磁性材料を配置することができる。
導電層413及び413が非常に厚いといういくつかの特定の場合には、それらの導電層を、積層前に予めエッチングし得ることに注意されたい。
ステップS36においては、機械加工及び穿孔が行われ、これにより、最終用途に適合した任意の機械的特徴物のための任意の所望の形状又は穿孔を、モジュール上において得ることができる。また、機械加工及び穿孔を行うことによって、キャパシタ、インダクタ等のための磁性材料といったような追加的な素子上へとその後に取り付けることができる。
その後、ステップS37においては、熱伝導性かつ導電性の材料を使用して、2つのサブモジュールを組み立て、これにより、多層構造を形成することができる。
ステップS38においては、外部素子の半田付け、取り付け、及び磁性材料の成型が行われる。
パワーモジュールのパワーステージを形成しているパワーダイのごく近傍には、複数のキャパシタが、バスキャパシタとして、パワーモジュールの2つのサブモジュール内に埋設され、これにより、バス電圧を平滑化することができる。
各キャパシタは、最上段のサブモジュールの最上層と、最下段のサブモジュールの最下層との間に接続される。各キャパシタは、サブモジュール同士の組立後に、電気的に接続される。各キャパシタは、鉛直方向孔内に配置され、半田付けによって接続される。
また、組み立てられたサブモジュール内に埋設されるものとして、又は、組み立てられたサブモジュールの外表面上に取り付けられるものとして、制御用集積回路、インダクタ、変圧器、センサ、磁性材料、追加的なキャパシタ、又は抵抗器といったような追加的な素子を、多層構造の表面上へと、半田付け等によって付設することができる。これにより、パワーモジュールに対して追加的な機能又は補足的な機能を持たせることができる。図5は、本発明によるパワーモジュールの様々な領域を示している。
本発明によるパワーモジュールは、複数の領域へと区分される。
符号50で示す領域においては、パワーダイのゲートドライバが配置されている。
符号51で示す領域においては、デカップリングキャパシタ又はバスキャパシタと、パワーダイと、が配置されており、符号53で示す領域においては、外部インダクタが配置されている。
当然のことながら、本発明の範囲を逸脱することなく、上述した本発明の実施形態に対して、多数の修正を行うことができる。

Claims (7)

  1. パワーモジュールの電気回路を構成するそれぞれの部品配置に応じた複数の領域へと区分されたパワーモジュールであって、
    前記パワーモジュールは、少なくとも1つのパワーダイを備え、
    前記少なくとも1つのパワーダイは、多層構造内に埋設され、
    前記多層構造は、少なくとも2つのサブモジュールを熱伝導性かつ導電性の材料を使用して組み立てることで形成され、
    各サブモジュールは、絶縁層及び導電層から形成され、
    前記パワーモジュールは、
    前記多層構造内に埋設された前記少なくとも1つのパワーダイに対しての電力供給をデカップリングするために前記多層構造内に埋設された少なくとも1つのキャパシタと、
    前記少なくとも1つのパワーダイに対しての少なくとも1つの駆動回路であって、前記多層構造の表面上に配置された又は前記多層構造内に完全に若しくは部分的に埋設された、少なくとも1つの駆動回路と、
    を更に備え、
    前記多層構造のうちの、前記少なくとも1つのパワーダイを収容している部分だけが、液体冷却されたバスバーによって冷却され、
    前記少なくとも1つのパワーダイに対して、前記液体冷却されたバスバーにより電力が供給され
    前記バスバーは、前記少なくとも1つのパワーダイに対して負のDC電力を供給するために使用される第1のバーと、前記少なくとも1つのパワーダイに対して正のDC電力を供給するために使用される第2のバーとで構成され、
    前記少なくとも1つのパワーダイを収容している前記部分は、前記第1のバーおよび前記第2のバーの両方により冷却される
    ことを特徴とする、パワーモジュール。
  2. 前記パワーモジュールは、前記多層構造内に埋設されたインダクタを更に備えている
    ことを特徴とする、請求項1に記載のパワーモジュール。
  3. 前記パワーモジュールは、前記多層構造の表面上に配置された又は前記多層構造内に完全に若しくは部分的に埋設された磁性材料を、更に備えている
    ことを特徴とする、請求項1又は2に記載のパワーモジュール。
  4. パワーモジュールの電気回路を構成するそれぞれの部品配置に応じた複数の領域へと区分されたパワーモジュールを製造する方法であって、
    前記パワーモジュールは、少なくとも1つのパワーダイを備え、
    前記方法は、
    各サブモジュールが絶縁層及び導電層から形成された複数のサブモジュールを準備するステップと、
    熱伝導性かつ導電性の材料を使用して前記サブモジュール同士を組み立てることによって、多層構造を形成するステップと、
    前記多層構造内に少なくとも1つのパワーダイを埋設するステップと、
    前記多層構造内に、前記少なくとも1つのパワーダイに対しての電力供給をデカップリングするための少なくとも1つのキャパシタを埋設するステップと、
    前記少なくとも1つのパワーダイに対しての少なくとも1つの駆動回路を、前記多層構造の表面上に取り付けるステップ、又は、前記多層構造内に完全に若しくは部分的に埋設するステップと、
    を含み、
    前記多層構造のうちの、前記少なくとも1つのパワーダイを収容している部分だけが、液体冷却されたバスバーによって冷却され、
    前記少なくとも1つのパワーダイに対して、前記液体冷却されたバスバーにより電力が供給され
    前記バスバーは、前記少なくとも1つのパワーダイに対して負のDC電力を供給するために使用される第1のバーと、前記少なくとも1つのパワーダイに対して正のDC電力を供給するために使用される第2のバーとで構成され、
    前記少なくとも1つのパワーダイを収容している前記部分は、前記第1のバーおよび前記第2のバーの両方により冷却される
    ことを特徴とする、方法。
  5. 各サブモジュールを、
    ベース層内に、パワーダイのサイズに応じた少なくとも1つのキャビティを形成するステップと、
    1つのキャビティ内に前記又は各パワーダイを配置するステップと、
    前記ベース層上に、絶縁層及び導電層を積層するステップと、
    穿孔及び金属化を行うことによって、前記少なくとも1つのパワーダイを、前記導電層に対して接続するステップと、
    前記導電層をエッチングすることによって、レイアウトを形成するステップと、
    前記ベース層の両面上へと、追加的な薄い絶縁層及び追加的な厚い導電層を少なくとも一度積層するステップと、
    穿孔及び金属化を行うことによって、前記導電層と前記厚い導電層とを接続するステップと、
    ビアを形成するステップと、
    を、この記載順に行うことによって準備する
    ことを特徴とする、請求項4に記載の方法。
  6. 前記サブモジュール同士を組み立てることで前記多層構造となったサブモジュール同士に形成された孔内に、前記少なくとも1つのキャパシタを配置する
    ことを特徴とする、請求項5に記載の方法。
  7. 前記サブモジュール同士を組み立てることで前記多層構造となったサブモジュールのうち、最上段のサブモジュールの最上層と、最下段のサブモジュールの最下層との間に、前記少なくとも1つのキャパシタを電気的に接続する
    ことを特徴とする、請求項5または6に記載の方法。
JP2018535902A 2016-05-24 2017-04-05 パワーモジュール及びパワーモジュールの製造方法 Active JP6742418B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
EP16171013.2A EP3249686A1 (en) 2016-05-24 2016-05-24 A power module
EP16171013.2 2016-05-24
PCT/JP2017/014885 WO2017203867A1 (en) 2016-05-24 2017-04-05 Power module and method for manufacturing power module

Publications (2)

Publication Number Publication Date
JP2019504496A JP2019504496A (ja) 2019-02-14
JP6742418B2 true JP6742418B2 (ja) 2020-08-19

Family

ID=56081287

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2018535902A Active JP6742418B2 (ja) 2016-05-24 2017-04-05 パワーモジュール及びパワーモジュールの製造方法

Country Status (5)

Country Link
US (1) US11152340B2 (ja)
EP (1) EP3249686A1 (ja)
JP (1) JP6742418B2 (ja)
CN (1) CN109155298B (ja)
WO (1) WO2017203867A1 (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP3555978A1 (en) * 2016-12-19 2019-10-23 ABB Schweiz AG Multi-phase layered busbar for conducting electric energy wherein the layers are glued together, method of manufactoring the same and switchboard cabinet including such a busbar
EP3761492B1 (en) * 2019-07-05 2023-01-04 Infineon Technologies AG Snubber circuit and power semiconductor module with snubber circuit
US11632860B2 (en) 2019-10-25 2023-04-18 Infineon Technologies Ag Power electronic assembly and method of producing thereof

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6305463B1 (en) * 1996-02-22 2001-10-23 Silicon Graphics, Inc. Air or liquid cooled computer module cold plate
JP3721717B2 (ja) * 1997-06-03 2005-11-30 株式会社明電舎 半導体素子の冷却構造
EP1148772B1 (en) * 2000-04-19 2009-12-23 Thermal Form & Function Inc. Cold plate utilizing fin with evaporating refrigerant
DE10108131A1 (de) * 2001-02-21 2002-09-05 Infineon Technologies Ag Halbleiterschaltung und Schaltnetzteil
DE10139707A1 (de) * 2001-08-11 2003-02-20 Philips Corp Intellectual Pty Leiterplatte
JP2004363568A (ja) * 2003-05-09 2004-12-24 Matsushita Electric Ind Co Ltd 回路素子内蔵モジュール
JP4292913B2 (ja) * 2003-08-06 2009-07-08 株式会社デンソー 半導体冷却ユニット
JP2006196853A (ja) 2004-12-13 2006-07-27 Daikin Ind Ltd ヒートポンプ装置
JP2006303290A (ja) * 2005-04-22 2006-11-02 Mitsubishi Electric Corp 半導体装置
JP4935220B2 (ja) 2006-07-21 2012-05-23 三菱マテリアル株式会社 パワーモジュール装置
US7916480B2 (en) * 2007-12-19 2011-03-29 GM Global Technology Operations LLC Busbar assembly with integrated cooling
JP5150246B2 (ja) * 2007-12-28 2013-02-20 株式会社フジクラ 多層プリント配線板及びその製造方法
KR101093719B1 (ko) * 2010-01-04 2011-12-19 (주)웨이브닉스이에스피 금속기판을 이용한 고출력 소자의 패키지 모듈 구조 및 그 제조방법
JP5218541B2 (ja) 2010-12-14 2013-06-26 株式会社デンソー スイッチングモジュール
JP5354083B2 (ja) 2011-11-07 2013-11-27 ダイキン工業株式会社 半導体装置
US9559047B2 (en) * 2012-10-18 2017-01-31 Infineon Technologies Austria Ag Passive component as thermal capacitance and heat sink
JP2014086535A (ja) * 2012-10-23 2014-05-12 Denso Corp 多層基板の放熱構造およびその製造方法
BR112016001796A2 (pt) * 2013-07-30 2017-08-01 Harman Becker Automotive Systems Gmbh módulo eletrônico
US10064287B2 (en) * 2014-11-05 2018-08-28 Infineon Technologies Austria Ag System and method of providing a semiconductor carrier and redistribution structure

Also Published As

Publication number Publication date
CN109155298B (zh) 2021-11-30
US20190123030A1 (en) 2019-04-25
CN109155298A (zh) 2019-01-04
JP2019504496A (ja) 2019-02-14
WO2017203867A1 (en) 2017-11-30
US11152340B2 (en) 2021-10-19
EP3249686A1 (en) 2017-11-29

Similar Documents

Publication Publication Date Title
CN105376936B (zh) 具有集成的功率电子电路系统和逻辑电路系统的模块
US10154593B2 (en) Electronic assembly group and method for producing the same
JP5570196B2 (ja) インダクタ内蔵部品
JP6742418B2 (ja) パワーモジュール及びパワーモジュールの製造方法
US9620448B1 (en) Power module
US11539291B2 (en) Method of manufacturing a power semiconductor system
CN112368830A (zh) 电力组件、功率模块、用于制造功率模块和电力组件的方法
CN110268520B (zh) 用于集成功率芯片以及形成散热器的汇流条的方法
US10985088B2 (en) System comprising at least one power module comprising at least one power die that is cooled by liquid cooled system
CN107180823B (zh) 具有金属模铸体的封装的功率半导体装置
US20220230982A1 (en) Pre-packaged chip, method of manufacturing a pre-packaged chip, semiconductor package and method of manufacturing a semiconductor package
US11515804B2 (en) Electrical power circuit for an electrical power converter
JP5890475B2 (ja) インダクタ内蔵部品
JP2020501381A (ja) 並行化が可能なパワーチップの集積方法、およびパワー電子モジュール
CN110383473B (zh) 配备有形成散热器的汇流条的电力电子电路及集成方法
EP2919572B1 (en) Modular power supply
US11153977B2 (en) Circuit carrier, package, and method for manufacturing a package
US20220148958A1 (en) Electrically power assembly with thick electrically conductive layers
JP2020502823A (ja) パワーチップを集積するための方法およびパワーエレクトロニクスモジュール

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180709

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180709

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190521

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190523

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190724

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191210

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20200217

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200630

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200728

R150 Certificate of patent or registration of utility model

Ref document number: 6742418

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250