JP2020502823A - パワーチップを集積するための方法およびパワーエレクトロニクスモジュール - Google Patents

パワーチップを集積するための方法およびパワーエレクトロニクスモジュール Download PDF

Info

Publication number
JP2020502823A
JP2020502823A JP2019551753A JP2019551753A JP2020502823A JP 2020502823 A JP2020502823 A JP 2020502823A JP 2019551753 A JP2019551753 A JP 2019551753A JP 2019551753 A JP2019551753 A JP 2019551753A JP 2020502823 A JP2020502823 A JP 2020502823A
Authority
JP
Japan
Prior art keywords
blanks
fabrication
during
electronic power
conductive
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2019551753A
Other languages
English (en)
Inventor
フリートバルト キエル，
フリートバルト キエル，
オリヴィエ ベルノー，
オリヴィエ ベルノー，
Original Assignee
アンスティテュ ヴェデコム
アンスティテュ ヴェデコム
エルヴィア ペーセーベー
エルヴィア ペーセーベー
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by アンスティテュ ヴェデコム, アンスティテュ ヴェデコム, エルヴィア ペーセーベー, エルヴィア ペーセーベー filed Critical アンスティテュ ヴェデコム
Publication of JP2020502823A publication Critical patent/JP2020502823A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/11—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/117—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3735—Laminates or multilayers, e.g. direct bond copper ceramic substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/46—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids
    • H01L23/473—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements involving the transfer of heat by flowing fluids by flowing liquids
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/02—Details
    • H05K1/03—Use of materials for the substrate
    • H05K1/05—Insulated conductive substrates, e.g. insulated metal substrate
    • H05K1/056—Insulated conductive substrates, e.g. insulated metal substrate the metal substrate being covered by an organic insulating layer
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4602—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated
    • H05K3/4608—Manufacturing multilayer circuits characterized by a special circuit board as base or central core whereon additional circuit layers are built or additional circuit boards are laminated comprising an electrically conductive base or core
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00—Apparatus or processes for manufacturing printed circuits
    • H05K3/46—Manufacturing multilayer circuits
    • H05K3/4697—Manufacturing multilayer circuits having cavities, e.g. for mounting components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10166—Transistor
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10174—Diode

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Manufacturing & Machinery (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Insulated Metal Substrates For Printed Circuits (AREA)

Abstract

方法は、１）第１および第２のブランク（ＥＢ１、ＥＢ２）を、ベースを形成する銅プレート（ＭＢ１、ＭＢ２）上に絶縁および導電性内部層（ＰＰ、ＣＰ、ＥＩ）を積層することにより製作するステップであって、少なくとも１つの電子チップ（ＭＴ、ＭＤ）が、ブランクの間にサンドイッチされ、前記ブランクは、それらのブランクの上部積層表面が、整合する断面形状を有するように製作される、製作するステップと、２）ブランクを、それらのブランクの整合する断面形状によって、積重し、嵌合させるステップと、３）ブランクをプレス嵌合させて、集積されたパワーエレクトロニクスデバイスに対する積層されたサブアセンブリを形成するステップとを備える。方法は、ＩＭＳタイプ技法を使用する。【選択図】図９

Description

本発明は、２０１６年１２月１２日に出願された、仏国出願１６６２３３３の優先権を主張するものであり、その出願の内容（本文、図面、および、特許請求の範囲）は、参照により本明細書に組み込まれている。
本発明は、一般的には、パワーエレクトロニクスの分野に関係する。より詳しくは、本発明は、電子パワーチップを集積するための方法に関係する。本発明は、さらには、上述の方法を実施することにより得られる電子パワーモジュールに関係する。
より低いＣＯ２排出を生成する再生可能エネルギー源への所望されるエネルギー移行は、パワーエレクトロニクスを、現在の技術的課題の核心に置く。パワーエレクトロニクスは、輸送、工場、照明、暖房、その他などの、ほとんどすべての活動部門において存在する。
例えば、輸送分野において、自動車産業は、車両電化を伴う現実の技術的変化につながっている、非常に拘束性のある排出基準にしたがっている。この大量生産産業において優勢である、主要な重量、容積、およびコスト制約に直面する車両電化は、パワーエレクトロニクスチップを集積するための方法においての技術的進歩を要する。
当技術分野の現状において、いわゆるＨＤＩ（高密度相互接続）技術が、典型的には、集積のレベルを増大し、パワーモジュールのサイズを低減するために使用される。一般的にはプリント回路ボード（ＰＣＢ）上で実施されるＨＤＩ技術は、特に、テープ、および、より薄いセラミック相互接続ケーブルを使用し、「マイクロビア」と呼ばれるマイクロホールを相互接続することにより、構成要素の空間的埋め込みの最適化を使用する。レーザ穿孔が、種々の溶接技法、例えば、蝋付け、遷移的液相（ＴＬＰ）溶接、または金属ナノ粒子粉末焼結と同じように使用される。
さらには、プリント回路ボードを積重して、３Ｄアーキテクチャを製作することが知られている。かくして、出願ＤＥ１０２０１４０１０３７３Ａ１は、重畳され、各々が電子構成要素を含む、第１および第２のプリント回路ボードを有する電子モジュールを提案している。焼結方法が、ボードを一体に結合するために使用される。さらにまた、米国出願第２０１６／１３３５５８Ａ１号は、２つのヒートシンクプレートの間に挟まれる中央プリント回路ボードを備えるパワーモジュールを説明している。電子構成要素は、中央ボード内に埋め込まれる。
ＨＤＩ技術は、大量生産にとって必要であるコスト低減、ならびに、集積およびコンパクト性の増大されるレベルに直面するときに、その技術の限界に遭遇する。さらに言えば、レーザ穿孔などの、使用される所定の技法は、製造プロセスの並列化を促進せず、コスト低減を妨げる。
得られ得る集積のレベルは、テープおよびマイクロビアとの相互接続により占有される空間により制限される。テープまたはケーブルとのこれらの相互接続は、より高いカットオフまたはスイッチング周波数において、お互いと対抗する漂遊インダクタンスを持ち込む。漂遊インダクタンスを低減することは、生成される熱を低減し、回路を潜在的に破壊的な過電圧から保護するために必要である。それでも、スイッチング周波数を増大することは、特にパワーコンバータにおいてのコンパクト性に対して好ましい。
電子パワーモジュールの集積およびコンパクト性の増大されるレベルは、構成要素に関する熱制約を強める。高性能の冷却が、能動構成要素の接合温度を臨界値より下に保ち、熱的平衡を達成し、パワーモジュールの信頼性を保証するために必要である。その最終目標に対して、パワーモジュールのアーキテクチャ、および、使用される技術は、放散されるエネルギーが、構成要素に可能な限り近くで取り出されることを可能としなければならない。
今日では、電子パワーモジュールの集積の増大されるレベルを可能とする、および、大量生産に適している、新しい技術を供することが望ましいと思われる。
第１の態様によれば、本発明は、集積された電子パワーデバイスに対して意図される積層されたサブアセンブリを製作するために、電子パワーチップを集積するための方法に関係する。本発明によれば、方法は、
− 第１および第２のブランクを製作することであって、ブランクの各々は、金属ベースを形成するプレート上に絶縁および導電性内部層を積層することにより作製され、少なくとも１つの電子チップは、第１および第２のブランクの一方または他方内に埋め込まれ、第１および第２のブランクは、それらのブランクの上部積層表面が、整合する断面形状（ｐｒｏｆｉｌｅ）を有するように作製される、製作することと、
− 第１および第２のブランクを、整合する断面形状を伴う、それらのブランクの上部表面によって、積重し、嵌合させることと、
− 第１および第２のブランクを、集積された電子パワーデバイスに対して意図される積層されたサブアセンブリを製作するためにプレス嵌合させることであって、組み立ては、樹脂重合による機械的結合の、ならびに、少なくとも１つの電子チップ、金属ベース形成プレート、および導電性内部層の間の電気的結合の完成まで圧力を維持することを備える、プレス嵌合させることと
を備える。
本発明の方法の１つの個別の特徴によれば、第１および第２のブランクの、絶縁および導電性内部層の積層は、銅金属ベース形成プレート上で行われる。
別の個別の特徴によれば、積層された絶縁および導電性内部層は、ＩＭＳタイプ技法を使用して形成される。
さらに別の個別の特徴によれば、金属ベース形成プレートは、機械的に、および／または、フォトリソグラフィにより断面形状設定される。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、ステージＢプリプレグ誘電性部分が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、ステージＢプリプレグシートから製作され、ブランクのそれぞれの場所内に埋め込まれる。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、導電性部分が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、銅のシートから作製され、ブランクのそれぞれの場所内に埋め込まれる。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、導電性部分が、真空プレスすることにより、および／または、真空積層炉を通って通過することにより、それらのブランクのそれぞれの場所内に積層される。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、誘電性および導電性部分が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、銅コーティングされた積層板から作製され、ブランクのそれぞれの場所内に埋め込まれ、真空プレスすることにより、および／または、真空積層炉内を通過することにより積層される。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、内部層の形成は、フォトリソグラフィによる接続パターンの精密な画定を組み込む。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、内部層の形成は、金属層の電着を含む。
さらに別の個別の特徴によれば、第１および第２のブランクの製作の間、内部層の形成は、少なくとも１つの電子チップに専用の場所を含む、決定された場所内の電気的相互接続材料の堆積を含み、堆積は、電気分解、および／もしくは、はんだペーストスクリーン印刷により、ならびに／または、はんだペースト分配器を使用して行われる。
別の個別の特徴によれば、第１および第２のブランクのプレス嵌合させることは、真空プレスすること、および／または、真空積層炉内の通過を含む。
別の態様によれば、本発明は、さらには、電子パワーモジュールの形式での集積された電子パワーデバイスであって、上記で簡潔に説明されたような方法を実行することにより作製される第１および第２の積層されたサブアセンブリと、第１および第２のサブアセンブリの間に配置構成される中央冷却液循環空間とを備え、第１および第２の積層されたサブアセンブリは、重畳され、一体に結合され、それぞれ、ブリッジアームを形成する第１および第２の電子パワースイッチを備える、集積された電子パワーデバイスに関係する。
１つの個別の特徴によれば、電子パワースイッチは、ＭＯＳＦＥＴまたはＩＧＢＴタイプトランジスタである。
本発明の他の特徴および利点は、添付される図面を参照して、本発明のいくつかの個別の実施形態の、下記の詳細な説明を読むことで、より明確になるであろう。
ＭＯＳＦＥＴトランジスタおよびＩＧＢＴトランジスタによる、トランジスタブリッジアームの線図を示す図である。 ＭＯＳＦＥＴトランジスタおよびＩＧＢＴトランジスタによる、トランジスタブリッジアームの線図を示す図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 本発明による電子チップを集積するための方法のステップを示す、単純化された断面視図である。 空冷式モジュールに対する、本発明によるパワーモジュールの第１の実施形態を示す、単純化された断面視図である。 液冷式モジュールに対する、本発明によるパワーモジュールの第２の実施形態を示す、単純化された断面視図である。
本発明による方法の１つの個別の実施形態を、これより、トランジスタスイッチングブリッジ、またはハーフブリッジ、アームの形式でのパワーモジュールを製作することの文脈で、下記で説明する。
パワーモジュールの２つの例が、図１ａおよび１ｂにおいて示される。これらのモジュールは、完全なスイッチングブリッジを形成するように関連付けられ得る、または、所望される電流を通過させるように並列に組み合わされ得る。
図１ａおよび１ｂにおいて示されるように、これらのパワーモジュールは、トランジスタスイッチングブリッジ、またはハーフブリッジ、アームにより形成される。ブリッジアームは、従来通り、ハイサイドトランジスタおよびローサイドトランジスタと、関連付けられるダイオードとを備える。図１ａは、ＭＯＳＦＥＴトランジスタＭＴＨＳおよびＭＴＬＳと、トランジスタとそれぞれ関連付けられるダイオードＭＤＨＳおよびＭＤＬＳとから編成される、第１のブリッジアームＢＭの線図を示す。図１ｂは、ＩＧＢＴトランジスタＩＴＨＳおよびＩＴＬＳと、それらのトランジスタの関連付けられるダイオードＩＤＨＳおよびＩＤＬＳとから編成される、第２のブリッジアームＢＩの線図を示す。
下記の説明において、製造されるパワーモジュールは、図１ａにおいて示されるような、すなわち、２つのＭＯＳＦＥＴトランジスタＭＴＨＳおよびＭＴＬＳと、トランジスタとそれぞれ関連付けられるダイオードＭＤＨＳおよびＭＤＬＳとを備える、ブリッジアームＢＭであると考えられる。一部の構成において、トランジスタと関連付けられるダイオードは、すでに、トランジスタのチップ内に集積されていることになり、そのことによって、それらのダイオードの埋め込みは、必要でないことになる。製造されるパワーモジュール、およびブリッジアームは、両方が、下記で同じ参照ＢＭを有するということが留意されることになる。さらには、この説明が、さらには、ＭＯＳＦＥＴトランジスタをＩＧＢＴトランジスタによって置換することにより、図１ｂのブリッジアームＢＩに適用されるということが留意されることになる。
一般的に、本発明は、よく知られ、マスターされている、および、本質的にはＩＭＳ（絶縁金属基板）技術から導出される、パワーエレクトロニクス製造技法を使用する。かくして、本発明の方法において、積層、フォトリソグラフィ、金属電着、ウェットエッチング、および他のものを備える、種々の製造技法の組み合わせを使用することが可能である。構成要素の溶接のために、遷移的液相（ＴＬＰ）溶接、金属ナノ粒子粉末焼結、または拡散溶接を使用することが可能である。穴あけポンチによって鍛造することが、さらには、絶縁物および銅の、膜またはシートから、製造されているモジュールのブランク内に取り付けられることになる要素を切り取るために使用されることになる。位置決めし、適位置に保持するための道具が、さらには、ブランク上の取り付け動作の間に使用されることになる。
さらには、図２から９を参照して、詳細な説明を、これより、本発明による電子パワーチップを集積するための方法において遂行される、種々の製造ステップについて提供することになる。これらのステップは、本発明によるパワーモジュール、および、一般的なサンドイッチアーキテクチャにおいて存在する、積層された内部層を製作することを可能にする。
図２は、パワーモジュールのサブアセンブリの、初期ステージにおいての、ブランクＥＢ１を示す。
図２の初期製造ステップにおいて、ステージＢプリプレグ誘電性部分ＰＰｂが、金属ベース形成プレートＭＢ１上に、それらの誘電性部分のそれぞれの場所ＭＰ内に堆積させられる。必要ならば、位置決め手段が、誘電性部分ＰＰｂの、それらの誘電性部分のそれぞれの場所ＭＰ内への置くことのために使用される。
ステージＢプリプレグ誘電性部分ＰＰｂは、ここでは典型的には、エポキシタイプ樹脂によってコーティングされ、部分的に重合させられた、織り合わされた繊維ガラス誘電体である。しかしながら、Ｔｅｆｌｏｎ（登録商標）またはポリイミドなどの他の誘電体が、特殊用途のために使用され得る。誘電性部分ＰＰｂは、ステージＢプリプレグのシートの、穴あけポンチによって鍛造することにより、または、ミリングカッタおよび／もしくはブレードによって切り取ることにより得られ得る。
金属ベースＭＢ１は、好ましくは、銅から作製される。図２において示されるように、金属ベースＭＢ１は、場所ＭＰを形成するように、前もって断面形状設定される。金属ベースＭＢ１の先行の断面形状は、典型的には、材料の機械的除去により、または、フォトリソグラフィにより得られる。
図３において示されるステップにおいて、誘電性部分ＰＰｂは、導電性銅部分ＣＰによって部分的に覆われる。位置決め手段が、必要ならば、導電性部分ＣＰを誘電性部分ＰＰｂ上に取り付けるために使用される。導電性部分ＣＰにより覆われないパートＮＣが、場所ＭＰの側壁に残される。
導電性部分ＣＰは、穴あけポンチによって鍛造することにより、または、ミリングカッタもしくはブレードによって切り取ることにより、銅シートから得られる。金属ベースＭＢ１上の部分ＰＰｂおよびＣＰの層の積層は、真空プレスすること、または、真空積層炉内を通過することにより得られる。誘電性部分ＰＰｂは、図３において、誘電性層ＰＰ内でのそれらの誘電性部分の重合させられた形式で示される。
変形例において、図３の積層されたブランクＥＢ１を、銅張積層板ＣＣＬから得ることが可能であるということが留意されることになる。誘電性層および銅クラッドにより形成される積層板部分は、積層板パネルから切り取られ、必要ならば、樹脂によって前もってコーティングされ得る、場所ＭＰ内に取り付けられる。金属ベースＭＢ１上の積層板部分の積層は、真空プレスすること、または、真空積層炉内を通過することにより得られる。
図４および５のステップは、高い精密度を伴う銅接続パターンを画定することを意図されるフォトリソグラフィ動作を示す。導電性部分ＣＰ１の幅の調整が、例としてこれらの図において示される。
図４において、フォトレジスト樹脂ＰＳが、ブランクＥＢ１の上部積層表面上にコーティングされる。ウェットエッチングによりエッチングされることになる表面パートが、次に、従来通り、スクリーン印刷マスク、および、紫外放射への露出を使用することにより、画定され、明確にされる。
図５において、ブランクＥＢ１は、銅のウェットエッチングに対して準備が整っている。金属部分ＣＰ１ａが除去され、接続パターンが、かくして、精密度を伴って作製される。
図６のステップは、ブランクＥＢ１の上部銅接続表面ＳＨを平坦化することを意図される金属電着である。
図６において示されるように、マスキングフォトレジスト樹脂ＰＳ１が、キャビティに充塞するように堆積させられる。金属電着が、次に行われ、上部接続表面ＳＨを平坦化する。電着させられる金属平坦化層は、用途に依存して、銅、スズ、または、別の適切な金属であり得る。マスキングフォトレジスト樹脂ＰＳ１は、次に、酸素プラズマ処理、ドライ剥離、または、溶剤による剥離などの知られている方法を使用して除去される。
図７のステップにおいて、ステージＢプリプレグ誘電性部分ＰＰｂ１が、ブランクＥＢ１の外面パート上に、必要ならばいくつかの層において、堆積させられる。このステップは、電気的相互接続材料の堆積、および、電子チップの埋め込みのために必要な、キャビティおよび電気的絶縁パートを構成することを可能にする。誘電性部分ＰＰｂ１は、図２の部分ＰＰｂと同様に得られ、埋め込まれる。
図７において示されるように、この例示的な実施形態において、場所Ｌ１およびＬ２は、それぞれ、トランジスタＭＴのチップ、および、ダイオードＭＤのチップを受け入れるために、このステップにおいて形状設定される。
場所Ｌ１は、電気的相互接続材料に対して意図されるキャビティＬ１０およびＬ１１を含む。キャビティＬ１０は、導電性部分ＣＰ２と、トランジスタＭＴのゲート電極（図１ａにおいてのＧＨＳまたはＧＬＳ）との間の電気的接触のために設けられる。キャビティＬ１１は、ベースプレートＭＢ１と、トランジスタＭＴのドレイン電極（図１ａにおいてのＤＨＳまたはＤＬＳ）との間の電気的接触のために設けられる。
場所Ｌ２は、電気的相互接続材料に対して意図されるキャビティＬ２０を含む。キャビティＬ２０は、ベースプレートＭＢ１と、ダイオードＭＤのカソード電極（図１ａ）との間の電気的接触のために設けられる。
図８のステップにおいて、構成要素ＭＴおよびＭＤのチップは、ブランクＥＢ１の場所Ｌ１およびＬ２内に置かれる。
図８において、ステージＢプリプレグ誘電性部分ＰＰｂ１は、完全に重合させられ、誘電性層ＰＰを形成するように示される。しかし、この製造ステップは、部分ＰＰｂ１がまだ十二分に重合させられない間に行われ得るということが留意されることになる。
図８において示されるように、電気的相互接続材料ＥＩ１は、場所Ｌ１のキャビティＬ１０、Ｌ１１、および、場所Ｌ２のキャビティＬ２０内に堆積させられる。電気的相互接続材料ＥＩ１の堆積は、電気分解、はんだペーストスクリーン印刷により、または、はんだペースト分配器を使用して使用され得る。
図９は、図２から８の製造ステップにより得られるブランクＥＢ１、および、整合するブランクＥＢ２の組み立てを示す。ブランクＥＢ２は、ブランクＥＢ１の製造ステップと同様の製造ステップによって作製される。ブランクＥＢ１およびＥＢ２は、好ましくは、異なる製造ライン上で並列に製造され、そのことが、製造時間の著しい減少を可能とするということが留意されることになる。
図９において示されるように、ブランクＥＢ２の上部積層表面断面形状は、ブランクＥＢ１の上部積層表面断面形状と整合および調和する。
ブランクＥＢ２は、ブランクＥＢ１の場所Ｌ１およびＬ２とそれぞれ整合する、場所Ｌ３およびＬ４を含む。場所Ｌ１およびＬ２の表面は、それぞれ、ブランクＥＢ２の金属ベース形成プレートＭＢ２への、トランジスタＭＴおよびダイオードＭＤチップの、ソース電極（図１ａにおいてのＳＨＳまたはＳＬＳ）およびアノード電極（図１ａ）の電気的接続のために、基板ＥＢ１の材料ＥＩ１と同一の電気的相互接続材料ＥＩ２によって覆われる。
ブランクＥＢ２は、ブランクＥＢ１の誘電性部分ＰＰ（ＰＰｂ１）と整合するように配置構成される、ステージＢプリプレグ誘電性部分ＰＰｂ２を備える。
図９において示されるように、ブランクＥＢ１およびＥＢ２は、互いに対してプレスされ、構成要素ＭＴおよびＭＤのチップを、それらのブランクの内部層内に取り込む。最終的な組み立て、および、積層されたサブアセンブリを得ることは、真空プレスすること、または、真空積層炉内を通過することにより行われる。誘電性部分の最終的な重合、および、電気的相互接続材料とのそれらの誘電性部分の結合は、この最終的な組み立ての間に遂行される。
図２から９を参照して上記で説明されたような、本発明による方法は、積層されたサンドイッチアーキテクチャを伴う、パワーサブアセンブリの、または、完全な電子パワーデバイスの製作を可能とする。ＨＤＩ技術などの、他の知られている技術と比較して、ここで提案される方法は、より短い製造時間、ならびに、ＩＭＳタイプの、証明された、および、コスト効果的な技法の使用により提供される、増大される性能、増大されるコンパクト性、およびコスト低減を同時的に可能とする。ビアまたはマイクロビアなしで作製される、サブアセンブリの内蔵コネクタ技術の最適化は、特に、漂遊インダクタンスの低減、および、より良好な集積を可能とする。近くにあり、電子構成要素の、いずれかの側で配置構成される、２つの銅プレート（ＭＢ１、ＭＢ２）を伴うサンドイッチアーキテクチャは、構成要素の、いずれかの側で存在する、高い熱伝導率を伴う多量の銅に起因して、放散される熱量の放出を大幅に促進する。
図１０および１１を参照して、これより、図１ａおよび１ｂにおいて示されるようなブリッジアームの形式での、パワーモジュールの第１および第２の実施形態ＥＭ１およびＥＭ２を説明する。
これらのパワーモジュールＥＭ１およびＥＭ２は、図２から９を参照して上記で説明されたサブアセンブリと同様に製造される、２つの積層されたサブアセンブリＢＢＨＳおよびＢＢＬＳを積重することにより形設される。
一般的に、本発明による積層されたサブアセンブリは、多かれ少なかれ複雑な集積された電子パワーデバイスを編成するために組み立てられ得る、要素的な構成要素であるということが留意されることになる。２つの積重された要素的な構成要素の組み立ては、典型的には、プレス嵌合させること、および、炉内を通過することにより行われる。２つの構成要素の間の機械的および電気的接続は、溶接により、もたらされることになる。
図１０において示されるモジュールＥＭ１は、空冷式実施形態である。いくつかのパワーモジュールＥＭ１の組み立てにより形成されるコンバータは、必要ならば、ヒートシンク手段を装備させられ得る。ヒートシンク手段は、銅パートＭＢ１、ＭＢ２と熱的に接触している、１つまたはいくつかの電気的に絶縁されるラジエータを備えることになる。本発明のアーキテクチャは、従来のラジエータによる、放散される熱の効果的な取り出しを可能とし、かくして、所定の数の用途において、相変化冷却デバイスなどの、よりコスト高の手段の使用を回避する。
図１０の構成要素ＢＢＬＳとＢＢＨＳとの間の接合面ＩＰにおいての機械的および電気的結合は、遷移的液相（ＴＬＰ）溶接、焼結により結合することにより、または、上記で指示された他の溶接技法により得られ得る。
図１０において示されるように、モジュールＥＭ１は、ここでは、モジュールの上部パート内に配置構成される、および、誘電性層ＤＬＨＳにより、構成要素ＢＢＨＳの銅パートＭＢ１から電気的に絶縁される、制御回路ＣＴＲＬを装備させられる。誘電性層ＤＬＬＳが、モジュールの下部パート内に配置構成され、構成要素ＢＢＬＳのこのパートの電気的絶縁をもたらす。回路ＣＴＲＬは、上記で説明された技法を使用して作製される、いくつかの積層された層を含む。能動および受動構成要素が、必要ならば、従来通り、蝋付けまたは導電性接着剤により、回路ＣＴＲＬの内部層の間に埋められ得るものであり、または、回路上の表面上に埋め込まれ得る。
図１１において示されるモジュールＥＭ２は、ハイパワー用途に適している液冷式実施形態である。
図１０のモジュールと同様の、構成要素ＢＢＬＳおよびＢＢＨＳ、モジュールの上部パート上に配置構成される制御回路ＣＴＲＬ、ならびに、誘電性層ＤＬＨＳおよびＤＬＨＳの他に、モジュールＥＭ２は、さらには、冷却液循環空間ＣＣを備える。加圧された誘電性冷却液が、例えば、熱媒液として使用され得る。空間ＣＣは、モジュールＥＭ２の中央パート内に、それぞれ、構成要素ＢＢＬＳおよびＢＢＨＳの、銅プレートＭＢ１およびＭＢ２と直接的に接触している様態で設けられる。
例えば、さらには、冷却液循環空間をモジュールの上部および下部パート内に備えるモジュールなどの、本発明によるパワーモジュールの他の実施形態が、当然ながら可能である。構成要素ＢＢＬＳおよびＢＢＨＳは、次いで、より多くの熱量を取り出すように、各々の構成要素ＢＢＨＳ、ＢＢＬＳの、いずれかの側で循環する冷却液により冷却される。
本発明は、例としてここで説明された特定の実施形態に制限されない。本発明の用途に依存して、当業者は、添付される特許請求の範囲の範囲内に該当する様々な変更および変形例をもたらすことができる。

Claims (14)

  1. 集積された電子パワーデバイス（ＥＭ１、ＥＭ２）に対して意図される積層されたサブアセンブリ（ＢＢＨＳ、ＢＢＬＳ）を製作するために、電子パワーチップ（ＭＴ、ＭＤ）を集積するための方法であって、
    − 第１および第２のブランク（ＥＢ１、ＥＢ２）を製作することであって、前記ブランク（ＥＢ１、ＥＢ２）の各々は、金属ベースを形成するプレート（ＭＢ１、ＭＢ２）上に絶縁および導電性内部層（ＰＰ、ＣＰ、ＥＩ）を積層することにより作製され、少なくとも１つの前記電子チップ（ＭＴ、ＭＤ）は、前記第１および第２のブランク（ＥＢ１、ＥＢ２）の一方または他方内に埋め込まれ、前記第１および第２のブランク（ＥＢ１、ＥＢ２）は、前記ブランクの上部積層表面が、整合する断面形状を有するように作製される、製作することと、
    − 前記第１および第２のブランク（ＥＢ１、ＥＢ２）を、整合する断面形状を伴う、前記ブランクの上部表面によって、積重し、嵌合させることと、
    − 前記第１および第２のブランク（ＥＢ１、ＥＢ２）を、前記集積された電子パワーデバイス（ＥＭ１、ＥＭ２）に対して意図される前記積層されたサブアセンブリ（ＢＢＨＳ、ＢＢＬＳ）を製作するためにプレス嵌合させることであって、前記組み立ては、樹脂重合（ＰＰ）による機械的結合の、ならびに、前記少なくとも１つの電子チップ、前記金属ベース形成プレート（ＭＢ１、ＭＢ２）、および前記導電性内部層（ＣＰ、ＥＩ）の間の電気的結合の完成まで圧力を維持することを備える、プレス嵌合させることと
    を備えることを特徴とする、方法。
  2. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の、前記絶縁および導電性内部層（ＰＰ、ＣＰ、ＥＩ）の前記積層は、銅金属ベース形成プレート（ＭＢ１、ＭＢ２）上で行われることを特徴とする、請求項１に記載の電子パワーチップを集積するための方法。
  3. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記積層された絶縁および導電性内部層（ＰＰ、ＣＰ、ＥＩ）は、ＩＭＳタイプ技法を使用して形成されることを特徴とする、請求項１または２に記載の方法。
  4. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記金属ベース形成プレート（ＭＢ１、ＭＢ２）は、機械的に、および／または、フォトリソグラフィにより断面形状設定されることを特徴とする、請求項１から３のいずれか一項に記載の方法。
  5. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、ステージＢプリプレグ誘電性部分（ＰＰｂ）が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、ステージＢプリプレグシートから製作され、前記ブランク（ＥＢ１、ＥＢ２）のそれぞれの場所（ＭＰ）内に埋め込まれることを特徴とする、請求項１から４のいずれか一項に記載の方法。
  6. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、導電性部分（ＣＰ）が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、銅のシートから作製され、前記ブランク（ＥＢ１、ＥＢ２）のそれぞれの場所（ＭＰ）内に埋め込まれることを特徴とする、請求項１から５のいずれか一項に記載の方法。
  7. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記導電性部分（ＣＰ）が、真空プレスすることにより、および／または、真空積層炉を通って通過することにより、前記ブランクのそれぞれの場所（ＭＰ）内に積層されることを特徴とする、請求項６に記載の方法。
  8. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、誘電性および導電性部分（ＰＰ、ＣＰ）が、穴あけポンチによって鍛造すること、ならびに／または、ミリングカッタおよび／もしくはブレードによって切り取ることにより、銅コーティングされた積層板（ＣＣＬ）から作製され、前記ブランク（ＥＢ１、ＥＢ２）のそれぞれの場所（ＭＰ）内に埋め込まれ、真空プレスすることにより、および／または、真空積層炉内を通過することにより積層されることを特徴とする、請求項１から７のいずれか一項に記載の方法。
  9. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記内部層の前記形成は、フォトリソグラフィによる接続パターン（ＣＰ、ＣＰ１、ＣＰ２）の精密な画定を組み込むことを特徴とする、請求項１から８のいずれか一項に記載の方法。
  10. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記内部層の前記形成は、金属層の電着を含むことを特徴とする、請求項１から９のいずれか一項に記載の方法。
  11. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記製作の間、前記内部層の前記形成は、前記少なくとも１つの電子チップ（ＭＴ、ＭＤ）に専用の場所を含む、決定された場所（Ｌ１０、Ｌ１１、Ｌ２０、Ｌ３、Ｌ４）内の電気的相互接続材料（ＥＩ）の堆積を含み、前記堆積は、電気分解、および／もしくは、はんだペーストスクリーン印刷により、ならびに／または、はんだペースト分配器を使用して行われることを特徴とする、請求項１から１０のいずれか一項に記載の方法。
  12. 前記第１および第２のブランク（ＥＢ１、ＥＢ２）の前記プレス嵌合させることは、真空プレスすること、および／または、前記真空積層炉内の通過を含むことを特徴とする、請求項１から１１のいずれか一項に記載の方法。
  13. 電子パワーモジュールの形式での集積された電子パワーデバイスであって、請求項１から１２のいずれか一項に記載の方法を実行することにより作製される第１および第２の積層されたサブアセンブリ（ＢＢＨＳ、ＢＢＬＳ）と、前記第１および第２のサブアセンブリ（ＢＢＨＳ、ＢＢＬＳ）の間に配置構成される中央冷却液循環空間（ＥＭ２、ＣＣ）とを備え、前記第１および第２の積層されたサブアセンブリ（ＢＢＨＳ、ＢＢＬＳ）は、重畳され、一体に結合され、それぞれ、ブリッジアームを形成する第１および第２の電子パワースイッチ（ＭＴＨＳ、ＭＴＬＳ；ＩＴＨＳ、ＩＴＬＳ）を備えることを特徴とする、集積された電子パワーデバイス。
  14. 前記電子パワースイッチは、ＭＯＳＦＥＴまたはＩＧＢＴタイプトランジスタであることを特徴とする、請求項１３に記載のデバイス。
JP2019551753A 2016-12-12 2017-12-05 パワーチップを集積するための方法およびパワーエレクトロニクスモジュール Pending JP2020502823A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
FR1662333A FR3060254B1 (fr) 2016-12-12 2016-12-12 Procede d'integration de puces de puissance et modules electroniques de puissance
FR1662333 2016-12-12
PCT/FR2017/053401 WO2018109317A1 (fr) 2016-12-12 2017-12-05 Procede d'integration de puces de puissance et modules electroniques de puissance

Publications (1)

Publication Number Publication Date
JP2020502823A true JP2020502823A (ja) 2020-01-23

Family

ID=58010045

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2019551753A Pending JP2020502823A (ja) 2016-12-12 2017-12-05 パワーチップを集積するための方法およびパワーエレクトロニクスモジュール

Country Status (6)

Country Link
US (1) US10950513B2 (ja)
EP (1) EP3552233A1 (ja)
JP (1) JP2020502823A (ja)
CN (1) CN110326105A (ja)
FR (1) FR3060254B1 (ja)
WO (1) WO2018109317A1 (ja)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000183474A (ja) * 1998-12-18 2000-06-30 Fuji Electric Co Ltd パワー半導体デバイス用金属絶縁基板およびその製造方法
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
KR20090124917A (ko) * 2008-05-30 2009-12-03 후지쯔 가부시끼가이샤 코어 기판 및 프린트 배선판
DE102014010373A1 (de) * 2014-07-12 2015-01-15 Daimler Ag Elektronisches Modul für ein Kraftfahrzeug
JP2015133420A (ja) * 2014-01-14 2015-07-23 トヨタ自動車株式会社 冷却器とその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7485489B2 (en) * 2002-06-19 2009-02-03 Bjoersell Sten Electronics circuit manufacture
JP2005158770A (ja) * 2003-11-20 2005-06-16 Matsushita Electric Ind Co Ltd 積層基板とその製造方法及び前記積層基板を用いたモジュールの製造方法とその製造装置
US20070187844A1 (en) * 2006-02-10 2007-08-16 Wintec Industries, Inc. Electronic assembly with detachable components
US7564128B2 (en) * 2007-11-08 2009-07-21 Delphi Technologies, Inc. Fully testable surface mount die package configured for two-sided cooling
US9153542B2 (en) * 2012-08-01 2015-10-06 Advanced Semiconductor Engineering, Inc. Semiconductor package having an antenna and manufacturing method thereof
AT514085B1 (de) * 2013-06-11 2014-10-15 Austria Tech & System Tech Leistungsmodul
EP2988328B1 (en) * 2014-08-19 2021-05-12 ABB Schweiz AG Power semiconductor module and method of manufacturing the same
WO2016165843A1 (en) * 2015-04-13 2016-10-20 Abb Technology Ag Power electronics module
FR3060255B1 (fr) * 2016-12-12 2019-07-19 Institut Vedecom Procede d’integration de puces de puissance parallelisable et modules electroniques de puissance

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6239980B1 (en) * 1998-08-31 2001-05-29 General Electric Company Multimodule interconnect structure and process
JP2000183474A (ja) * 1998-12-18 2000-06-30 Fuji Electric Co Ltd パワー半導体デバイス用金属絶縁基板およびその製造方法
KR20090124917A (ko) * 2008-05-30 2009-12-03 후지쯔 가부시끼가이샤 코어 기판 및 프린트 배선판
JP2015133420A (ja) * 2014-01-14 2015-07-23 トヨタ自動車株式会社 冷却器とその製造方法
DE102014010373A1 (de) * 2014-07-12 2015-01-15 Daimler Ag Elektronisches Modul für ein Kraftfahrzeug

Also Published As

Publication number Publication date
WO2018109317A1 (fr) 2018-06-21
US20190333833A1 (en) 2019-10-31
US10950513B2 (en) 2021-03-16
EP3552233A1 (fr) 2019-10-16
CN110326105A (zh) 2019-10-11
FR3060254A1 (fr) 2018-06-15
FR3060254B1 (fr) 2019-07-26

Similar Documents

Publication Publication Date Title
US20120012371A1 (en) Manufacturing method for circuit board, and circuit board
CN110268520B (zh) 用于集成功率芯片以及形成散热器的汇流条的方法
CN105491822B (zh) 多层印制电路板集成液冷通道制作方法
EP3454350B1 (en) Power semiconductor systems having inductor modules, and methods of manufacturing inductor modules and power semiconductor systems having inductor modules
JP6742418B2 (ja) パワーモジュール及びパワーモジュールの製造方法
US10734368B2 (en) Parallelisable method for integrating power chips and power electronics
KR20090094983A (ko) 메탈코어 패키지와 이를 포함하는 다층 인쇄회로기판 및 그제조방법
JP2020502823A (ja) パワーチップを集積するための方法およびパワーエレクトロニクスモジュール
US20210297003A1 (en) Electrical power circuit for an electrical power converter
US10818605B2 (en) Electronic power circuits comprising bus-bars forming heat sinks and integration method
JP2020502824A (ja) 電力スイッチングモジュール、電力スイッチングモジュールを一体化した変換器、および製造方法
WO2013021477A1 (ja) 回路基板の製造方法
JP2008198747A (ja) プリント基板及びプリント基板の製造方法
JP2007243079A (ja) 放熱型プリント配線板及びその製造方法
KR101205431B1 (ko) 구리 코어 구조의 방열 인쇄회로기판 제조방법
KR20130104243A (ko) 방열 인쇄회로기판의 제조방법
US20230337363A1 (en) Method for producing a printed circuit board, and printed circuit board having at least one embedded electronic component
KR101197102B1 (ko) 방열 회로기판 제조방법
CN115175475A (zh) 具有指定散热层的多层pcb制作方法和多层pcb
CN112967932A (zh) 一种板级GaN半桥功率器件及其制备方法
JP2005210007A (ja) 配線基板の導体パターン形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20201105

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20211012

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20211130

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20220621