JP6574369B2 - 表示装置 - Google Patents

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Description

本発明の実施形態は、表示装置に関する。
高精細な表示装置は、例えば、分割表示方式によって映像を表示する。この分割表示方式とは、表示領域を複数の分割表示領域に分割して、それぞれの分割表示領域を複数の信号線ドライバで個別的に同時に駆動する表示方法である。
特開２００７−２８６５２５号公報 特許第３１１０３３９号公報
分割駆動方式の表示装置は、それぞれの信号線ドライバ間で階調電圧の基準となる電圧に電位差が存在すると、分割表示領域間で輝度段差や表示ムラが生じる恐れがある。
そこで本実施形態の目的は、表示品位の改善が可能な表示装置を提供することにある。
本実施形態によれば、
表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、前記スレーブ信号線ドライバに侵入した往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備えている表示装置、が提供される。
図１は、表示装置の駆動システムの概要を示すブロック図である。 図２は、表示装置の等価回路を示す図である。 図３は、第１実施形態に係る４分割された表示領域を有する分割駆動方式の表示装置を示すブロック図である。 図４は、図３で図示した信号線ドライバの構成例を示す図である。 図５は、マスタ信号線ドライバを示すブロック図である。 図６は、第１信号線ドライバに備えられた階調電源の階調電圧の調整方法の一例を示す図である。 図７は、図５に図示した例とは異なる階調電圧の調整方法を示す図である。 図８は、階調電圧の変化を示したタイミングチャートである。 図９は、各々のスレーブ信号線ドライバの構造が図４で図示した構成例と異なる変形例を示す図である。 図１０は、マスタ信号線ドライバの配置が図４で図示した構成例と異なる変形例を示す図である。 図１１は、ドライバ間配線の構造が図３で図示した構成例と異なる変形例を示す図である。 図１２は、図１１に図示した表示装置の信号線ドライバを示す図である。 図１３は、ドライバ間配線の配置が図３で図示した構成例と異なる変形例を示す図である。 図１４は、ドライバ間配線の配置が図３で図示した構成例と異なる変形例を示す図である。 図１５は、各々の信号線ドライバの構造が図３で図示した構成例と異なる変形例を示す図である。 図１６は、図１５で図示した信号線ドライバの構造を示す図である。
以下、本実施形態について、図面を参照しながら説明する。なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。
図１は、表示装置の駆動システムの概要を示すブロック図である。
表示装置ＤＳＰは、プロセッサＰＲＯ、回路基板（ＰＣＢ）１００、走査線ドライバＧＤ、信号線ドライバＳＤ、及び表示パネルＰＮＬを備えている。プロセッサＰＲＯは制御モジュールＣＭ及び電源電圧供給モジュールＳＭを備えている。走査線ドライバＧＤは走査線ドライバ回路ＧＩＣを備えており、信号線ドライバＳＤは信号線ドライバ回路を備えている。表示パネルＰＮＬは、例えば、画像を表示する表示領域ＤＡに、マトリクス状に並んだ画素ＰＸを備えた、液晶表示パネルである。図示した例では、表示パネルＰＮＬは、画素ＰＸに、走査線Ｇ、信号線Ｄ、画素スイッチング素子ＰＳＷ、画素電極ＰＥ、液晶層ＬＱ、及び共通電極ＣＥ等を備えている。なお、図３で後述するように、表示装置ＤＳＰは、複数の信号線ドライバＳＤを備えている。また、表示装置ＤＳＰは、複数の走査線ドライバＧＤを備えていてもよい。
なお、表示パネルＰＮＬは、液晶表示パネルに限定されるものではなく、例えばMicro Electro Mechanical System（ＭＥＭＳ）シャッターによって各画素の輝度を制御する機械式表示パネル等であってもよく、例えばOrganic Light Emitting Diode（ＯＬＥＤ）を用いた自発光型の表示パネルであってもよい。なお、液晶表示パネルの表示モードも、特に限定されるものではなく、横電界を利用する表示モードであってもよく、縦電界を利用する表示モードであってもよい。
制御モジュールＣＭは、走査線ドライバＧＤ及び信号線ドライバＳＤへ入力信号ＳＩＮを供給する。入力信号ＳＩＮは、画像の表示データ、クロック信号、垂直同期信号、水平同期信号、又はディスプレイタイミング信号等を含んでいる。電源電圧供給モジュールＳＭは、走査線ドライバＧＤ及び信号線ドライバＳＤへ入力電圧ＶＩＮを供給する。走査線ドライバ回路ＧＩＣは、供給された入力信号ＳＩＮ及び入力電圧ＶＩＮを基に走査信号ＳＳを生成し、各画素ＰＸへ供給する。信号線ドライバ回路ＳＩＣも、同様にデータ信号ＤＳを生成し、各画素ＰＸへ供給する。
図２は、表示装置の等価回路を示す図である。図示した例において、表示装置ＤＳＰは、液晶表示装置である。なお、図中の第１方向Ｘは、第２方向Ｙと交差する方向である。
信号線ドライバＳＤは、第１方向Ｘに延在し第２方向Ｙに並んで配置されたｉ本の信号線Ｄ（Ｄ１〜Ｄｉ）に接続している。走査線ドライバＧＤは、第２方向Ｙに延在し第１方向Ｘに並んで配置されたｊ本の走査線Ｇ（Ｇ１〜Ｇｊ）に接続している。信号線Ｄ及び走査線Ｇは、互いに交差する位置で画素スイッチング素子ＰＳＷに接続している。画素電極ＰＥは、画素スイッチング素子ＰＳＷに接続し、共通電極ＣＥとの間に液晶容量ＣＬＱを形成している。また、画素電極ＰＥと共通電極ＣＥとの間には、保持容量ＣＳＴも形成されている。全ての共通電極ＣＥは、互いに電気的に接続し、共通電位ＶＣＯＭが供給されている。
走査線ドライバＧＤは、第１走査線Ｇ１から第ｊ走査線Ｇｊまで順次選択し、１水平走査時間の間、各々の走査線Ｇへ走査電圧を供給する。正又は負のバイアス電圧である走査電圧は、第１走査線Ｇ１に接続された画素スイッチング素子ＰＳＷへ供給され、画素スイッチング素子ＰＳＷを介した信号線Ｄと画素電極ＰＥとの電気的接続（オン状態−オフ状態）を制御する。信号線ドライバＳＤは、第１走査線Ｇ１の水平走査時間中、第１走査線Ｇ１に接続した画素スイッチング素子ＰＳＷへ信号線Ｄを介してデータ信号を供給する。この画素スイッチング素子ＰＳＷがオン状態の場合、階調信号であるデータ信号が、対応する画素スイッチング素子ＰＳＷを介して画素電極ＰＥへ書き込まれ、液晶容量ＣＬＱ及び保持容量ＣＳＴによって保持される。同様に、信号線ドライバＳＤは、第２走査線Ｇ２〜第ｊ走査線Ｇｊのそれぞれの水平走査時間中に、対応する画素電極ＰＥへデータ信号を書き込む。このようにして形成された共通電極ＣＥと画素電極ＰＥとの電位差が、液晶層ＬＱ中の液晶分子の配向を制御する。
ところで、表示装置ＤＳＰが複数の信号線ドライバＳＤを備えている場合、各々の信号線ドライバＳＤの階調電源に供給されるアナログ電圧の差異によって、各々の信号線ドライバＳＤで生成されるデータ信号の電位レベルに誤差が生じる恐れがある。このような場合、データ信号の電位誤差に応じた容量誤差が各液晶容量ＣＬＱに生じ、表示装置ＤＳＰの表示ムラとなる恐れがある。そこで、本発明者らは、表示ムラを抑制することができる表示装置ＤＳＰとして、以下の実施形態を見出した。この実施形態について、図３乃至図８を用いて説明する。
図３は、第１実施形態に係る４分割された表示領域を有する分割駆動方式の表示装置を示すブロック図である。
表示パネルＰＮＬは、表示領域ＤＡに、第１分割表示領域ＤＡ１、第２分割表示領域ＤＡ２、第３分割表示領域ＤＡ３、及び第４分割表示領域ＤＡ４を有している。図示した例では、表示領域ＤＡは矩形形状であり、各分割表示領域も矩形形状である。第１分割表示領域ＤＡ１は、第３分割表示領域ＤＡ３の対角に位置し、第２分割表示領域ＤＡ２は、第４分割表示領域ＤＡ４の対角に位置している。第１分割表示領域ＤＡ１及び第４分割表示領域ＤＡ４は、共に第２分割表示領域ＤＡ２及び第３分割表示領域ＤＡ３に隣接している。第１分割表示領域ＤＡ１乃至第４分割表示領域ＤＡ４は、例えば、協働して１つの画像を表示する。
信号線ドライバＳＤは、第１信号線ドライバ１０、第２信号線ドライバ２０、第３信号線ドライバ３０、及び第４信号線ドライバ４０を備えている。走査線ドライバＧＤは、第１走査線ドライバ１、及び第２走査線ドライバ２を備えている。第１信号線ドライバ１０乃至第４信号線ドライバ４０は、それぞれ第１信号線ドライバ回路ＳＩＣ１乃至第４信号線ドライバ回路ＳＩＣ４を備えている。第１走査線ドライバ１及び第２走査線ドライバ２は、第１走査線ドライバ回路ＧＩＣ１及び第２走査線ドライバ回路ＧＩＣ２を備えている。第１信号線ドライバ１０は、第１分割表示領域ＤＡ１近傍の非表示領域ＮＤＡに接続されている。第２信号線ドライバ２０乃至第４信号線ドライバ４０も同様に、第２分割表示領域ＤＡ２乃至第４分割表示領域ＤＡ４近傍の非表示領域ＮＤＡに接続されている。第１走査線ドライバ１は、第１分割表示領域ＤＡ１及び第４分割表示領域ＤＡ４近傍の非表示領域ＮＤＡに接続され、第２走査線ドライバ２は、第２分割表示領域ＤＡ２及び第３分割表示領域ＤＡ３近傍の非表示領域ＮＤＡに接続されている。
例えば、第１分割表示領域ＤＡ１及び第４分割表示領域ＤＡ４は、第１走査線ドライバ１、第１信号線ドライバ１０、及び第４信号線ドライバ４０によって駆動される。例えば、第１分割表示領域ＤＡ１及び第４分割表示領域ＤＡ４で第２方向Ｙに並んだ画素Ｒ、Ｇ、及びＢは、第１走査線ドライバ１から走査電圧を供給される。また、第２方向Ｙに並んだ画素Ｒ、Ｇ、及びＢは、交互に第１信号線ドライバ１０または第４信号線ドライバ４０からデータ信号を供給される。このとき、第２分割表示領域ＤＡ２及び第３分割表示領域ＤＡ３は、第２走査線ドライバ２、第１信号線ドライバ２０、及び第３信号線ドライバ３０によって駆動される。なお、それぞれの分割表示領域ＤＡ１乃至ＤＡ４は、互いに異なる信号線ドライバ１０乃至４０で駆動されていてもよい。すなわち、第１分割表示領域ＤＡ１は第１信号線ドライバ１０によって駆動され、第２分割表示領域ＤＡ２は第２信号線ドライバ２０によって駆動され、第３分割表示領域ＤＡ３は第３信号線ドライバ３０によって駆動され、第４分割表示領域ＤＡ４は第４信号線ドライバ４０によって駆動されてもよい。以上の様に、各々の信号線ドライバは、それぞれ少なくとも１つの分割表示領域を駆動する。
なお、分割表示領域及び信号線ドライバの数は、複数であれば特に限定されるものではなく、それぞれ５つ以上であってもよく、３つ以下であってもよい。
図４は、図３で図示した信号線ドライバの構成例を示す図である。
図４に図示した例において、第１信号線ドライバ１０はマスタ信号線ドライバ（ｍ−ＳＤ）に相当する。また、第２信号線ドライバ２０乃至第４信号線ドライバ４０は、第１スレーブ信号線ドライバ（ｓ１−ＳＤ）乃至第３スレーブ信号線ドライバ（ｓ３−ＳＤ）に相当する。
信号線ドライバＳＤは、往路９１及び復路９２を備えている。往路９１は、マスタ信号線ドライバ１０から第３スレーブ信号線ドライバ４０に亘って形成されている。図示した例では、往路９１は、マスタ信号線ドライバ１０から、第１スレーブ信号線ドライバ２０乃至第３スレーブ信号線ドライバ４０へ、直流電圧Ｖｄｃを出力する１系統の電気配線である。復路９２は、第３スレーブ信号線ドライバ４０からマスタ信号線ドライバ１０に亘って形成されている。図示した例では、復路９２は、第３スレーブ信号線ドライバ４０において往路９１と電気的に接続し、往路９１と連続している１系統の電気配線である。復路９２は、第３スレーブ信号線ドライバ４０からマスタ信号線ドライバ１０へ、直流電圧Ｖｄｃを戻す。すなわち、マスタ信号線ドライバ１０から出力された直流電圧Ｖｄｃは、全てのスレーブ信号線ドライバを経由してマスタ信号線ドライバ１０へ戻される。
信号線ドライバＳＤは、ドライバ間配線５０、６０、及び７０を備えている。ドライバ間配線５０は、マスタ信号線ドライバ１０と第１スレーブ信号線ドライバ２０との間に配置されている。ドライバ間配線６０は、第１スレーブ信号線ドライバ２０と第２スレーブ信号線ドライバ３０との間に配置されている。ドライバ間配線７０は、第２スレーブ信号線ドライバ３０と第３スレーブ信号線ドライバ４０との間に配置されている。ドライバ間配線５０乃至７０は、例えば、Flexible Flat Cable（ＦＦＣ）である。図３に図示した例では、ドライバ間配線６０は、表示パネルＰＮＬの表示領域ＤＡを基準にして、第２走査線ドライバ２の外側に配置されている。各々の信号線ドライバとドライバ間配線とは、交互に電気的に接続されている。ドライバ間配線５０乃至７０は、電気的な接続部材であり、往路９１及び復路９２を構成している。
マスタ信号線ドライバ１０から出力された往路９１の直流電圧Ｖｄｃは、ドライバ間配線５０を導通して第１スレーブ信号線ドライバ２０へ供給され、さらにドライバ間配線６０を導通して第２スレーブ信号線ドライバ３０へ供給され、さらにドライバ間配線７０を導通して第３スレーブ信号線ドライバ４０へ供給される。すなわち、往路９１の直流電圧Ｖｄｃは、ドライバ間配線５０を導通して全てのスレーブ信号線ドライバ２０、３０、及び４０へ供給される。第３スレーブ信号線ドライバ４０から出力された復路９２の直流電圧Ｖｄｃは、ドライバ間配線７０、第２スレーブ信号線ドライバ３０、ドライバ間配線６０、第１スレーブ信号線ドライバ２０、及びドライバ間配線５０をこの順に導通して、マスタ信号線ドライバ１０へと戻される。ドライバ間配線５０の長さは、ドライバ間配線７０の長さと等しく、ドライバ間配線６０の長さより短いものとする。なお、それぞれのドライバ間配線５０乃至７０において、往路９１の長さは、復路９２の長さと等しいものとする。
往路９１及び復路９２における直流電圧Ｖｄｃの電位は、ドライバ間配線５０を導通する際に、配線抵抗による電圧降下ＶＦ１（ＶＦ１ｆ、ＶＦ１ｒ）によって低下する。ドライバ間配線６０を導通する際も、配線抵抗による電圧降下ＶＦ２（ＶＦ２ｆ、ＶＦ２ｒ）によって低下する。ドライバ間配線７０を導通する際も、配線抵抗による電圧降下ＶＦ３（ＶＦ３ｆ、ＶＦ３ｒ）によって低下する。
電圧降下の値は、電流値と抵抗値の積で求められる。往路９１において、各々のスレーブ信号線ドライバ２０乃至４０で電流が消費されるため、ドライバ間配線５０、６０、及び７０を流れる電流値は、互いに異なっている。また、復路９２において、第２スレーブ信号線ドライバ２０及び第３スレーブ信号線ドライバ３０で電流が消費されないため、ドライバ間配線５０、６０、及び７０を流れる電流値は、ほぼ等しい。なお、各々の信号線ドライバ１０乃至４０の消費電流は、ほぼ等しいものとする。ドライバ間配線５０の抵抗値は、ドライバ間配線７０の抵抗値と等しく、ドライバ間配線６０の抵抗値より小さい。従って、それぞれのドライバ間配線６０、７０、及び８０の配線抵抗の値または比率、及びそれぞれの信号線ドライバ１０乃至４０の消費電流が判明していれば、往路９１の電圧降下ＶＦ１ｆ乃至ＶＦ３ｆ及び復路９２の電圧降下ＶＦ１ｒ乃至ＶＦ３ｒの値の比率が判明する。すなわち、往路９１の電圧降下ＶＦ１ｆ乃至ＶＦ３ｆの値は、直流電圧Ｖｄｃの差圧から算出することができる。
マスタ信号線ドライバ１０は、直流電圧生成回路（ＤＣ／ＤＣ）１２、階調電源（ＧＶＧ）１１、電圧比較器（ＣＯＭＰ）１３、及びホスト回路（ＨＯＳＴ）１４を備えている。第１スレーブ信号線ドライバ２０は階調電源２１を備え、第２スレーブ信号線ドライバ３０は階調電源３１を備え、第３スレーブ信号線ドライバ４０は階調電源４１を備えている。直流電圧生成回路１２は、往路９１へ電気的に接続されている。直流電圧生成回路１２は、直流電圧Ｖｄｃを生成して往路９１へ出力する。往路９１の直流電圧Ｖｄｃは、マスタ信号線ドライバ１０において階調電源１１へアナログ電圧Ｖａ１を分岐させ、第１スレーブ信号線ドライバ２０乃至第３スレーブ信号線ドライバ４０において階調電源２１乃至階調電源４１へアナログ電圧Ｖａ２乃至アナログ電圧Ｖａ４を分岐させる。往路９１の電圧降下ＶＦ１ｆ乃至ＶＦ３ｆの影響によって、直流電圧Ｖｄｃの電位は、それぞれの信号線ドライバ１０乃至４０において異なっている。従って、アナログ電圧Ｖａ１乃至Ｖａ４の電位は、それぞれ異なっている。
電圧比較器１３は、往路９１から入力される直流電圧Ｖｄｃと、復路９２から入力される直流電圧Ｖｄｃとの電位差を比較する。ホスト回路１４は、電圧比較器１３から入力される直流電圧Ｖｄｃの比較結果を基に、各スレーブ信号線ドライバ２０乃至４０における往路９１の直流電圧Ｖｄｃの電位を算出する。すなわち、ホスト回路１４は、アナログ電圧Ｖａ１乃至Ｖａ４のそれぞれの電位を算出する。ホスト回路１４は、アナログ電圧Ｖａ１乃至Ｖａ４のそれぞれの電位に基づいて、各信号線ドライバ１０乃至４０で生成される階調電圧Ｖｇ１乃至Ｖｇ４が等しくなるように制御する電圧制御信号Ｓｃ１、Ｓｃ２、Ｓｃ３、及びＳｃ４を生成する。次に、ホスト回路１４は、バスライン９３を介して、電圧制御信号Ｓｃ１乃至Ｓｃ４を対応する階調電源１１乃至４１へ送信する。なお、バスライン９３は、例えば、シリアルデータの通信路（Ｉ２Ｃ）であり、マスタ信号線ドライバ１０から第３スレーブ信号線ドライバ４０に亘って形成されている。このとき、マスタ信号線ドライバ１０、及び各スレーブ信号線ドライバ２０乃至４０は、それぞれアドレスが割り振られている。これにより、各信号線ドライバに対応したアドレスデータと、それぞれのアドレスデータに対応した電圧制御信号が、一連のシリアルデータとして、バスライン９３へ出力される。
マスタ信号線ドライバ１０において、階調電源１１は、入力されたアナログ電圧Ｖａ１及び電圧制御信号Ｓｃ１を基に、階調電圧Ｖｇ１を出力する。第１スレーブ信号線ドライバ２０において、階調電源２１は、入力されたアナログ電圧Ｖａ２及び電圧制御信号Ｓｃ２を基に、階調電圧Ｖｇ２を出力する。第２スレーブ信号線ドライバ３０において、階調電源３１は、入力されたアナログ電圧Ｖａ３及び電圧制御信号Ｓｃ３を基に、階調電圧Ｖｇ３を出力する。第３スレーブ信号線ドライバ４０において、階調電源４１は、入力されたアナログ電圧Ｖａ４及び電圧制御信号Ｓｃ４を基に、階調電圧Ｖｇ４を出力する。
以上の様に、表示装置ＤＳＰは、表示パネルＰＮＬの表示領域ＤＡの画面を複数の分割表示領域ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４に分割して駆動する複数の信号線ドライバ１０、２０、３０、４０を有し、前記複数の信号線ドライバ１０、２０、３０、４０がマスタ信号線ドライバ１０と少なくとも１つのスレーブ信号線ドライバ２０、３０、４０とを含み、前記マスタ信号線ドライバ１０と前記少なくとも１つのスレーブ信号線ドライバ２０、３０、４０のそれぞれが少なくとも１つの前記分割表示領域ＤＡ１、ＤＡ２、ＤＡ３、ＤＡ４を駆動する表示装置であって、前記マスタ信号線ドライバ１０から前記スレーブ信号線ドライバ２０、３０、４０へ直流電圧Ｖｄｃを出力する往路９１と、前記スレーブ信号線ドライバ２０、３０、４０に侵入した往路９１と電気的に接続して連続しており前記マスタ信号線ドライバ１０へ前記直流電圧Ｖｄｃを戻す復路９２と、を備えている。
表示装置ＤＳＰは、さらに、前記マスタ信号線ドライバ１０に配置され前記直流電圧Ｖｄｃを生成する直流電圧生成回路１２と、前記複数の信号線ドライバ１０、２０、３０、４０にそれぞれ配置され、前記往路９１の前記直流電圧Ｖｄｃから分岐されるアナログ電圧Ｖａ１、Ｖａ２、Ｖａ３、Ｖａ４を用いて階調電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、Ｖｇ４を生成する複数の階調電源１１、２１、３１、４１と、を備えている。
また、前記マスタ信号線ドライバ１０は、前記復路９２を介して戻ってきた前記直流電圧Ｖｄｃと前記往路９１に出力した前記直流電圧Ｖｄｃとを比較する電圧比較器１３と、前記電圧比較器１３の比較結果に基づき前記スレーブ信号線ドライバ２０、３０、４０における前記直流電圧Ｖｄｃを算出するホスト回路１４と、を備えている。
なお、表示装置ＤＳＰにおいて、前記マスタ信号線ドライバ１０と前記マスタ信号線ドライバ１０に隣接する前記スレーブ信号線ドライバ２０との間に前記往路９１及び前記復路９２を構成する電気的な接続部材としてドライバ間配線５０が配置されている。前記直流電圧Ｖｄｃは、前記ドライバ間配線５０を導通して全ての前記スレーブ信号線ドライバ２０、３０、４０へ供給され、前記ドライバ間配線５０を導通して前記マスタ信号線ドライバ１０へ戻る。
次に、マスタ信号線ドライバ１０における電圧や信号の動作について説明する。
図５は、マスタ信号線ドライバを示すブロック図である。
入力電圧ＶＩＮは、コネクタ１０１を介してマスタ信号線ドライバ１０に入力され、直流電圧生成回路１２に供給される。直流電圧生成回路１２は、直流である入力電圧ＶＩＮを、異なる電圧の直流電流に変換する変換回路であり、例えば、ロジック電源１１１、パネル電源１１３、及びドライバ電源１１５を備えている。
ロジック電源１１１は、マスタ信号線ドライバ１０のロジック回路に電圧を供給する電源であり、例えばタイミングコントローラ（Ｔ−ＣＯＮ）１４（このタイミングコントローラは先のホスト回路１４に相当する）へ入力されるロジック電圧ＶＬ１を生成する。パネル電源１１３は、表示パネルＰＮＬに供給される電圧を生成する電源であり、例えば、走査線制御電圧ＶＧＨ及びＶＧＬ、共通電位ＶＣＯＭなどを出力する。ドライバ電源１１５は、直流電圧Ｖｄｃを生成する。
外部から供給される映像データの例えば同期信号である入力信号ＳＩＮは、コネクタ１０２を介してマスタ信号線ドライバ１０に入力され、タイミングコントローラ１４へ供給される。なおタイミングコントローラ１４は、アプリケーションにより処理機能を切り替え可能なコンピュータ或いは中央演算処理装置（ＣＰＵ）などが用いられてもよい。タイミングコントローラ１４は、各種の制御信号の出力タイミングを制御するためのパルス信号を生成するロジック回路である。タイミングコントローラ１４は、例えば、互いに同期した走査線制御信号Ｓｇｃ及び信号線制御信号Ｓｓｃを出力する。走査線制御信号Ｓｇｃは、コネクタ１０７を介して走査線ドライバＧＤへ供給され、図２で説明した走査電圧の出力タイミングを制御する。信号線制御信号Ｓｓｃは、コネクタ１０３乃至１０６を介して第１信号線ドライバ回路ＳＩＣ１へ供給され、図２で説明したデータ信号の出力タイミングを制御する。
なお、タイミングコントローラ１４は、電圧比較器１３から比較結果Ｓｄ１を入力され、階調電源１１へ電圧制御信号Ｓｃ１を出力する。すなわち、タイミングコントローラ１４は、ホスト回路に相当する。従って、信号線ドライバ１０は、ホスト回路を配置するための回路ブロックを用意しなくともよい。これは、信号線ドライバ１０の大型化や回路の複雑化を抑制することができることを意味している。タイミングコントローラ１４は、起動時に、書き換え可能なメモリ（ＥＥＰＲＯＭ）１２０に格納された動作パラメータを読み込んで、動作を開始する。
なお、ドライバ間配線５０は、コネクタ１０８を介してマスタ信号線ドライバ１０へ電気的に接続しているので、直流電圧Ｖｄｃ、及び電圧制御信号Ｓｃ２乃至Ｓｃ４は、コネクタ１０８を介してドライバ間配線５０へ出力される。
次に、階調電源の動作について説明する。
図６は、第１信号線ドライバに備えられた階調電源の階調電圧の調整方法の一例を示す図である。
階調電源１１は、ディジタルアナログ変換回路３と、バッファアンプ４と、を備えている。バッファアンプ４は、出力電圧の階調数に対応する数の、電圧フォロアとして機能する演算増幅器（オペアンプ）を備えている。ディジタルアナログ変換回路３は、アナログ電圧Ｖａ１を基準に、ｎ階調の階調電圧Ｖｇ１を出力する。このとき、アナログ電圧Ｖａ１とは別系統で入力される電圧制御信号Ｓｃ１を基に、ディジタルアナログ変換回路３は、階調電圧Ｖｇ１の各階調電位Ｖ１乃至Ｖｎを調整する。例えば、電圧制御信号Ｓｃ１は、ロジック信号であり、ディジタルアナログ変換回路３内でロジック処理により各階調電位Ｖ１乃至Ｖｎを調整する。なお、各階調電位Ｖ１乃至Ｖｎは、バッファアンプ４のオペアンプでバッファされて出力される。
図７は、図５に図示した例とは異なる階調電圧の調整方法を示す図である。
階調電源１１は、アナログバッファ５を備えている点で、図６に図示した階調電源１１と相違している。
アナログバッファ５には、アナログ電圧Ｖａ１及び電圧制御信号Ｓｃ１が入力される。アナログバッファ５は、電圧増幅回路であり、電圧制御信号Ｓｃ１に応じてフィードバックループの抵抗を可変とすることで、アナログ電圧Ｖａ１を調整し、異なる電圧のアナログ電圧として出力する。図示した例では、アナログバッファ５は、アナログ電圧Ｖａ４をディジタルアナログ変換回路３へ入力する。
以上の様に、図６に図示した階調電源１１において、アナログ電圧Ｖａ１は、調整されずに直接にディジタルアナログ変換回路３へ入力されて、ディジタルアナログ変換回路３から出力される階調電圧Ｖｇ１が調整される。対して、図７に図示した階調電源１１において、アナログ電圧Ｖａ１は、ディジタルアナログ変換回路３へ入力される前にアナログバッファ５で調整され、階調電圧Ｖｇ１の基準となる。階調電源１１は、図６に図示した調整方法でも図７に図示した調整方法でもよい。また、階調電源１１は、電圧制御信号Ｓｃ１で階調電圧Ｖｇ１が調整できれば特に限定されるものではなく、その他の図示しない調整方法であってもよい。また、他の信号線ドライバ２０乃至４０に備えられた階調電源２１乃至４１も、階調電源１１と同様の電圧調整方法を取るものとする。
次に、上記の階調電源１１乃至４１の動作を、タイミングチャートを用いて説明する。
図８は、階調電圧の変化を示したタイミングチャートである。
まず、マスタ信号線ドライバｍ−ＳＤにおける動作を説明する。時点ｔ１において、マスタ信号線ドライバｍ−ＳＤの直流電圧Ｖｄｃが立ち上がる。同時に、マスタ信号線ドライバｍ−ＳＤのアナログ電圧Ｖａ１が立ち上がる。このとき、アナログ電圧Ｖａ１は、直流電圧Ｖｄｃと等しい。次に、階調電源１１は、時点ｔ１から出力遅延時間ＴＤ１経過後に、階調電圧Ｖｇ１の出力を開始する。このとき、階調電源１１には、補助電圧としてアナログ電圧Ｖａ１が入力されている。階調電源１１は、全ての階調電圧Ｖｇ１乃至Ｖｇ４の出力が充分に安定化するまでの補助動作期間ＴＭ１の間、補助電圧Ｖａ１を基準に階調電圧Ｖｇ１を出力する。その後、階調電圧Ｖｇ１の出力が安定した時点ｔ２において、電圧制御信号Ｓｃ１が入力される。時点ｔ２以降の生成動作期間ＴＭ２において、階調電圧Ｖｇ１の基準電圧は、補助電圧Ｖａ１から調整量ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆだけ低下して、アナログ電圧Ｖａ４となる。すなわち、Ｖｇ１＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ）＝Ｖａ４となる。補助動作期間ＴＭ１から生成動作期間ＴＭ２へと切り替わる時点ｔ２が、イニシャライズ時に相当する。なお、調整量ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆは、マスタ信号線ドライバｍ−ＳＤから第３スレーブ信号線ドライバｓ３−ＳＤまでに往路で生じた電圧降下の和である。すなわち、それぞれの信号線ドライバは、複数の信号線ドライバのうち最低のアナログ電圧Ｖａ４の電圧値以下に、おのおのの階調電圧を調整している。なお、調整量は、生成動作期間ＴＭ２における全ての信号線ドライバの階調電圧が等しく調整されていれば、特に限定されるものではなく、マージンαを含んでもよい。すなわち、Ｖｇ１＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ＋α）＝Ｖａ４−αとしてもよい。
次に、第１スレーブ信号線ドライバｓ１−ＳＤにおいては、アナログ電圧Ｖａ２は、ドライバ間配線５０による電圧降下ＶＦ１ｆの影響を受けて、アナログ電圧Ｖａ１から低下している。すなわち、Ｖａ２＝Ｖａ１−ＶＦ１ｆとなる。階調電源２１は、時点ｔ１から出力遅延時間ＴＤ２経過した後、階調電圧Ｖｇ２の出力を開始する。補助動作期間ＴＭ１において、階調電源２１は、アナログ電圧Ｖａ２を補助電圧として、階調電圧Ｖｇ２を出力する。イニシャライズ時ｔ２に、電圧制御信号Ｓｃ２が入力され、階調電圧Ｖｇ２が調整量ＶＦ２ｆ＋ＶＦ３ｆ分だけ低下する。すなわち、Ｖｇ２＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ）＝Ｖａ４となる。なお、マスタ信号線ドライバｍ−ＳＤ同様、階調電圧Ｖｇ２の基準電圧は、マージンαを含んでもよく、Ｖｇ２＝Ｖａ４−αとなってもよい。
第２スレーブ信号線ドライバｓ２−ＳＤにおいては、アナログ電圧Ｖａ３は、ドライバ間配線５０及び６０による電圧降下ＶＦ１ｆ＋ＶＦ２ｆの影響を受けて、Ｖａ３＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ）となる。補助動作期間ＴＭ１において、階調電源３１は、時点ｔ１から出力遅延時間ＴＤ３経過後に出力を開始し、アナログ電圧Ｖａ３を補助電圧として、階調電圧Ｖｇ３を出力する。その後、イニシャライズ時ｔ２に、電圧制御信号Ｓｃ３が入力され、階調電圧Ｖｇ３＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ）＝Ｖａ４となる。なお、マスタ信号線ドライバｍ−ＳＤ同様、階調電圧Ｖｇ３の基準電圧は、マージンαを含んでもよく、Ｖｇ３＝Ｖａ４−αとなってもよい。
第３スレーブ信号線ドライバｓ３−ＳＤにおいては、アナログ電圧Ｖａ４は、ドライバ間配線５０乃至７０による電圧降下ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆの影響を受けて、Ｖａ４＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ）となる。補助動作期間ＴＭ１において、階調電源４１は、時点ｔ１から出力遅延時間ＴＤ４経過後に出力を開始し、アナログ電圧Ｖａ４を補助電圧として、階調電圧Ｖｇ４を出力する。その後、イニシャライズ時ｔ２に、電圧制御信号Ｓｃ４が入力されるが、図示した例では、階調電圧Ｖｇ４は調整されず、Ｖｇ４＝Ｖａ１−（ＶＦ１ｆ＋ＶＦ２ｆ＋ＶＦ３ｆ）＝Ｖａ４を維持する。第３スレーブ信号線ドライバｓ３−ＳＤにおいて、電圧制御信号Ｓｃ４は省略されてもよい。なお、マスタ信号線ドライバｍ−ＳＤ同様、階調電圧Ｖｇ４の基準電圧は、マージンαを含んでもよく、Ｖｇ４＝Ｖａ４−αとなってもよい。
以上のように、マスタ信号線ドライバｍ−ＳＤは、電源の立ち上げ時点ｔ１に往路９１と復路９２との直流電圧Ｖｄｃの差圧を電圧比較器１３で測定し、比較結果Ｓｄ１をホスト回路１４に入力して電圧降下ＶＦ１ｆ乃至ＶＦ３ｆを計算する。そして、イニシャライズ時ｔ２に、電圧制御信号Ｓｃ１乃至Ｓｃ４が各々の階調電源１１乃至４１へ供給されていることにより、生成動作期間ＴＭ２において、全ての階調電圧Ｖｇ１乃至Ｖｇ４が等しくなる。なお、それぞれの出力遅延時間ＴＤ１乃至ＴＤ４は、それぞれの信号線ドライバの性能誤差によって生じるため、バラバラな値を取り得る。ただし、全ての出力遅延時間ＴＤ１乃至ＴＤ４は、補助動作期間ＴＭ１よりも短い。なお、生成動作期間ＴＭ２中に定期的に比較結果Ｓｄ１が更新されて、ホスト回路１４へ入力されてもよい。このとき、更新された比較結果Ｓｄ１を基に、電圧制御信号Ｓｃ１乃至Ｓｃ４が定期的にそれぞれの階調電源１１乃至４１へ入力され、階調電圧Ｖｇ１乃至Ｖｇ４が調整されてもよい。こうすることで、表示装置ＤＳＰは、配線抵抗の継時変化や環境温度の変化によるアナログ電圧Ｖａ２乃至Ｖａ４の変化を補正し、それぞれの階調電圧Ｖｇ１乃至Ｖｇ４が互いに等しくなる様に調整し続けることができる。
以上のように、表示装置ＤＳＰは、前記ホスト回路１４から前記マスタ信号線ドライバ１０内の前記階調電源１１へ電圧制御信号Ｓｃ１が出力される前の補助動作期間ＴＭ１には、それぞれの前記信号線ドライバ１０、２０、３０、４０内の前記階調電源１１、２１、３１、４１へ補助電圧が供給され、前記マスタ信号線ドライバ１０内の前記階調電圧Ｖｇ１が前記電圧制御信号Ｓｃ１を基に調整される生成動作期間ＴＭ２には、前記マスタ信号線ドライバ１０内の前記電圧比較器１３が前記復路９２を介して戻ってきた前記直流電圧Ｖｄｃと前記往路９１に出力した前記直流電圧Ｖｄｃとを比較する。
本実施形態によれば、表示装置は、直流電圧をマスタ信号線ドライバから出力する往路と、往路と電気的に接続して連続しており直流電圧をマスタ信号線ドライバへと戻す復路と、を備えている。このため、配線抵抗などにより、それぞれの信号線ドライバにおいて往路の直流電圧の電位が異なっていたとしても、往路の直流電圧と復路の直流電圧とを比較することで、それぞれの信号線ドライバにおける往路又は復路の直流電圧の電位を算出することができる。
さらに、表示装置は、マスタ信号線ドライバに配置された直流電圧生成回路と、それぞれの信号線ドライバに配置された階調電源と、を備えている。このため、表示装置は、マスタ信号線ドライバから出力される１つの直流電圧で、全ての信号線ドライバの階調電源を駆動することができる。すなわち、全ての信号線ドライバへ入力される基準電圧の入力タイミングを、マスタ信号線ドライバの直流電圧生成回路の出力タイミングで制御することができる。
表示装置は、マスタ信号線ドライバ内に電圧比較器とホスト回路を備えているため、マスタ信号線ドライバ内で各階調電源へ入力されるアナログ電圧の差異を算出することができる。すなわち、表示装置は、アナログ電圧を用いて生成される階調電圧の差異を算出することができる。階調電圧は分割表示領域を駆動するデータ信号の生成に使われるため、表示装置は、算出した階調電圧の差異を補正することで、異なる分割駆動領域の間で生じる輝度段差や表示ムラを抑制することができる。
表示装置は、往路と復路との直流電圧を比較する生成動作期間の前に、それぞれの信号線ドライバの階調電源へ補助電圧が供給される補助動作期間を有している。表示装置は、過電流が流れる恐れのある過渡期が補助動作期間と重なり、生成動作期間にはそれぞれの階調電源の出力が安定するため、ラッチアップの発生を抑制することができる。
以上の様に、本実施形態によれば、表示装置は、表示品位の改善が可能な表示装置を提供することができる。
なお、表示装置は、例えば、マスタ信号線ドライバと、少なくとも１つのスレーブ信号線ドライと、が１つのドライバ間配線で電気的に接続されている。すなわち、表示装置は、全ての信号線ドライバに亘って形成された１系統の往路及び復路で電気的に接続されている。このような構成例は、それぞれのスレーブ信号線ドライバが個別の往路及び復路でマスタ信号線ドライバと電気的に接続される構成に比べて、往路及び復路のトータルの配線長を抑制することができ、配線抵抗による電圧ロスを抑制することができる。
次に、本実施形態の変形例について説明する。なお、以下に説明する種々の変形例においても、上記したのと同様の効果が得られる。
図９は、各々のスレーブ信号線ドライバの構造が図４で図示した構成例と異なる変形例を示す図である。
本変形例は、全ての信号線ドライバ１０乃至４０が同じ構造を有している点で、図４に図示した構成例と相違している。
本変形例において、それぞれの信号線ドライバ１０乃至４０は、直流電圧生成回路ＤＣ／ＤＣ、階調電源ＧＶＧ、電圧比較器ＣＯＭＰ、ホスト回路ＨＯＳＴ、第１スイッチＳＷ１、第２スイッチＳＷ２、及び第３スイッチＳＷ３を備えている。第１スイッチＳＷ１は、往路９１と復路９２との電気的な接続を制御している。第２スイッチＳＷ２は、復路９２から電圧比較器ＣＯＭＰへの入力を制御している。第３スイッチＳＷ３は、直流電圧生成回路ＤＣ／ＤＣから往路９１への出力を制御している。すなわち、どの信号線ドライバをマスタ信号線ドライバｍ−ＳＤとするかは、スイッチＳＷ１乃至スイッチＳＷ３の制御によって設定される。なお、それぞれのスイッチＳＷ１、ＳＷ２、及びＳＷ３の制御方法及び制御タイミングは、特に限定されるものではなく、ディジタル制御であってもよく、アナログ制御であってもよい。アナログ制御の場合、それぞれのスイッチＳＷ１乃至ＳＷ３は、信号線ドライバＳＤの動作の前にＯＮ／ＯＦＦの制御が完了していてもよい。例えば、それぞれのスイッチＳＷ１乃至ＳＷ３は、リップスイッチであり、表示装置ＤＳＰへの信号線ドライバＳＤの組み込み時にＯＮ又はＯＦＦに固定され、以降ＯＮ／ＯＦＦの切り替えは実施されない。ディジタル制御の場合、それぞれのスイッチＳＷ１乃至ＳＷ３は、例えば、表示装置ＤＳＰの電源立ち上げ時に、プロセッサからの信号によりＯＮ／ＯＦＦの制御が実施されてもよい。
先に図５で説明した時点ｔ２以降の生成動作期間ＴＭ２における各信号線ドライバの状態について説明する。
マスタ信号線ドライバ１０において、第１スイッチ１５はＯＦＦである。また、第２スイッチ１６はＯＮであり、電圧比較器１３は、往路９１及び復路９２の直流電圧Ｖｄｃが入力され、比較結果Ｓｄ１をホスト回路１４へ入力している。また、第３スイッチ１７はＯＮであり、直流電圧生成回路１２は、往路９１へ直流電圧Ｖｄｃを出力している。
第１スレーブ信号線ドライバ２０及び第２スレーブ信号線ドライバ３０において、第１スイッチ２５及び３５はＯＦＦである。また、第２スイッチ２６及び３６はＯＦＦであり、電圧比較器２３及び３３は、復路９２の直流電圧Ｖｄｃが入力されておらず、機能していない。ホスト回路２４及び３４も、機能していない。第３スイッチ２７及び３７はＯＦＦであり、直流電圧生成回路２２及び３２は、往路９１へ直流電圧を入力していない。
第３スレーブ信号線ドライバ４０において、第１スイッチ４５はＯＮであり、往路９１と復路９２とが電気的に接続されている。なお、第２スイッチ４６及び第３スイッチ４７は、他のスレーブ信号線ドライバ２０及び３０と同様に、ＯＦＦである。従って、電圧比較器４３及びホスト回路４４は、機能していない。
以上の様に、前記マスタ信号線ドライバ１０及び前記スレーブ信号線ドライバ２０、３０、４０は、それぞれ電圧比較器（ＣＯＭＰ）１３、２３、３３、４３、直流電圧生成回路（ＤＣ／ＤＣ）１２、２２、３２、４２、及び階調電源（ＧＶＧ）１１、２１、３１、４１を備えていてもよい。
また、本変形例において、前記マスタ信号線ドライバ１０及び前記スレーブ信号線ドライバ２０、３０、４０は、それぞれホスト回路（ＨＯＳＴ）１４、２４、３４、４４、電圧比較器（ＣＯＭＰ）１３、２３、３３、４３、直流電圧生成回路（ＤＣ／ＤＣ）１２、２２、３２、４２、及び階調電源（ＧＶＧ）１１、２１、３１、４１を備え、前記マスタ信号線ドライバ１０内の前記電圧比較器１３は、前記復路９２を介して戻ってきた前記直流電圧Ｖｄｃと前記往路９１に出力した前記直流電圧Ｖｄｃとを比較し、前記マスタ信号線ドライバ１０内の前記ホスト回路１４は、前記電圧比較器１３の比較結果Ｓｄ１に基づき、前記信号線ドライバ１０、２０、３０、４０へそれぞれの前記階調電源１１、２１、３１、４１で生成される階調電圧Ｖｇ１、Ｖｇ２、Ｖｇ３、Ｖｇ４を制御するための電圧制御信号Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４を送信する。
さらに、それぞれの前記信号線ドライバ１０、２０、３０、４０内の前記ホスト回路（ＨＯＳＴ）１４、２４、３４、４４は、それぞれの前記信号線ドライバ１０、２０、３０、４０内の前記電圧比較器（ＣＯＭＰ）１３、２３、３３、４３への入力及び前記直流電圧生成回路（ＤＣ／ＤＣ）１２、２２、３２、４２からの出力を制御してもよい。
以上の様な変形例は、全ての信号線ドライバが同じ構造を有しているため、マスタ信号線ドライバとスレーブ信号線ドライバとで同じ部材を使用することができる。従って、表示装置ＤＳＰは、部材調達を簡略化することができる。また、マスタ信号線ドライバとスレーブ信号線ドライバとを製造工程時に取り違える恐れがない。すなわち、製造工程時の実装ミスを抑制することができる。
図１０は、マスタ信号線ドライバの配置が図４で図示した構成例と異なる変形例を示す図である。
本変形例は、マスタ信号線ドライバｍ−ＳＤが第２信号線ドライバ２０に相当する点で、図４に図示した構成例と相違している。すなわち、マスタ信号線ドライバ２０は、直流電圧生成回路２２、電圧比較器２３、及びホスト回路２４を備えている。
第２スレーブ信号線ドライバ３０及び第３スレーブ信号線ドライバ４０は、第１系統を構成している。ドライバ間配線６０及び７０は、第１系統のドライバ間配線に相当する。第１スレーブ信号線ドライバ１０は、第２系統を構成している。ドライバ間配線５０は、第２系統のドライバ間配線に相当する。第１系統の往路９１は、第１系統のドライバ間配線６０、第１系統のスレーブ信号線ドライバ３０、第１系統のドライバ間配線７０、及び第１系統のスレーブ信号線ドライバ４０に亘って形成され、第１系統のスレーブ信号線ドライバ４０において第１系統の復路９２と電気的に接続されている。第１系統の復路９２は、第１系統のスレーブ信号線ドライバ４０、第１系統のドライバ間配線７０、及び第１系統のスレーブ信号線ドライバ３０に亘って形成されている。第２系統の往路９４は、第２系統のドライバ間配線５０及び第２系統のスレーブ信号線ドライバ１０に亘って形成され、第２系統のスレーブ信号線ドライバ１０において第２系統の復路９５と電気的に接続している。第２系統の復路９５は、第２系統のスレーブ信号線ドライバ１０及び第２系統のドライバ間配線５０に亘って形成されている。なお、バスラインも、第１系統のバスライン９３及び第２系統のバスライン９６に分かれている。
直流電圧生成回路２２は、第１系統の往路９１へ第１系統の直流電圧Ｖｄｃ１を出力する。また、直流電圧生成回路２２は、第２系統の往路９４へ第２系統の直流電圧Ｖｄｃ２を出力する。アナログ電圧Ｖａ２乃至Ｖａ４は、第１系統の直流電圧Ｖｄｃ１から供給されている。アナログ電圧Ｖａ１は、第２系統の直流電圧Ｖｄｃ２から供給されている。電圧比較器２３は、第１系統の往路９１及び復路９２における直流電圧Ｖｄｃ１の比較と、第２系統の往路９４及び復路９５における直流電圧Ｖｄｃ２の比較と、を順次行い、それぞれの比較結果をホスト回路２４へ入力する。ホスト回路２４は、第１系統のバスライン９３を介して電圧制御信号Ｓｃ２乃至Ｓｃ４を送信する。ホスト回路２４は、第２系統のバスライン９６を介して電圧制御信号Ｓｃ１を送信する。図示した例では、マスタ信号線ドライバ２０の階調電源２１は、第１系統に電気的に接続されているが、第２系統に電気的に接続されていてもよい。
以上の様に、前記スレーブ信号線ドライバ１０、３０、４０は複数個であり第１系統と第２系統を構成し、前記マスタ信号線ドライバ２０と前記第１系統に属する前記スレーブ信号線ドライバ３０、４０との間に電気的な接続部材として第１系統ドライバ間配線６０が配置され、前記マスタ信号線ドライバ２０と前記第２系統に属する前記スレーブ信号線ドライバ１０との間に電気的な接続部材として第２系統ドライバ間配線５０が配置され、前記マスタ信号線ドライバ２０から前記第１系統へ出力される第１系統直流電圧Ｖｄｃ１は、前記第１系統ドライバ間配線６０を導通して前記第１系統に属する全ての前記スレーブ信号線ドライバ３０、４０へ供給され、前記第１系統ドライバ間配線６０を導通して前記マスタ信号線ドライバ２０へ戻り、前記マスタ信号線ドライバ２０から前記第２系統へ出力される第２系統直流電圧Ｖｄｃ２は、前記第２系統ドライバ間配線５０を導通して前記第２系統に属する全ての前記スレーブ信号線ドライバ１０へ供給され、前記第２系統ドライバ間配線５０を導通して前記マスタ信号線ドライバ２０へ戻されてもよい。
以上の様な変形例において、第１系統の往路及び第２系統の往路は、図４に図示した構成例における往路に比べて短い。このため、本変形例は、往路と復路とが電気的に接続する末端のスレーブ信号線ドライバにおいて、直流電圧の電圧降下を抑制することができ、電力ロスが少ない。
図１１は、ドライバ間配線の構造が図３で図示した構成例と異なる変形例を示す図である。
本変形例は、第１信号線ドライバ１０と第４信号線ドライバ４０との電気的な接続部材としてドライバ間配線８０を備えている点で、図３に図示した構成例と相違している。ドライバ間配線８０は、第１信号線ドライバ１０と第４信号線ドライバ４０との間に位置している。図１２で後述する様に、ドライバ間配線８０は、他のドライバ間配線と同様に、往路９１又は復路９２を構成している。
本変形例において、ドライバ間配線８０は、表示領域ＤＡを基準にして第１走査線ドライバ１の外側に配置されている。ドライバ間配線８０は、例えば、表示パネルＰＮＬの法線方向で第１走査線ドライバ１に対向し、かつ表示領域ＤＡを基準にして第１走査線ドライバ回路ＧＩＣ１の外側に配置されてもよい。ドライバ間配線６０も、例えば、第２走査線ドライバ２に対向し、第２走査線ドライバ回路ＧＩＣ２の外側に配置されてもよい。
以上の様に、前記表示パネルＰＮＬは、前記表示領域ＤＡの外側に走査線ドライバ回路ＧＩＣ１、ＧＩＣ２を備え、前記往路９１又は前記復路９２は、前記走査線ドライバ回路ＧＩＣ１、ＧＩＣ２の外側に配置されてもよい。
図１２は、図１１に図示した表示装置の信号線ドライバを示す図である。
本変形例において、復路９２は、ドライバ間配線８０によって構成されている。すなわち、復路９２は、第３スレーブ信号線ドライバ４０において往路９１と電気的に接続し、第３スレーブ信号線ドライバ４０、ドライバ間配線８０、及びマスタ信号線ドライバ１０に亘って形成されている。このように、復路９２は、往路９１とは異なる経路でマスタ信号線ドライバ１０へ戻されてもよい。
以上の様に、前記マスタ信号線ドライバ１０と前記スレーブ信号線ドライバ２０、３０、４０との間に電気的な接続部材として第１ドライバ間配線５０及び第２ドライバ間配線８０が配置され、前記直流電圧Ｖｄｃは、前記第１ドライバ間配線５０を導通して全ての前記スレーブ信号線ドライバ２０、３０、４０へ供給され、前記第２ドライバ間配線８０を導通して前記マスタ信号線ドライバ１０へ戻されてもよい。
図１３は、ドライバ間配線の配置が図３で図示した構成例と異なる変形例を示す図である。
本変形例は、ドライバ間配線６０が第２走査線ドライバ回路ＧＩＣ２の上側に配置されている点で、図３に図示した構成例と相違している。なお、ここでいう上とは、表示パネルＰＮＬの法線方向において、表示パネルＰＮＬが映像を表示する方向であるものとする。図示を省略しているが、図３及び図４に図示した構成例と同様に、ドライバ間配線６０は、往路９１及び復路９２を構成している。
以上の様に、前記表示パネルＰＮＬは、前記表示領域ＤＡの外側に走査線ドライバ回路ＧＩＣ２を備え、前記往路９１又は前記復路９２は、前記走査線ドライバ回路ＣＩＣ２の上側に配置されてもよい。
図１４は、ドライバ間配線の配置が図３で図示した構成例と異なる変形例を示す図である。
本変形例は、ドライバ間配線５０乃至７０が表示パネルＰＮＬ上に形成されている点で、図３に図示した構成例と相違している。往路９１及び復路９２は、例えば、図２に図示した走査線Ｇや信号線Ｄなどと同じ材料で、表示パネルＰＮＬを構成する基板上に形成されている。なお、ドライバ間配線６０は、第２走査線ドライバ回路ＧＩＣ２内に存在する空の回路を経由している。
以上の様に、前記表示パネルＰＮＬは、前記表示領域ＤＡの外側に走査線ドライバ回路ＧＩＣ２を備え、前記往路９１又は前記復路９２は、前記走査線ドライバ回路ＧＩＣ２の内部を経由していてもよい。
また、前記往路９１又は前記復路９２は、前記表示パネルＰＮＬを構成する基板上に形成されていてもよい。
このような変形例によれば、往路及び復路は、例えば走査線や信号線などの、表示パネルの他の配線と同時に形成することができる。また、往路及び復路を構成する配線基板やケーブルが不要となるため、部材の削減及び製造工数の減少によって表示装置の製造コストを抑制することができる。
図１５は、各々の信号線ドライバの構造が図３で図示した構成例と異なる変形例を示す図である。
それぞれの信号線ドライバ１０乃至４０は、メイン基板ＭＢ、駆動基板ＤＢ、及びフレキシブル配線基板ＦＰＣを備えている。メイン基板ＭＢは駆動基板ＤＢに接続され、駆動基板ＤＢはフレキシブル配線基板ＦＰＣに接続され、フレキシブル配線基板ＦＰＣは表示パネルＰＮＬに接続されている。メイン基板ＭＢには、直流電圧生成回路ＤＣ／ＤＣ及びタイミングコントローラＴ−ＣＯＮが配置されている。第１信号線ドライバ回路ＳＩＣ１乃至第４信号線ドライバ回路ＳＩＣ４は、それぞれ対応するフレキシブル配線基板ＦＰＣ上に実装されている。ドライバ間配線５０乃至７０は、それぞれの駆動基板ＤＢ間に配置されている。
図１６は、図１５で図示した信号線ドライバの構造を示す図である。
ここでは、マスタ信号線ドライバに相当する第１信号線ドライバ１０を例に挙げて、本変形例における信号線ドライバの構造を説明する。
第１信号線ドライバ１０は、メイン基板１３０に、階調電源１１、直流電圧生成回路１２、電圧比較器１３、及びタイミングコントローラ（ホスト回路）１４を備えている。階調電源１１は、駆動基板１４０を通して、階調電圧Ｖｇ１を、フレキシブル配線基板１５０に備えられた第１信号線ドライバ回路ＳＩＣ１へ入力する。ホスト回路１４は、第１信号線ドライバ１０に割り振られたアドレスデータ及び電圧制御信号Ｓｃ１を、バスライン９３を介して、第１信号線ドライバ回路ＳＩＣ１へ出力する。往路９１、復路９２、及びバスライン９３は、駆動基板１４０及びドライバ間配線５０を経由し、他の信号線ドライバへ延出している。
以上の構成例及びその変形例から、以下のことが言える。すなわち、表示装置ＤＳＰにおいて、例えば、前記マスタ信号線ドライバ１０は、電圧比較器１３、前記電圧比較器１３の比較結果Ｓｄ１を受け取るホスト回路１４、直流電圧生成回路１２、及び階調電源１１を備え、前記スレーブ信号線ドライバは、第１スレーブ信号線ドライバ２０、第２スレーブ信号線ドライバ３０、及び第３スレーブ信号線ドライバ４０を備え、前記第１スレーブ信号線ドライバ２０、前記第２スレーブ信号線ドライバ３０、及び前記第３スレーブ信号線ドライバ４０は、それぞれ少なくとも階調電源２１、３１、４１を備え、前記マスタ信号線ドライバ１０と前記第１スレーブ信号線ドライバ２０との間に電気的な接続部材として第１ドライバ間配線５０が備えられ、前記第１スレーブ信号線ドライバ２０と前記第２スレーブ信号線ドライバ３０との間に電気的な接続部材として第２ドライバ間配線６０が備えられ、前記第２スレーブ信号線ドライバ３０と前記第３スレーブ信号線ドライバ４０との間に電気的な接続部材として第３ドライバ間配線７０が備えられ、前記第１ドライバ間配線５０、前記第２ドライバ間配線６０、及び前記第３ドライバ間配線７０は、前記往路９１及び前記復路９２を構成し、前記第１ドライバ間配線５０、前記第２ドライバ間配線６０、及び前記第３ドライバ間配線７０は、前記ホスト回路１４が前記第１スレーブ信号線ドライバ２０、前記第２スレーブ信号線ドライバ３０、及び前記第３スレーブ信号線ドライバ４０の前記階調電源２１、３１、４１に電圧制御信号Ｓｃ２、Ｓｃ３、Ｓｃ４を送信するためのバスライン９３も構成している。
さらに、例えば、前記マスタ信号線ドライバ１０、前記第１スレーブ信号線ドライバ２０、前記第２スレーブ信号線ドライバ３０、及び前記第３スレーブ信号線ドライバ４０は、それぞれメイン基板ＭＢ、駆動基板ＤＢ、及び信号線ドライバ回路ＳＩＣ１、ＳＩＣ２、ＳＩＣ３、ＳＩＣ４を備えており、前記電圧比較器１３、前記ホスト回路１４、前記直流電圧生成回路１２、及び前記階調電源１１は、前記メイン基板ＭＢに備えられ、前記第１ドライバ間配線５０、前記第２ドライバ間配線６０、及び前記第３ドライバ間配線７０は、それぞれの前記駆動基板ＤＢの間に配置されている。
さらに、例えば、前記マスタ信号線ドライバ１０、前記第１スレーブ信号線ドライバ２０、前記第２スレーブ信号線ドライバ３０、及び前記第３スレーブ信号線ドライバ４０は、アドレスを有し、前記ホスト回路１４により前記バスライン９３を介してアドレスを指定され、それぞれに前記電圧制御信号Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４が送信される。
さらに、例えば、前記第２ドライバ間配線６０は、前記第１ドライバ間配線５０及び前記第２ドライバ間配線７０よりも長い。
以上説明したように、本実施形態によれば、表示品位の改善が可能な表示装置を提供することができる。
なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
ＳＤ…信号線ドライバ １０…第１信号線ドライバ ２０…第２信号線ドライバ
３０…第３信号線ドライバ ４０…第４信号線ドライバ
５０、６０、７０…ドライバ間配線 １１、２１、３１、４１…階調電源
１２…直流電圧生成回路 １３…電圧比較器 １４…ホスト回路 ９１…往路
９２…復路 ９３…バスライン Ｖｄｃ…直流電圧
Ｖａ１、Ｖａ２、Ｖａ３、Ｖａ４…アナログ電圧
Ｓｃ１、Ｓｃ２、Ｓｃ３、Ｓｃ４…電圧制御信号
Ｖｇ１、Ｖｇ２、Ｖｇ３、Ｖｇ４…階調電圧

Claims (17)

  1. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記マスタ信号線ドライバと前記スレーブ信号線ドライバとの間に電気的な接続部材として第１ドライバ間配線及び第２ドライバ間配線が配置され、
    前記直流電圧は、前記第１ドライバ間配線を導通して前記スレーブ信号線ドライバへ供給され、前記第２ドライバ間配線を導通して前記マスタ信号線ドライバへ戻る、表示装置。
  2. さらに、
    前記マスタ信号線ドライバに配置され前記直流電圧を生成する直流電圧生成回路と、
    前記複数の信号線ドライバにそれぞれ配置され、前記往路の前記直流電圧から分岐されるアナログ電圧を用いて階調電圧を生成する複数の階調電源と、を備えている、
    請求項１に記載の表示装置。
  3. 前記マスタ信号線ドライバは、
    前記復路を介して戻ってきた前記直流電圧と前記往路に出力した前記直流電圧とを比較する電圧比較器と、
    前記電圧比較器の比較結果に基づき前記スレーブ信号線ドライバにおける前記直流電圧を算出するホスト回路と、を備えている、
    請求項２に記載の表示装置。
  4. 前記ホスト回路から前記マスタ信号線ドライバ内の前記階調電源へ電圧制御信号が出力される前の補助動作期間には、それぞれの前記信号線ドライバ内の前記階調電源へ補助電圧が供給され、
    前記マスタ信号線ドライバ内の前記階調電圧が前記電圧制御信号を基に調整される生成動作期間には、前記マスタ信号線ドライバ内の前記電圧比較器が前記復路を介して戻ってきた前記直流電圧と前記往路に出力した前記直流電圧とを比較する、
    請求項３に記載の表示装置。
  5. 前記マスタ信号線ドライバ及び前記スレーブ信号線ドライバは、それぞれ電圧比較器、直流電圧生成回路、及び階調電源を備える、
    請求項１に記載の表示装置。
  6. 前記マスタ信号線ドライバ及び前記スレーブ信号線ドライバは、それぞれホスト回路、電圧比較器、直流電圧生成回路、及び階調電源を備え、
    前記マスタ信号線ドライバ内の前記電圧比較器は、前記復路を介して戻ってきた前記直流電圧と前記往路に出力した前記直流電圧とを比較し、
    前記マスタ信号線ドライバ内の前記ホスト回路は、前記電圧比較器の比較結果に基づき、前記信号線ドライバへそれぞれの前記階調電源で生成される階調電圧を制御するための電圧制御信号を送信する、
    請求項１に記載の表示装置。
  7. それぞれの前記信号線ドライバ内の前記ホスト回路は、それぞれの前記信号線ドライバ内の前記電圧比較器への入力及び前記直流電圧生成回路からの出力を制御する、
    請求項６に記載の表示装置。
  8. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記マスタ信号線ドライバと前記マスタ信号線ドライバに隣接する前記スレーブ信号線ドライバとの間に前記往路及び前記復路を構成する電気的な接続部材としてドライバ間配線が配置され、
    前記直流電圧は、前記ドライバ間配線を導通して全ての前記スレーブ信号線ドライバへ供給され、前記ドライバ間配線を導通して前記マスタ信号線ドライバへ戻る、表示装置。
  9. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記スレーブ信号線ドライバは複数個であり第１系統と第２系統を構成し、
    前記マスタ信号線ドライバと前記第１系統に属する前記スレーブ信号線ドライバとの間に電気的な接続部材として第１系統ドライバ間配線が配置され、
    前記マスタ信号線ドライバと前記第２系統に属する前記スレーブ信号線ドライバとの間に電気的な接続部材として第２系統ドライバ間配線が配置され、
    前記マスタ信号線ドライバから前記第１系統へ出力される第１系統直流電圧は、前記第１系統ドライバ間配線を導通して前記第１系統に属する前記スレーブ信号線ドライバへ供給され、前記第１系統ドライバ間配線を導通して前記マスタ信号線ドライバへ戻り、
    前記マスタ信号線ドライバから前記第２系統へ出力される第２系統直流電圧は、前記第２系統ドライバ間配線を導通して前記第２系統に属する前記スレーブ信号線ドライバへ供給され、前記第２系統ドライバ間配線を導通して前記マスタ信号線ドライバへ戻る、表示装置。
  10. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記表示パネルは、前記表示領域の外側に走査線ドライバ回路を備え、
    前記往路又は前記復路は、前記走査線ドライバ回路の外側に配置されている、記載の表示装置。
  11. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記表示パネルは、前記表示領域の外側に走査線ドライバ回路を備え、
    前記往路又は前記復路は、前記走査線ドライバ回路の上側に配置されている、表示装置。
  12. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記表示パネルは、前記表示領域の外側に走査線ドライバ回路を備え、
    前記往路又は前記復路は、前記走査線ドライバ回路の内部を経由している、表示装置。
  13. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記往路又は前記復路は、前記表示パネルを構成する基板上に形成されている、表示装置。
  14. 表示パネルの表示領域の画面を複数の分割表示領域に分割して駆動する複数の信号線ドライバを有し、前記複数の信号線ドライバがマスタ信号線ドライバと少なくとも１つのスレーブ信号線ドライバとを含み、前記マスタ信号線ドライバと前記少なくとも１つのスレーブ信号線ドライバのそれぞれが少なくとも１つの前記分割表示領域を駆動する表示装置であって、
    前記マスタ信号線ドライバから前記スレーブ信号線ドライバへ直流電圧を出力する往路と、
    前記スレーブ信号線ドライバに侵入した前記往路と電気的に接続して連続しており前記マスタ信号線ドライバへ前記直流電圧を戻す復路と、を備え、
    前記マスタ信号線ドライバは、電圧比較器、前記電圧比較器の比較結果を受け取るホスト回路、直流電圧生成回路、及び階調電源を備え、
    前記スレーブ信号線ドライバは、第１スレーブ信号線ドライバ、第２スレーブ信号線ドライバ、及び第３スレーブ信号線ドライバを備え、
    前記第１スレーブ信号線ドライバ、前記第２スレーブ信号線ドライバ、及び前記第３スレーブ信号線ドライバは、それぞれ少なくとも階調電源を備え、
    前記マスタ信号線ドライバと前記第１スレーブ信号線ドライバとの間に電気的な接続部材として第１ドライバ間配線が備えられ、
    前記第１スレーブ信号線ドライバと前記第２スレーブ信号線ドライバとの間に電気的な接続部材として第２ドライバ間配線が備えられ、
    前記第２スレーブ信号線ドライバと前記第３スレーブ信号線ドライバとの間に電気的な接続部材として第３ドライバ間配線が備えられ、
    前記第１ドライバ間配線、前記第２ドライバ間配線、及び前記第３ドライバ間配線は、前記往路及び前記復路を構成し、
    前記第１ドライバ間配線、前記第２ドライバ間配線、及び前記第３ドライバ間配線は、前記ホスト回路が前記第１スレーブ信号線ドライバ、前記第２スレーブ信号線ドライバ、及び前記第３スレーブ信号線ドライバの前記階調電源に電圧制御信号を送信するためのバスラインも構成している、表示装置。
  15. 前記マスタ信号線ドライバ、前記第１スレーブ信号線ドライバ、前記第２スレーブ信号線ドライバ、及び前記第３スレーブ信号線ドライバは、それぞれメイン基板、駆動基板、及び信号線ドライバ回路を備えており、
    前記電圧比較器、前記ホスト回路、前記直流電圧生成回路、及び前記階調電源は、前記メイン基板に備えられ、
    前記第１ドライバ間配線、前記第２ドライバ間配線、及び前記第３ドライバ間配線は、それぞれの前記駆動基板の間に配置されている、
    請求項１４に記載の表示装置。
  16. 前記マスタ信号線ドライバ、前記第１スレーブ信号線ドライバ、前記第２スレーブ信号線ドライバ、及び前記第３スレーブ信号線ドライバは、アドレスを有し、前記ホスト回路により前記バスラインを介してアドレスを指定され、それぞれに前記電圧制御信号が送信される、請求項１４又は１５に記載の表示装置。
  17. 前記第２ドライバ間配線は、前記第１ドライバ間配線及び前記第２ドライバ間配線よりも長い、請求項１４乃至１６のいずれか１項に記載の表示装置。
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