JP6564097B1 - コンバータ及び双方向コンバータ - Google Patents
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Description
1次巻線と2次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして第1端子と第2端子との間にそれぞれ並列に接続された第1レグと第2レグを有し、前記1次巻線側に接続される第1回路と、
ブリッジ接続される一方向性素子のうち少なくとも2つの前記一方向性素子は並列コンデンサがそれぞれ並列に接続されたスイッチ素子を含むスイッチング素子がそれぞれ並列に接続されるブリッジ接続回路を有し、前記ブリッジ接続回路の整流出力側が第3端子及び第4端子に接続され、交流入力側が前記2次巻線側に接続される第2回路と、
前記第1レグの上下アームの接続点側と前記第2レグの上下アームの接続点側との間に前記1次巻線を介して又は前記ブリッジ接続回路内で前記一方向性素子同士が同じ極性で直列に接続される接続点側と前記一方向性素子同士が同じ極性で直列に接続される他方の接続点側との間に前記2次巻線を介して接続されるインダクタンス手段と、
前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記第1、第2端子側から入力される直流を交流に変換させて前記第1回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子のうち一方の前記スイッチング素子を他方の前記スイッチング素子より先にオフさせる制御回路と、を備えたことを特徴とするコンバータであって、
前記制御回路は、
前記第1回路のスイッチング素子及び前記第2回路のスイッチング素子のオンとオフを制御する制御値に定期的に更新値を加算して更新し、前記第3及び第4端子間側から出力される電圧、電流もしくは電力の検出値又は前記第1及び第2端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように制御しており、
前記検出値の変動が所定状態にあるときに前記変動に関わらず前記検出値を定常値とみなして前記制御値の更新を停止することを特徴とする。
図1は、本実施形態のコンバータを説明する回路である。なお、コンデンサ(Ca〜Cd)の接続は任意である。
本コンバータは、
1次巻線と2次巻線とを有するトランス(11)と、
逆並列ダイオード(D1−D4)と並列コンデンサ(C1−C4)とがそれぞれ並列に接続されたスイッチ素子(Q1−Q4)を有するスイッチング素子(S1−S4)を上下アームとして第1端子(T1)と第2端子(T2)との間にそれぞれ並列に接続された第1レグ(12)と第2レグ(13)を有し、前記1次巻線側に接続される第1回路(1)と、
一方向性素子(D5−D8)のブリッジ接続で構成されるブリッジ接続回路を有し、前記ブリッジ接続回路の整流出力側が第3端子及び第4端子(T3,T4)に接続され、交流入力側が前記2次巻線側に接続される第2回路(2)と、
前記第1レグ(12)の上下アームの接続点側と前記第2レグ(13)の上下アームの接続点側との間に前記1次巻線を介して又は前記ブリッジ接続回路内で前記一方向性素子同士が同じ極性で直列に接続される接続点側と前記一方向性素子同士が同じ極性で直列に接続される他方の接続点側との間に前記2次巻線を介して接続されるインダクタンス手段(L)と、
前記第1又は第2レグ(12又は13)の上アームのスイッチング素子(S1又はS3)と前記第2又は第1レグ(13又は12)の下アームのスイッチング素子(S4又はS2)とを組にして交互にオンオフさせて前記第1、第2端子(T1とT2)側から入力される直流を交流に変換させて前記第1回路(1)から出力させ、前記組となるスイッチング素子(S1とS4又はS3とS2)を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグ(12又は13)の上アームのスイッチング素子(S1又はS3)と前記第2又は第1レグ(13又は12)の下アームのスイッチング素子(S4又はS2)のうち一方の前記スイッチング素子(S3又はS4)を他方の前記スイッチング素子(S2又はS1)より先にオフさせる制御回路(3)と、を備えたことを特徴とするコンバータであって、
前記ブリッジ接続回路の一方向性素子の2つ(D5、D6)は、スイッチ素子(Q5,Q6)と並列コンデンサ(C5,C6)を並列接続して構成されるスイッチング素子(S5,S6)がそれぞれ並列に接続され、
前記制御回路(3)は、
前記第1回路(1)のスイッチング素子(S1−S4)及び前記第2回路(2)のスイッチング素子(S5とS6)のオンとオフを制御する制御値(AVR)に定期的に更新値(ΔAVR)を加算して更新し、前記第3及び第4端子(T3とT4)間側から出力される電圧、電流もしくは電力の検出値又は前記第1及び第2端子(T1とT2)間側から入力される電圧、電流又は電力の検出値(target)が目標値(target_ref)に近づくように制御しており、
前記検出値の変動が所定状態にあるときに前記変動に関わらず前記検出値を定常値とみなして前記制御値(AVR)の更新を停止することを特徴とする。
本実施形態のコンバータの制御回路3は、出力電圧検出手段18が検出した検出値と目標値とのずれをモニタしており、当該ずれが所定状態にある場合、検出値が安定していると判断し、誤差増幅信号の増減を停止する。また、制御回路3は、誤差増幅信号の増減を停止した後、当該ずれが大きくなった場合は誤差増幅信号を増減して微調整を図る。この制御回路3の動作の結果を図5に示す。制御回路3は、時間tiでは当該ずれに追従しようとして誤差増幅信号の増減を行っているが、時間tjで当該ずれが所定状態となったと判断して誤差増幅信号の増減を停止している。制御回路3は、時間tkとtlで当該ずれが大きくなり誤差増幅信号の微調整を図り、再度誤差増幅信号の増減を停止している。
誤差(error)が前記しきい値α以下且つ誤差平均値(error_average)がしきい値β以下の期間が所定時間τ1より長いという安定条件を満たす場合、検出値の変動が所定状態にあると判断することを特徴とする。
一方、制御回路3は、前記安定条件を満たさない場合、前記検出値の変動が前記所定状態にないとし、前記制御値の更新を継続する。
STEP1:前記検出値(target)と前記目標値(target_ref)との差分である誤差(error)を算出する。
STEP2:誤差(error)の時間平均である誤差平均値(error_average)を算出する。
STEP3:制御回路3は、誤差増幅信号AVRの更新値ΔAVRを求める関数Amp(X)を有しており、STEP1で算出した誤差(error)を代入して更新値ΔAVRを算出する。
STEP4:制御回路3には予めしきい値αが設定されており、制御回路3は誤差(error)としきい値αとを比較する。
STEP5:制御回路3は、STEP4で誤差(error)がしきい値αより大きい場合、内部の2つのカウンター(counter1と2)をリセットする。
STEP6:制御回路3は、誤差増幅信号AVRに更新値ΔAVRを加算して新たな誤差増幅信号AVRとする。
STEP7:制御回路3には予めしきい値βが設定されており、制御回路3はSTEP2で算出した誤差平均値(error_average)の絶対値としきい値βとを比較する。このとき、誤差平均値(error_average)の絶対値がしきい値βより大きい場合、制御回路3はSTEP5を行う。
STEP8:制御回路3は、STEP7で誤差平均値(error_average)の絶対値がしきい値β以下の場合、counter1(誤差平均値(error_average)がしきい値β以下となっている時間)と時定数τ1とを比較する。本ステップが「当該ずれが所定状態にある」か否かを判断する、つまり誤差増幅信号AVRが安定条件を満たすかか否かを判断する工程である。
STEP9:制御回路3は、STEP8でcounter1が時定数τ1以下(誤差増幅信号AVRが安定条件を満たしていない)と判断した場合、counter1に1を加算する。この後、制御回路3はSTEP6を行い、誤差増幅信号AVRの更新を行う。
STEP11:制御回路3は、STEP10でcounter2が時定数τ2以下の場合、更新値ΔAVRをゼロとするとともに、counter2に1を加算する。この後、制御回路3はSTEP6を行うが、更新値ΔAVRがゼロであるため、誤差増幅信号AVRは変化せず一定値となる。
STEP13:制御回路3は、STEP12で誤差平均値(error_average)の絶対値がしきい値γ以下の場合、更新値ΔAVRをゼロとするとともに、counter2もゼロとする。この後、制御回路3はSTEP6を行うが、更新値ΔAVRがゼロであるため、誤差増幅信号AVRは変化せず一定値でセンタリングは行われない。
STEP14:制御回路3は、STEP12で誤差平均値(error_average)の絶対値がしきい値γより大きい場合、STEP3で計算した更新値ΔAVRに緩和係数Kを乗じて新たな更新値ΔAVRとするとともに、counter2をゼロとする。この後、制御回路3はSTEP6を行い、誤差増幅信号AVRは更新値ΔAVR分だけセンタリングすることになる。
図2は、本実施形態の双方向コンバータを説明する回路である。なお、コンデンサ(Ca〜Cd)の接続は任意である。本実施形態では、主に第1の実施形態に係るコンバータと異なる構成及び動作について説明する。
前記制御回路は、前記第3又は第4レグの上アームの第2回路のスイッチング素子(S5,S7)と前記第4又は第3レグの下アームの第2回路のスイッチング素子(S8,S6)とを組にして交互にオンオフさせて前記第3、第4端子側から入力される直流を交流に変換させて前記第2回路から出力させ、前記組となる第2回路のスイッチング素子(S5とS8,S7とS6)を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第3又は第4レグの上アームの第2回路のスイッチング素子(S5又はS7)と前記第4又は第3レグの下アームの第2回路のスイッチング素子(S8又はS6)とのうち一方の前記第2回路のスイッチング素子(S5又はS6)を他方の前記第2回路のスイッチング素子(S8又はS7)より先にオフさせることを特徴とする。
上記の第1、第2の実施形態では、制御回路3、23は、第2回路の出力電圧検出手段18、第1回路の出力電圧検出手段19によって検出された電圧値が目標値に近づくようにしているが、用いる検出値は出力電流値や出力電力の他にこれらの組み合わせであってもよい。同様に入力側の電圧、電流又は電力の検出値が目標値に近づくようにしてもよい。なお、一般的に、電力の検出値としては、検出された電圧及び電流を乗算した演算値を用いる。上述の出力される電圧、電流もしくは電力の検出値又は入力される電圧、電流又は電力の検出値には、これらの値にある係数を乗除算したり、ある値を加減算等したりといった演算をして得られた値も含まれる。
1・・・第1回路、2、22・・・第2回路、3、23・・・制御回路、11・・・トラ
ンス、12・・・第1レグ、13・・・第2レグ、24・・・第3レグ、25・・・第4
レグ、16、17・・・コンデンサ、18・・・第2回路の出力電圧検出手段、19・・
・第1回路の出力電圧検出手段、S1〜S4・・・第1回路のスイッチング素子、Q1〜
Q4・・・スイッチ素子、D1〜D4・・・逆並列ダイオード、C1〜C4・・・並列コ
ンデンサ、D5〜D8・・・一方向性素子(逆並列ダイオード)、S5〜S8・・・第2
回路のスイッチング素子、Q5〜Q8・・・スイッチ素子、C5〜C8・・・並列コンデ
ンサ、Ca〜Cd・・・第1〜第4コンデンサ、L・・・インダクタンス手段
Claims (5)
- 1次巻線と2次巻線とを有するトランスと、
逆並列ダイオードと並列コンデンサとがそれぞれ並列に接続されたスイッチ素子を有するスイッチング素子を上下アームとして第1端子と第2端子との間にそれぞれ並列に接続された第1レグと第2レグを有し、前記1次巻線側に接続される第1回路と、
一方向性素子のブリッジ接続で構成されるブリッジ接続回路を有し、前記ブリッジ接続回路の整流出力側が第3端子及び第4端子に接続され、交流入力側が前記2次巻線側に接続される第2回路と、
前記第1レグの上下アームの接続点側と前記第2レグの上下アームの接続点側との間に前記1次巻線を介して又は前記ブリッジ接続回路内で前記一方向性素子同士が同じ極性で直列に接続される接続点側と前記一方向性素子同士が同じ極性で直列に接続される他方の接続点側との間に前記2次巻線を介して接続されるインダクタンス手段と、
前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子とを組にして交互にオンオフさせて前記第1、第2端子側から入力される直流を交流に変換させて前記第1回路から出力させ、前記組となるスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第1又は第2レグの上アームのスイッチング素子と前記第2又は第1レグの下アームのスイッチング素子のうち一方の前記スイッチング素子を他方の前記スイッチング素子より先にオフさせる制御回路と、を備えたことを特徴とするコンバータであって、
前記ブリッジ接続回路の一方向性素子の2つ又は全ては、スイッチ素子と並列コンデンサを並列接続して構成されるスイッチング素子がそれぞれ並列に接続され、
前記制御回路は、
前記第1回路のスイッチング素子及び前記第2回路のスイッチング素子のオンとオフを制御する制御値に定期的に更新値を加算して更新し、前記第3及び第4端子間側から出力される電圧、電流もしくは電力の検出値又は前記第1及び第2端子間側から入力される電圧、電流又は電力の検出値が目標値に近づくように制御しており、
前記検出値と前記目標値との差分である誤差についてのしきい値α、及び前記誤差の時間平均である誤差平均値についてのしきい値βを有しており、
前記誤差が前記しきい値α以下且つ前記誤差平均値が前記しきい値β以下の期間が所定時間τ1より長いという安定条件を満たす場合、前記検出値の変動が所定状態にあると判断し、
前記検出値の変動が前記所定状態にあるときに前記変動に関わらず前記検出値を定常値とみなして前記制御値の更新を停止することを特徴とするコンバータ。 - 前記制御回路は、
前記誤差平均値のしきい値γ(γ<β)を有しており、
前記安定条件を満たした後、一定時間τ2毎に前記誤差平均値と前記しきい値γとを比較し、前記誤差平均値が前記しきい値γより大きい場合、前記制御値の更新を再開することを特徴とする請求項1に記載のコンバータ。 - 前記制御回路は、
前記制御値の更新を再開するとき、前記更新値に0以上1未満の緩和係数を乗じることを特徴とする請求項2に記載のコンバータ。 - 前記制御回路は、
前記安定条件を満たさない場合、前記検出値の変動が前記所定状態にないとし、前記制御値の更新を継続することを特徴とする請求項1に記載のコンバータ。 - 前記第2回路の前記ブリッジ接続回路は、前記一方向性素子の全てに前記スイッチング素子がそれぞれ並列に接続され、前記第2回路のスイッチング素子を上下アームとして第3端子と第4端子との間にそれぞれ並列に接続された第3レグと第4レグで構成され、
前記制御回路は、前記第3又は第4レグの上アームの第2回路のスイッチング素子と前記第4又は第3レグの下アームの第2回路のスイッチング素子とを組にして交互にオンオフさせて前記第3、第4端子側から入力される直流を交流に変換させて前記第2回路から出力させ、前記組となる第2回路のスイッチング素子を交互にオンオフ制御するにあたり、オン状態にある前記組となる前記第3又は第4レグの上アームの第2回路のスイッチング素子と前記第4又は第3レグの下アームの第2回路のスイッチング素子とのうち一方の前記第2回路のスイッチング素子を他方の前記第2回路のスイッチング素子より先にオフさせることを特徴とする請求項1から請求項4のいずれかに記載のコンバータを備えた双方向コンバータ。
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