JP7250097B1 - 電力変換装置 - Google Patents

Abstract

【課題】カレントトランスを用いて電流検出を行う電力変換装置において、出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を実現する。【解決手段】インバータ回路３と、トランス４と、整流回路５と、平滑回路６と、カレントトランス８１を有する入力電流検出部８と、インバータ回路３を制御する制御部７と、を備え、制御部７はデューティ比に基づいてオフセット電圧を定め、入力電流検出部８によって検出される入力電流を電圧に変換した検出電圧にオフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合、インバータ回路３を制御して出力制限を行う。【選択図】図１

Description

本願は、電力変換装置に関するものである。

近年、環境に優しい自動車として、電気自動車（ＥＶ：Ｅｌｅｃｔｒｉｃ Ｖｅｈｌｅ）あるいはＨＥＶ（Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）およびＰＨＥＶ（Ｐｌｕｇ－ｉｎ Ｈｙｂｒｉｄ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ）等のハイブリッド自動車が開発されている。
これらの自動車には、電力変換装置として、例えば、走行用の電動モータを駆動させる駆動用電池から制御回路を動作させるための補機用電池の充電を行うため、絶縁型降圧ＤＣ／ＤＣコンバータが用いられている。このような自動車の分野では、電力変換装置の高信頼性が急務となっている。

電気自動車用の電力変換装置では、負荷変動によって出力電流を定格電流以上にする必要がある場合、出力電圧を低下させる出力制限機能が実装されている。この出力制限機能は、出力電圧を低下させることで、電力変換装置内部の過電流を抑制し、電力変換装置を保護する。出力制限機能では、出力制限開始電流が入出力電圧条件の変動に関わらず一定であることが求められる。

入出力電圧が変化した場合に、入力電流のピーク値が変化することによる出力電流開始電流の変動を抑制するため、カレントトランスによって検出した入力電流に基づいた検出電圧に、入力電圧および出力電圧の検出値に基づいたオフセット電圧を加算した補正検出電圧を、閾値電圧と比較し、閾値電圧以上である場合、出力制限を行う電力変換装置が開示されている（例えば、特許文献１）。

特許第６６３６５９５号公報

しかし、特許文献１のカレントトランスを用いた電流検出ではデューティ比増大によるリセット電流の増加に起因して、実際の電流値と検出電圧とが大きく乖離する問題がある。特許文献１では、カレントトランスによる検出誤差の影響を考慮していないため、出力制限開始電流が変動し、出力制限機能が十分に発揮されない。

本願は、上記のような課題を解決するための技術を開示するものであり、カレントトランスを用いて電流検出を行う電力変換装置において、出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置を提供することを目的とする。

本願に開示される電力変換装置は、直流電源に接続されるとともに、複数のスイッチング素子を有し、スイッチング素子のオン／オフ制御により、入力される直流電圧から交流電圧を生成するインバータ回路と、１次巻線と２次巻線とを有し、インバータ回路により１次巻線の両端に印加される電圧を異なる電圧に変換して２次巻線に出力するトランスと、トランスの２次巻線から出力される交流電圧を整流する整流回路と、平滑リアクトルを含み、整流回路の出力を平滑する平滑回路と、直流電源とインバータ回路との間に直列に接続されたカレントトランスを有し、インバータ回路の入力電流を検出する入力電流検出部と、インバータ回路を制御する制御部と、を備え、制御部は、スイッチング素子をオン／オフ制御するデューティ比に基づいて、カレントトランスによる検出誤差を打ち消すようにオフセット電圧を定め、入力電流検出部によって検出される入力電流を電圧に変換した検出電圧にオフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合は、インバータ回路を制御することで出力制限を行うものである。
本願に開示される電力変換装置は、直流電源に接続されるとともに、複数のスイッチング素子を有し、スイッチング素子のオン／オフ制御により、入力される直流電圧から交流電圧を生成するインバータ回路と、１次巻線と２次巻線とを有し、前記インバータ回路により１次巻線の両端に印加される電圧を異なる電圧に変換して２次巻線に出力するトランスと、トランスの２次巻線から出力される交流電圧を整流する整流回路と、平滑リアクトルを含み、整流回路の出力を平滑する平滑回路と、直流電源とインバータ回路との間に直列に接続されたカレントトランスを有し、インバータ回路の入力電流を検出する入力電流検出部と、インバータ回路を制御する制御部と、を備え、制御部は、スイッチング素子をオン／オフ制御するデューティ比に基づいてオフセット電圧を定め、入力電流検出部によって検出される入力電流を電圧に変換した検出電圧にオフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合は、インバータ回路を制御して出力制限を行い、制御部は、デューティ比とあらかじめ定めた基準デューティ比との差の絶対値が増加するにしたがいオフセット電圧を増加させ、絶対値が減少するにしたがいオフセット電圧を減少させるものである。

本願に開示される電力変換装置によれば、カレントトランスを用いて電流検出を行う電力変換装置において、出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置が得られる。

実施の形態１による電力変換装置の構成図である。 実施の形態１による電力変換装置における動作モード１の電流経路説明図である。 実施の形態１による電力変換装置における動作モード２の電流経路説明図である。 実施の形態１による電力変換装置における動作モード３の電流経路説明図である。 実施の形態１による電力変換装置における動作モード４の電流経路説明図である。 実施の形態１による電力変換装置における動作モード切替のタイミングチャートである。 実施の形態１による電力変換装置における制御部の出力制限機能の説明図である。 実施の形態１による電力変換装置における制御部の構成図である。 実施の形態１による電力変換装置における入力電流検出部の構成図である。 実施の形態１による電力変換装置における入力電流検出部のターンオン期間の電流経路説明図である。 実施の形態１による電力変換装置における入力電流検出部のターンオフ期間の電流経路説明図である。 実施の形態１による電力変換装置における入力電流検出部のデューティ比と入力電流誤差率の関係の説明図である。 実施の形態１による電力変換装置における制御部の出力制限機能に対する入力電流検出部の検出誤差の影響説明図である。 図１４Ａおよび図１４Ｂは、実施の形態１による電力変換装置における制御部のデューティ比に対するオフセット電圧の説明図である。 実施の形態１による電力変換装置における比較例の異なる入出力条件に対する出力電流の説明図である。 実施の形態１による電力変換装置における異なる入出力条件に対する出力電流の説明図である。 実施の形態１による電力変換装置における制御部のデューティ比に対するオフセット電圧の説明図である。 実施の形態１による電力変換装置における制御部のハードウェア構成例のブロック図である。

実施の形態１．
実施の形態１は、直流電圧から交流電圧を生成するインバータ回路と、異なる電圧に変換するトランスと、交流電圧を整流する整流回路と、平滑リアクトルを含む平滑回路と、カレントトランスを有し入力電流を検出する入力電流検出部と、インバータ回路を制御する制御部と、を備え、制御部はデューティ比に基づいてオフセット電圧を定め、入力電流検出部によって検出される入力電流を電圧に変換した検出電圧にオフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合、インバータ回路を制御して出力制限を行う電力変換装置に関するものである。

以下、実施の形態１に係る電力変換装置の構成および動作について、図１～図１８に基づいて説明する。
なお、各図において、同一部分もしくは相当部分は、同一符号で示し、重複する説明は、省略する。

まず、実施の形態１の電力変換装置の構成を図１に基づいて説明する。
なお、高圧バッテリ２１、低圧バッテリ２２、および負荷２３は電力変換装置の構成要素ではないが、電力変換装置の動作上関連しているため、特に区別せずに説明する。

電力変換装置１は、ＤＣ－ＤＣコンバータとして機能する電力変換器２、電力変換器２を制御する制御部７、入力電流検出部８、入力電圧検出部９、および出力電圧検出部１０を備える。なお、図１では、入力電流検出部８をＡ、入力電圧検出部９をＳＶ１、および出力電圧検出部１０をＳＶ２と記載している。
また、電力変換装置１の入力側に高圧バッテリ２１が接続され、電力変換装置１の出力側に負荷２３および低圧バッテリ２２が接続されている。なお、図１では、負荷２３をＬと記載している。

電力変換器２は、複数の半導体スイッチング素子３ａ～３ｄによって構成されるインバータ回路３、１次巻線４ａおよび２次巻線４ｂによって構成されるトランス４、ダイオード５ａおよび５ｂによって構成される整流回路５、平滑リアクトル６ａおよび平滑コンデンサ６ｂによって構成される平滑回路６を備える。
インバータ回路３は、制御部７によって半導体スイッチング素子３ａ～３ｄのそれぞれがオン／オフでスイッチング制御されることで、入力される直流電圧を交流電圧に変換する。

インバータ回路３の半導体スイッチング素子３ａおよび３ｃは、高圧バッテリ２１の正極側となる上アームに設けられ、半導体スイッチング素子３ｂおよび３ｄは、高圧バッテリ２１の負極側となる下アームに設けられている。半導体スイッチング素子３ａのソースおよび３ｂのドレインが接続される接続点は、１次巻線４ａの第１端に接続されている。半導体スイッチング素子３ｃのソースおよび３ｄのドレインが接続される接続点は、１次巻線４ａの第２端に接続されている。

半導体スイッチング素子３ａ～３ｄとしては、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を用いることができる。

トランス４は、インバータ回路３によって変換される交流電圧を変圧する機能を持つ。トランス４の２次巻線４ｂは、第１の２次巻線および第２の２次巻線の２つの巻線が直列に接続された構成をとる。

整流回路５は、ダイオード整流回路であり、トランス４によって変圧された交流電圧を整流する機能を持つ。ダイオード５ａのアノードは、トランス４の２次巻線４ｂの第１端に接続され、カソードは平滑リアクトル６ａに接続されている。ダイオード５ｂのアノードは、トランス４の２次巻線４ｂの第２端に接続され、カソードは平滑リアクトル６ａに接続されている。

平滑回路６は、整流回路５の出力を平滑化する機能を持つ。平滑リアクトル６ａの第１端は、ダイオード５ａおよび５ｂのカソードと接続され、平滑リアクトル６ａの第２端は、平滑コンデンサ６ｂの第１端と接続されている。平滑コンデンサ６ｂの第２端は、トランス４の２次巻線４ｂを構成する第１および第２の２次巻線の２つの巻線が直列に接続された接続点と接続されている。

次に、入力電流検出部８、入力電圧検出部９、および出力電圧検出部１０について説明する。
説明に際して、インバータ回路３に対し入力される電流を入力電流Ｉｉｎ、入力される電圧を入力電圧Ｖｉｎと定義する。平滑回路６から出力される電圧を出力電圧Ｖｏｕｔ、出力される電流を出力電流Ｉｏｕｔと定義する。また、平滑リアクトル６ａに流れる電流をリアクトル電流ＩＬｆと定義する。

入力電流検出部８は、高圧バッテリ２１と直列に接続され、入力電流Ｉｉｎを検出する。入力電圧検出部９は、高圧バッテリ２１と並列に接続され、入力電圧Ｖｉｎを検出する。出力電圧検出部１０は、負荷２３および低圧バッテリ２２と並列に接続され、出力電圧Ｖｏｕｔを検出する。
なお、入力電流検出部８には、カレントトランス（ＣＴ：Ｃｕｒｒｅｎｔ Ｔｒａｎｓｆｏｒｍｅｒ）が用いられる。入力電圧検出部９および出力電圧検出部１０には、例えば、電圧センサが用いられる。

なお、図１に示しているように、制御部７は、入力電流検出部８から入力電流Ｉｉｎを取得し、入力電圧検出部９から入力電圧Ｖｉｎを取得し、出力電圧検出部１０から出力電圧Ｖｏｕｔを取得する。また、制御部７は、インバータ回路３の半導体スイッチング素子３ａ～３ｄのそれぞれをスイッチング制御する。

次に、電力変換装置１の基本動作を動作モード１～動作モード４の電流経路説明図である図２～図５、および動作モード切替のタイミングチャートである図６に基づいて説明する。

電力変換装置１は、半導体スイッチング素子３ａ～３ｄのスイッチング状態に応じた４つの動作モードを有しており、一連の動作はスイッチング周期Ｔｓｗごとに行われる。

図２に示す動作モード１では、半導体スイッチング素子３ａおよび３ｄがオンの状態であり、半導体スイッチング素子３ｂおよび３ｃがオフの状態である。この場合、トランス４の１次側に流れる電流は、高圧バッテリ２１、半導体スイッチング素子３ａ、１次巻線４ａ、および半導体スイッチング素子３ｄの経路で流れる。トランス４は、１次側から２次側に電力を伝達する。トランス４の２次側に流れる電流は、２次巻線４ｂ、ダイオード５ａ、平滑リアクトル６ａ、および負荷２３の経路で流れる。

図３に示す動作モード２では、半導体スイッチング素子３ａ～３ｄが全てオフの状態である。この場合、トランス４の１次側には電流が流れず、トランス４の１次側から２次側に電力が伝達されない。ただし、２次側では、平滑リアクトル６ａの自己誘導によって、負荷２３、２次巻線４ｂ、ダイオード５ａ、ダイオード５ｂ、および平滑リアクトル６ａの経路で電流が流れる。この場合、トランス４の２次側には、電圧が発生しないので、リアクトル電流ＩＬｆが減少する。

図４に示す動作モード３では、半導体スイッチング素子３ｂおよび３ｃがオンの状態であり、半導体スイッチング素子３ａおよび３ｄがオフの状態である。この場合、トランス４の１次側に流れる電流は、高圧バッテリ２１、半導体スイッチング素子３ｃ、１次巻線４ａ、および半導体スイッチング素子３ｂの経路で流れる。トランス４は、１次側から２次側に電力を伝達する。トランス４の２次側に流れる電流は、２次巻線４ｂ、ダイオード５ｂ、平滑リアクトル６ａ、および負荷２３の経路で流れる。

図５に示す動作モード４では、半導体スイッチング素子３ａ～３ｄが全てオフの状態である。この場合、トランス４の１次側には電流が流れず、トランス４の１次側から２次側に電力が伝達されない。ただし、２次側では、平滑リアクトル６ａの自己誘導によって、負荷２３、２次巻線４ｂ、ダイオード５ａ、ダイオード５ｂ、および平滑リアクトル６ａの経路で電流が流れる。この場合、トランス４の２次側には、電圧が発生しないので、リアクトル電流ＩＬｆが減少する。

次に、制御部７が行う動作モード１～動作モード４の切り替えにについて、図６に基づいて説明する。
なお、図６では、半導体スイッチング素子３ａ～３ｄのゲート波形（すなわち、オンとオフの状態）、トランス４の１次側電圧Ｖ１、入力電流Ｉｉｎ、およびリアクトル電流ＩＬｆの各時間変化が図示されている。
図６に示すように、制御部７は、半導体スイッチング素子３ａ～３ｄのそれぞれをスイッチング制御しながら、各半導体スイッチング素子３ａ～３ｄのデューティ比Ｄを調整することで、出力電圧Ｖｏｕｔが目標値Ｖｔになるように制御する。

動作モード１および動作モード３は、式（１）で表される関係が成り立つ。
ここで、トランス４の１次巻線４ａに印加される電圧をＶ１、２次巻線４ｂに印加される電圧をＶ２、１次巻線４ａに流れる電流をＩ１、および２次巻線４ｂに流れる電流をＩ２と定義する。また、１次巻線４ａの巻数をＮ１、２次巻線４ｂの巻数をＮ２と定義し、Ｎ１／Ｎ２はトランス４の巻数比である。

Ｎ１／Ｎ２＝Ｖ１／Ｖ２＝Ｉ２／Ｉ１ 式（１）

このとき、Ｖ１には入力電圧Ｖｉｎが印加されるため、式（２）が得られる。

Ｎ１／Ｎ２＝Ｖｉｎ／Ｖ２ 式（２）

トランス４の２次側には、トランス４の１次側に印加された入力電圧Ｖｉｎを、巻数比（Ｎ１／Ｎ２）で除した値である電圧Ｖ２が出力される。すなわち、Ｖ２＝（１／（Ｎ１／Ｎ２））×Ｖｉｎ＝（Ｎ２／Ｎ１）×Ｖｉｎで表される関係が成り立つ。

平滑リアクトル６ａの両端には、電圧Ｖ２と出力電圧Ｖｏｕｔとの差分の大きさ、すなわち、｜Ｖ２－Ｖｏｕｔ｜で表される電圧が印加される。したがって、図６から分かるように、動作モード１および動作モード３では、リアクトル電流ＩＬｆが増加する。
また、トランス４の１次側には、リアクトル電流ＩＬｆを巻数比（Ｎ１／Ｎ２）で除した値である入力電流Ｉｉｎが流れる。すなわち、Ｉｉｎ＝（１／（Ｎ１／Ｎ２））×ＩＬｆ＝（Ｎ２／Ｎ１）×ＩＬｆで表される関係が成り立つ。

動作モード２および動作モード４では、半導体スイッチング素子３ａ～３ｄは、制御部７によってオフに制御されるため、トランス４の１次巻線４ａに印加される電圧Ｖ１への印加電圧はゼロとなる。すなわち、半導体スイッチング素子３ａ～３ｄは、すべてオフとなるためＩｉｎ＝０となる。
平滑リアクトル６ａの両端には、出力電圧Ｖｏｕｔが印加されるためリアクトル電流ＩＬｆは減少する。トランス４の２次側には、リアクトル電流ＩＬｆと同じ値の電流が流れるため、Ｉ２＝ＩＬｆで表される関係が成り立つ。また、トランス４の２次側では電圧が発生しないため、Ｖ２＝０となる。

次に、制御部７の出力制限機能について、図７に基づいて説明する。図７は、実施の形態１における電力変換装置１の制御部７によって行われる出力制限機能を説明するものである。なお、図７では、横軸の出力電流Ｉｏｕｔと、縦軸の出力電圧Ｖｏｕｔとの関係が図示されている。

ここで、制御部７の出力制限機能では、負荷変動によって出力電流Ｉｏｕｔを定格電流以上とする必要がある場合、出力制限が開始される。このとき、出力制限が開始される時の出力電流Ｉｏｕｔを出力制限開始電流と定義する。

図７に示すように、出力電流Ｉｏｕｔが定格電流未満である場合、制御部７は、出力電圧検出部１０によって検出される出力電圧Ｖｏｕｔが目標値Ｖｔになるように、各半導体スイッチング素子３ａ～３ｄをスイッチング制御する。なお、目標値Ｖｔは、例えば、予め設定された固定値である。
このように、出力電流Ｉｏｕｔが定格電流未満の領域では、制御部７は、出力電圧Ｖｏｕｔが定電圧である目標値Ｖｔになるよう制御する。

次に、制御部７が出力制限を行う場合について説明する。
負荷変動によって出力電流Ｉｏｕｔを定格電流以上とする必要がある場合、出力制限機能によって出力制限が開始される。具体的には、制御部７が半導体スイッチング素子３ａ～３ｄの全てをオフに制御する。
これにより、図６の動作モード２、４から分かるように、リアクトル電流ＩＬｆが減少する。その結果、出力電圧Ｖｏｕｔが低下するため、出力制限機能が実現される。

制御部７が出力制限を行った場合の出力電圧Ｖｏｕｔは、図７の曲線（ＬＩ）で示すように変化する。出力電流Ｉｏｕｔが定格電流を超えることをトリガとして、出力制限が開始される。この出力制限によって、出力電圧Ｖｏｕｔが低減されていることが分かる。

なお、図７では、出力電流Ｉｏｕｔが定格電流以上になったタイミングで、すぐに出力制限が行われないよう出力制限が開始する閾値を設けている。また、出力制限から復帰する閾値は、開始する閾値と同じ値である場合を例示している。しかし、出力制限が開始される閾値と、出力制限から復帰する閾値が異なる値であっても良い。

ここで、制御部７が行う出力制限から通常制御への復帰について説明する。制御部７は入力電流検出部８の検出電流の値から出力電流を推定して、この推定値が出力制御開始電流の値以下に低下した場合に通常モードに復帰する。
なお、出力電流検出部を平滑回路６の出力側に平滑リアクトル６ａに直列に設けて、この検出電流値で直接判定することもできる。

次に、制御部７の構成を、制御部７の構成図である図８に基づいて説明する。制御部７は、閾値発生器７１、比較器７２、および加算器７３を備える。閾値発生器７１は、閾値電圧Ｖｔｈを発生させる。

比較器７２には、閾値発生器７１が発生した閾値電圧Ｖｔｈと、加算器７３から出力される補正検出電圧Ｖｄ＊とが入力される。
補正検出電圧Ｖｄ＊は、基準電位Ｖｒｅｆと、入力電流検出部８によって検出された入力電流Ｉｉｎを電圧に変換した検出電圧Ｖｄと、オフセット電圧Ｖｏｆｆｓｅｔを加算したものである。つまり、検出電圧Ｖｄは基準電位Ｖｒｅｆに対し、オフセット電圧Ｖｏｆｆｓｅｔの分だけ上昇する。
なお、閾値電圧Ｖｔｈは、出力電流の増加により、電力変換装置１の定格電力を超過しないように予め設定されている。また、基準電位Ｖｒｅｆは、検出電圧Ｖｄおよびオフセット電圧Ｖｏｆｆｓｅｔに対する基準となる。
なお、オフセット電圧Ｖｏｆｆｓｅｔについては後述する。

比較器７２は、補正検出電圧Ｖｄ＊と閾値電圧Ｖｔｈとを比較する。比較器７２による比較の結果、補正検出電圧Ｖｄ＊が閾値電圧Ｖｔｈ以上になった場合、制御部７は出力制限を行う。

次に、入力電流検出部８の構成、機能について、図９～図１３に基づいて説明する。
まず、入力電流検出部８の構成を、入力電流検出部８の構成図である図９に基づいて説明する。
入力電流検出部８は、カレントトランス８１、リセット抵抗８２、分圧抵抗８３、ダイオード８４、およびフィルタ８５を備える。
入力電流検出部８は、カレントトランス８１の１次側電流としてＩｉｎが流れることで、巻数比に応じて２次側電流が流れる。２次側電流は、分圧抵抗８３に流れることで電圧に変換され、フィルタ８５を介し、検出電圧Ｖｄとして制御部７に出力される。

ターンオン期間、ターンオフ期間の電流経路説明図である図１０、図１１では、リセット抵抗８２に流れる電流をリセット電流ｉｒｅｓ、ダイオード８４を介し分圧抵抗８３に流れる電流を電力伝送電流ｉｐｏｗｅｒと定義する。なお、図１０、図１１において、リセット電流ｉｒｅｓの矢印は電流の正の向きを表している。
図１０に示すターンオン期間において、２次側電流は、リセット抵抗８２と分圧抵抗８３の関係がリセット抵抗８２の抵抗値＞＞分圧抵抗８３の抵抗値であることから、大半が電力伝送電流ｉｐｏｗｅｒとして分圧抵抗８３に流れる。
図１１に示すターンオフ期間では、入力電流Ｉｉｎ＝０であるからカレントトランス８１の１次側から２次側への電力伝送は行われない。しかし、ターンオン期間に流れた２次側電流によりカレントトランス８１が励磁されているため、カレントトランス８１を消磁するようにリセット抵抗８２にのみリセット電流ｉｒｅｓが流れる。このとき、リセット電流ｉｒｅｓは電力伝送電流ｉｐｏｗｅｒの逆方向となる。

図１０および図１１におけるターンオン期間、ターンオフ期間にカレントトランス８１に印加される電圧Ｖｏｎ、Ｖｏｆｆは、式（３）、（４）で表される。なお、式（３）、（４）のＲ８２、Ｒ８３はそれぞれリセット抵抗８２、分圧抵抗８３の抵抗値である。

Ｖｏｎ＝Ｒ８３×（ｉｐｏｗｅｒ－ｉｒｅｓ） 式（３）

Ｖｏｆｆ＝Ｒ８２×ｉｒｅｓ 式（４）

ここで、スイッチング素子３ａ～３ｄのスイッチング周波数をｆｓｗとすると、インダクタの基本原理より式（５）が得られる。

Ｖｏｎ×（Ｄ／ｆｓｗ）＝Ｖｏｆｆ×（１－Ｄ）／ｆｓｗ 式（５）

式（３）～式（５）より、式（６）が得られる。

Ｒ８３×（ｉｐｏｗｅｒ－ｉｒｅｓ）＝Ｒ８２×ｉｒｅｓ×（（１－Ｄ）／Ｄ）
式（６）

式（６）より、リセット電流ｉｒｅｓと電力伝送電流ｉｐｏｗｅｒの関係は式（７）で表される。

ｉｒｅｓ／ｉｐｏｗｅｒ ＝（１／（（Ｒ８２×（１－Ｄ））／（Ｒ８３×Ｄ）＋１））×１００ 式（７）

電力伝送電流ｉｐｏｗｅｒに対するリセット電流ｉｒｅｓの割合を入力電流誤差率［％］とすると、例えば、リセット抵抗８２と分圧抵抗８３の抵抗値の割合を、Ｒ８２：Ｒ８３＝１００：１としたとき、式（７）より、入力電流誤差率とデューティ比Ｄの関係は図１２で表せる。なお、図１２はデューティ比Ｄと入力電流誤差率の関係の説明図であり、デューティ比Ｄが１のとき、入力電流誤差率は１００％である。
すなわち、デューティ比Ｄの増加により、リセット電流ｉｒｅｓの割合が増加することで、実際の電流値と検出電流値の乖離が拡大、すなわち電流を電圧に変換した検出電圧の乖離が拡大する。
この検出電圧の乖離による出力制限への影響を図１３で説明する。図１３は、出力制限機能に対する検出誤差の影響説明図である。
図１３中の曲線ＬＩ（図７のＬＩに対応）が理想的な出力制限電流であるが、実際は図１２に示す入力電流の検出誤差により、曲線ＬＳのように出力制限開始電流が曲線ＬＩに対し大きく乖離してしまう。

次に、デューティ比Ｄ増大による検出誤差の問題を解決するための対応を図１４に基づいて説明する。
図８で説明したように、制御部７は検出電圧Ｖｄにオフセット電圧Ｖｏｆｆｓｅｔを加算した値である補正検出電圧Ｖｄ＊と、閾値電圧Ｖｔｈとの比較に基づき出力制限を行うよう構成されている。
図１２からわかるように、入力電流誤差率はデューティ比Ｄが大きいほど大きくなるため、検出電圧Ｖｄはデューティ比Ｄが大きいほど理想的な値に対して乖離してしまう。つまり検出電圧Ｖｄの乖離分を打ち消すようにオフセット電圧を設定することで、補正検出電圧Ｖｄ＊の乖離を抑制できる。

このように、検出電圧Ｖｄはデューティ比Ｄが大きいほど実際の値に対して小さくなるため、オフセット電圧を図１４Ａに示すように、デューティ比Ｄが大きいほど大きく、デューティ比Ｄが小さいほど小さくすることで、検出電圧Ｖｄの検出誤差を打ち消し、補正検出電圧Ｖｄ＊の乖離を抑制できる。
つまり、デューティ比Ｄによる出力制限開始電流の変動を抑制できる。かつ、オフセット電圧の傾きはほぼ一定であるため、演算式はデューティ比Ｄを変数とする線形の関数とすることができる。このため、制御部７の演算負荷を低減できる。

また図１２に示す通り、デューティ比Ｄが小さい範囲では、検出電圧Ｖｄの検出誤差は非常に小さくなるため、図１４Ｂに示すように、デューティ比Ｄに閾値を設け、閾値以下ではオフセット電圧をゼロとするよう定めても同様の効果を得ることができる。
つまり、閾値以下ではオフセット電圧がゼロとなり、制御部での演算が不要となるため、演算負荷を削減できる。なお、図１４Ｂの閾値は第１の閾値である。
なお、実施の形態１では、デューティ比Ｄに対するオフセット電圧の関係は線形を例に示したが、これに限定されない。例えば、デューティ比Ｄに対するオフセット電圧の関係は非線形であってもよい。

次に入出力電圧が変化した場合の影響を図１５に基づいて説明する。
図１５は、比較例における入出力電圧条件が異なる場合にそれぞれ出力される出力電流Ｉｏｕｔを示す説明図である。
図１５に示す比較例は本実施の形態１とは異なり、オフセット電圧Ｖｏｆｆｓｅｔが無い場合である。なお、図１５では、図１２に示した入力電流の検出誤差については考慮していない。

図１５の左側は、入出力電圧条件が入力電圧Ｖｉｎ高、または出力電圧Ｖｏｕｔ低である場合のリアクトル電流ＩＬｆ、閾値電圧Ｖｔｈ、および検出電圧Ｖｄの各時間変化が図示されている。また、出力電流Ｉｏｕｔが記載されている。
図１５の右側は、入出力電圧条件が入力電圧Ｖｉｎ低、または出力電圧Ｖｏｕｔ高である場合に、リアクトル電流ＩＬｆ、閾値電圧Ｖｔｈ、および検出電圧Ｖｄの各時間変化が図示されている。また、出力電流Ｉｏｕｔが記載されている。
図１５においては、図１５の左側の出力電流Ｉｏｕｔと図１５の右の出力電流Ｉｏｕｔにばらつき（ＶＲ）が生じていることがわかる。
なお、閾値電圧Ｖｔｈは、サブハーモニック発振を抑制するために、スロープ補償を考慮して設定されている。このため、閾値電圧Ｖｔｈの波形は、図１５に示すように、鋸歯のような形状となっている。

図１５に示すように、検出電圧Ｖｄが入力電圧Ｖｉｎ、または出力電圧Ｖｏｕｔが変化すると、結果として、リアクトル電流ＩＬｆを平滑コンデンサ６ｂによって直流化した出力電流Ｉｏｕｔが変化してしまう。
このため、図１５の比較例では、入力電圧Ｖｉｎ、または出力電圧Ｖｏｕｔが変化することで、直流化した出力電流Ｉｏｕｔの間で、ばらつき（ＶＲ）が生じている。
ここで、出力電圧Ｖｏｕｔが一定であると仮定すると、デューティ比Ｄは、入力電圧Ｖｉｎが高いほど小さく、入力電圧Ｖｉｎが低いほど大きい。
同様に、入力電圧Ｖｉｎが一定であると仮定すると、デューティ比Ｄは、出力電圧Ｖｏｕｔが低いほど小さく、出力電圧Ｖｏｕｔが高いほど大きくなる。

次にこの問題を解決するための方法を説明する。すなわち、入出力電圧の変化に起因する出力電流Ｉｏｕｔのばらつきを、先に説明した入力電流の検出誤差による問題を解決するために導入したオフセット電圧を用いて、影響を抑制する方法を図１６に基づいて説明する。

図１６は、本実施の形態１における電力変換装置１によって入出力電圧条件が異なる場合にそれぞれ出力される出力電流Ｉｏｕｔを示す説明図である。ただし、図１６では、図１２に示した入力電流の検出誤差については考慮していない。
図１６の左側は、入出力電圧条件が入力電圧Ｖｉｎ高、または出力電圧Ｖｏｕｔ低である場合の実施の形態１におけるリアクトル電流ＩＬｆ、閾値電圧Ｖｔｈ、検出電圧Ｖｄ、オフセット電圧Ｖｏｆｆｓｅｔ、および補正検出電圧Ｖｄ＊の各時間変化が図示されている。また、出力電流Ｉｏｕｔが記載されている。
図１６の右側は、入出力電圧条件が入力電圧Ｖｉｎ低、または出力電圧Ｖｏｕｔ高である場合の実施の形態１におけるリアクトル電流ＩＬｆ、閾値電圧Ｖｔｈ、検出電圧Ｖｄ、オフセット電圧Ｖｏｆｆｓｅｔ、および補正検出電圧Ｖｄ＊の各時間変化が図示されている。また、出力電流Ｉｏｕｔが記載されている。
また、比較器７２で用いられる閾値電圧Ｖｔｈは、サブハーモニック発振を抑制するために、スロープ補償を考慮して設定されている。このため、閾値電圧Ｖｔｈの波形は、図１６に示すように、図１５と同様に鋸歯のような形状となっている。

比較例の図１５に対する本願実施の形態１の図１６の特徴は、オフセット電圧Ｖｏｆｆｓｅｔを導入していることである。図１６の左側の入出力電圧条件（入力電圧Ｖｉｎ高、または出力電圧Ｖｏｕｔ低）では、オフセット電圧Ｖｏｆｆｓｅｔを大きくしている。図１６の右側の入出力電圧条件（入力電圧Ｖｉｎ低、または出力電圧Ｖｏｕｔ高）では、オフセット電圧Ｖｏｆｆｓｅｔを小さくしている。
なお、図１６の補正検出電圧Ｖｄ＊は、図８で説明したように、基準電位Ｖｒｅｆと、入力電流検出部８によって検出された入力電流Ｉｉｎを電圧に変換した検出電圧Ｖｄと、オフセット電圧Ｖｏｆｆｓｅｔを加算したものである。
この結果、図１６の左側の出力電流Ｉｏｕｔと図１６の右の出力電流Ｉｏｕｔにばらつき（ＶＲ）が生じていない。

図１４に示したデューティ比Ｄの変化に伴う電流検出誤差に起因する検出電圧Ｖｄの乖離に対するオフセット電圧に加え、図１６に示した入出力電圧の変化に起因する出力電流のばらつき（変動）に対するオフセット電圧を考慮すると、オフセット電圧は図１７に示す通りとなる。
図１７における関数ＯＳ１の特性は電流検出誤差に起因する検出電圧Ｖｄの乖離に対するオフセット電圧の概略図である。関数ＯＳ２の特性は、入出力電圧の変化に起因する出力電流の変動に対するオフセット電圧の概略図である。関数ＯＳ１と関数ＯＳ２の両方を考慮すると、オフセット電圧は関数ＯＳ３の特性のようになる。
つまり、図１７に示すようにデューティ比Ｄの変化によりオフセット電圧が屈折点を持つように変化する。オフセット電圧を、デューティ比Ｄが屈折点に近づくに従いオフセット電圧が小さくなり、デューティ比Ｄが屈折点から遠ざかるに従いオフセット電圧が大きくなるように、設定する。このようにオフセット電圧を設定することで、出力制限開始電流の変動を抑制し、かつ、入出力電圧の変化による出力電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。
すなわち、図１７の屈折点は、電流検出誤差に対するオフセット電圧直線（ＯＳ１）と入出力電圧の変化に対するオフセット電圧直線（ＯＳ２）の交点である。また、この屈折点のデューティ比Ｄが基準デューティ比である。

また、オフセット電圧はデューティ比Ｄを変数とする演算式によって算出可能であり、関数ＯＳ３に示すように屈折点を持つ場合、その演算式は２次以上の関数とする必要がある。なお、図１７では、関数ＯＳ１の特性および関数ＯＳ２の特性は線形である例を示したが、これに限定されず、非線形であってもよい。
図１７では、関数ＯＳ１と関数ＯＳ２とは交点を持つ例を示したが、動作領域内で交点を持たない場合もあり得る。この場合は、関数ＯＳ１と関数ＯＳ２とを外挿してその交点を屈折点とすることができる。

関数ＯＳ１の特性は電流検出誤差に起因する検出電圧Ｖｄの乖離に対するオフセット電圧であるため、デューティ比Ｄを変数とする演算式となる。
また、関数ＯＳ２の特性は、入出力電圧の変化に起因する出力電流の変動に対するオフセット電圧であるため、入力電圧Ｖｉｎもしくは出力電圧Ｖｏｕｔを変数とする演算式となる。
すなわち、関数ＯＳ１のオフセット電圧をデューティ比Ｄに基づいて設定し、関数ＯＳ２のオフセット電圧を入力電圧または出力電圧に基づいて設定することができる。
ここで、入力電圧は、入力電圧検出部９が検出するインバータ回路３に入力される直流電圧である。出力電圧は、出力電圧検出部１０が検出する平滑回路６から出力される出力電圧である。
この場合も出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。

なお、図１７における関数ＯＳ１に関数ＯＳ２を加算することでオフセット電圧を算出してもよい。
また、図１７における屈折点のデューティ比Ｄを第２の閾値として、第２の閾値においてオフセット電圧を算出する演算式を切り替えてもよい。その場合、屈折点の前後ではオフセット電圧の傾きはほぼ一定のため、演算式はデューティ比Ｄを変数とする線形の関数とすることができる。
このように、線形の関数とすることで制御部の演算負荷を低減可能であり、制御部により安価なＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）を用いることができる。そして、出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。

オフセット電圧の算出に、デューティ比Ｄを変数とする演算式と入力電圧または出力電圧を変数とする演算式を用いる場合、制御部７がデューティ比Ｄを算出する際の処理時間は、入力電圧また出力電圧を検出する際の処理時間より短いことが好ましい。
この処理時間は、実装されているフィルタ回路による遅延および制御部７での演算及び処理時間も含む。

実施の形態１における電力変換装置１の入力、出力はバッテリに接続されていることを想定しているため、負荷電流の急変時でも電圧の変化は小さい。一方、電力変換器内部の抵抗値による電圧降下は急変し、それに伴いデューティ比Ｄも即座に変化する。このため、出力制限開始電流の変動を抑制するためにはデューティ比Ｄはより早く追従する必要がある。
したがって、制御部７がデューティ比Ｄを算出する際の処理時間は、入力電圧または出力電圧を検出する際の処理時間より短くすることで、負荷急変時においても出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。

また制御部７は、スイッチング素子を駆動する第１の制御部と、オフセット電圧及びデューティ比Ｄを算出する第２の制御部を持ち、第１の制御部と第２の制御部が異なる部品で構成されていてもよい。例えば、それぞれの機能に適した種類の部品とすることで、第１の制御部は非常に安価な汎用ＩＣを使用し、第２の制御部も低機能で安価なマイクロコンピュータを使用可能となるため、コスト低減を図ることができる。
この構成では、第２の制御部が入力電圧検出部９および出力電圧検出部１０により検出した入力電圧Ｖｉｎと出力電圧Ｖｏｕｔを用いて、下記の式（８）からデューティ比Ｄを算出することができる。このため、式（８）から算出したデューティ比Ｄを変数とした演算式によりオフセット電圧を算出することで、出力制限開始電流の変動を抑制し、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。
なお、式（８）のＫは，電力変換器２の構成で決まる定数である。

Ｄ＝Ｋ×Ｖｉｎ／Ｖｏｕｔ 式（８）

実施の形態１では、制御部７がデューティ比Ｄに基づいてオフセット電圧を定め、入力電流検出部８によって検出された入力電流を電圧に変換した検出電圧Ｖｄと、閾値電圧Ｖｔｈとに基づいて、検出電圧Ｖｄにオフセット電圧Ｖｏｆｆｓｅｔを加算した補正検出電圧Ｖｄ＊を算出する。この算出した補正検出電圧Ｖｄ＊が閾値電圧Ｖｔｈ以上である場合、制御部７はインバータ回路３を制御することで出力制限を行う。このため、電流検出誤差による出力制限開始電流の変動だけでなく、入出力電圧の変化による出力電流の変動も抑制できる。その結果、信頼性の高い出力制限機能を有する電力変換装置１を得ることができる。

なお、実施の形態１では、制御部７は、出力制限を行う場合、半導体スイッチング素子３ａ～３ｄの全てをオフに制御するように構成される場合を例示した。しかし、半導体スイッチング素子３ａ～３ｄの全てを必ずしもオフにする必要はない。
すなわち、入力電流Ｉｉｎの値が０になるような半導体スイッチング素子３ａ～３ｄの組み合わせに従って、１つ以上の半導体スイッチング素子をオフにすれば、リアクトル電流ＩＬｆを減少させて出力電圧Ｖｏｕｔを低下させることができる。

なお、実施の形態１では、電力変換器２のトランス４がセンタータップ方式の構成としたが、これに限定されない。例えば、トランス４は、２次巻線の両端がそれぞれフルブリッジ構成のダイオードの中点に接続される構成であってもよい。
なお、実施の形態１では、トランス４の２次巻線４ｂの中点が低圧バッテリ２２の負極側に接続され、２次巻線４ｂの両端がそれぞれダイオード５ａおよび５ｂのアノード側に接続されている構成としたが、これに限定されない。例えば、トランス４の２次巻線４ｂの中点が平滑リアクトル６ａに接続され、２次巻線４ｂの両端がそれぞれダイオード５ａおよび５ｂのカソード側に接続され、ダイオード５ａおよび５ｂのアノードが低圧バッテリ２２の負極側に接続されていてもよい。

なお、実施の形態１では、電力変換器２は、入力側の電圧よりも出力側の電圧が低い降圧型のコンバータとしたが、これに限定されない。例えば、電力変換器２は、入力側の電圧よりも出力側の電圧が高い昇圧型のコンバータであってもよい。

なお、実施の形態１では、電力変換器２のスイッチング方式は、ハードスイッチング方式としたが、これに限定されない。例えば、電力変換器２のスイッチング方式は、位相シフト制御方式であってもよい。この場合、制御部７は、半導体スイッチング素子３ａおよび半導体スイッチング素子３ｄを１つのスイッチング素子対として制御し、各半導体スイッチング素子３ｂおよび３ｃの位相を半周期ずらして制御する。

なお、実施の形態１では、制御部７は、オフセット電圧Ｖｏｆｆｓｅｔを検出電圧Ｖｄに加算した値である補正検出電圧Ｖｄ＊と、閾値電圧Ｖｔｈとを比較するように構成したが、これに限定されない。例えば、制御部７は、閾値電圧Ｖｔｈからオフセット電圧Ｖｏｆｆｓｅｔを減算した値である補正閾値電圧Ｖｔｈ＊と、検出電圧Ｖｄとを比較するように構成してもよい。
この場合、加算器７３は、求めたオフセット電圧Ｖｏｆｆｓｅｔを、閾値電圧Ｖｔｈから減算した値である補正閾値電圧Ｖｔｈ＊を出力する。制御部７は、入力電流検出部８によって検出される入力電流Ｉｉｎを電圧に変換した検出電圧Ｖｄと、加算器７３によって出力される補正閾値電圧Ｖｔｈ＊とを比較する。制御部７は、その比較の結果、検出電圧Ｖｄが補正閾値電圧Ｖｔｈ＊以上である場合、出力制限を行う。

なお、実施の形態１における制御部７の各機能は、処理回路によって実現される。処理回路は、専用のハードウェアであってもよく、メモリに格納されるプログラムを実行するプロセッサであってもよい。
処理回路が専用のハードウェアである場合、処理回路は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、またはこれらを組み合わせたものが該当する。

一方、処理回路がプロセッサの場合、制御部７の各機能は、ソフトウェア、ファームウェア、またはソフトウェアとファームウェアとの組み合わせにより実現される。ソフトウェアおよびファームウェアは、プログラムとして記述され、メモリに格納される。プロセッサは、メモリに記憶されたプログラムを読み出して実行することにより、各機能を実現する。
なお、各機能について、一部を専用のハードウェアで実現し、一部をソフトウェアまたはファームウェアで実現するようにしてもよい。このように、処理回路は、ハードウェア、ソフトウェア、ファームウェア、またはこれらの組み合わせによって、上述した各機能を実現することができる。

ここで、電力変換装置１の制御部７のハードウェアの一例を図１８に示す。図１８に示すようにプロセッサ２０００と記憶装置２００１から構成される。記憶装置は図示していないが、ランダムアクセスメモリ等の揮発性記憶装置と、フラッシュメモリ等の不揮発性の補助記憶装置とを備える。
また、フラッシュメモリの代わりにハードディスクの補助記憶装置を備えてもよい。プロセッサ２０００は、記憶装置２００１から入力されたプログラムを実行する。この場合、補助記憶装置から揮発性記憶装置を介してプロセッサ２０００にプログラムが入力される。また、プロセッサ２０００は、演算結果等のデータを記憶装置２００１の揮発性記憶装置に出力してもよいし、揮発性記憶装置を介して補助記憶装置にデータを保存してもよい。

本願は、例示的な実施の形態が記載されているが、実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合が含まれるものとする。

１ 電力変換装置、２ 電力変換器、３ インバータ回路、
３ａ，３ｂ，３ｃ，３ｄ 半導体スイッチング素子、４ トランス、４ａ １次巻線、
４ｂ ２次巻線、５ 整流回路、５ａ，５ｂ ダイオード、６ 平滑回路、
６ａ 平滑リアクトル、６ｂ 平滑コンデンサ、７ 制御部、８ 入力電流検出部、
９ 入力電圧検出部、１０ 出力電圧検出部、２１ 高圧バッテリ、
２２ 低圧バッテリ、２３ 負荷、７１ 閾値発生器、７２ 比較器、７３ 加算器、
８１ カレントトランス、８２ リセット抵抗、８３ 分圧抵抗、８４ ダイオード、
８５ フィルタ、２０００ プロセッサ、２００１ 記憶装置。

Claims (11)

1. 直流電源に接続されるとともに、複数のスイッチング素子を有し、前記スイッチング素子のオン／オフ制御により、入力される直流電圧から交流電圧を生成するインバータ回路と、
   １次巻線と２次巻線とを有し、前記インバータ回路により前記１次巻線の両端に印加される電圧を異なる電圧に変換して前記２次巻線に出力するトランスと、
   前記トランスの前記２次巻線から出力される交流電圧を整流する整流回路と、
   平滑リアクトルを含み、前記整流回路の出力を平滑する平滑回路と、
   前記直流電源と前記インバータ回路との間に直列に接続されたカレントトランスを有し、前記インバータ回路の入力電流を検出する入力電流検出部と、
   前記インバータ回路を制御する制御部と、を備え、
   前記制御部は、
   前記スイッチング素子をオン／オフ制御するデューティ比に基づいて、前記カレントトランスによる検出誤差を打ち消すようにオフセット電圧を定め、
   前記入力電流検出部によって検出される前記入力電流を電圧に変換した検出電圧に前記オフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合は、前記インバータ回路を制御して出力制限を行う電力変換装置。
2. 前記制御部は、
   前記デューティ比が増加するにしたがい前記オフセット電圧を増加させ、
   前記デューティ比が減少するにしたがい前記オフセット電圧を減少させる請求項１に記載の電力変換装置。
3. 前記制御部は、
   前記デューティ比があらかじめ定めた第１の閾値以下では、前記オフセット電圧をゼロとし、
   前記デューティ比が前記第１の閾値を越えた場合、前記オフセット電圧を増加させる請求項１に記載の電力変換装置。
4. 直流電源に接続されるとともに、複数のスイッチング素子を有し、前記スイッチング素子のオン／オフ制御により、入力される直流電圧から交流電圧を生成するインバータ回路と、
   １次巻線と２次巻線とを有し、前記インバータ回路により前記１次巻線の両端に印加される電圧を異なる電圧に変換して前記２次巻線に出力するトランスと、
   前記トランスの前記２次巻線から出力される交流電圧を整流する整流回路と、
   平滑リアクトルを含み、前記整流回路の出力を平滑する平滑回路と、
   前記直流電源と前記インバータ回路との間に直列に接続されたカレントトランスを有し、前記インバータ回路の入力電流を検出する入力電流検出部と、
   前記インバータ回路を制御する制御部と、を備え、
   前記制御部は、
   前記スイッチング素子をオン／オフ制御するデューティ比に基づいてオフセット電圧を定め、
   前記入力電流検出部によって検出される前記入力電流を電圧に変換した検出電圧に前記オフセット電圧を加算した補正検出電圧が、閾値電圧以上である場合は、前記インバータ回路を制御して出力制限を行い、
   前記制御部は、
   前記デューティ比とあらかじめ定めた基準デューティ比との差の絶対値が増加するにしたがい前記オフセット電圧を増加させ、
   前記絶対値が減少するにしたがい前記オフセット電圧を減少させる電力変換装置。
5. 前記インバータ回路に入力される前記直流電圧を検出する入力電圧検出部と、
   前記平滑回路から出力される出力電圧を検出する出力電圧検出部と、を備え、
   前記制御部は、
   前記入力電圧検出部によって検出される前記直流電圧、および前記出力電圧検出部によって検出される前記出力電圧に基づき、前記デューティ比を定める請求項１から請求項４のいずれか１項に記載の電力変換装置。
6. 前記制御部は、
   前記スイッチング素子を駆動する第１の制御部と、前記オフセット電圧を定める第２の制御部を備え、
   前記第１の制御部と、前記第２の制御部は、それぞれの機能に適した種類の部品で構成されている請求項１から請求項５のいずれか１項に記載の電力変換装置。
7. 前記インバータ回路に入力される前記直流電圧を検出する入力電圧検出部を備え、
   前記制御部は、
   前記デューティ比に加え、前記入力電圧検出部によって検出される前記直流電圧に基づき、前記オフセット電圧を定める請求項１から請求項４のいずれか１項に記載の電力変換装置。
8. 前記平滑回路から出力される出力電圧を検出する出力電圧検出部を備え、
   前記制御部は、
   前記デューティ比に加え、前記出力電圧検出部によって検出される前記出力電圧に基づき、前記オフセット電圧を定める請求項１から請求項４のいずれか１項に記載の電力変換装置。
9. 前記インバータ回路に入力される前記直流電圧を検出する入力電圧検出部および前記平滑回路から出力される出力電圧を検出する出力電圧検出部の両方、もしくは、いずれか一方を備え、
   前記制御部は、
   前記デューティ比を算出する際の処理時間が、
   前記入力電圧検出部によって前記直流電圧を検出する際の処理時間または、
   前記出力電圧検出部によって前記出力電圧を検出する際の処理時間よりも短い請求項１から請求項４のいずれか１項に記載の電力変換装置。
10. 前記制御部は、
    前記デューティ比に基づく演算式により前記オフセット電圧を定め、かつ、
    前記デューティ比に第２の閾値を設け、前記第２の閾値により前記演算式を切り替える請求項４に記載の電力変換装置。
11. 前記第２の閾値は前記基準デューティ比とする請求項１０に記載の電力変換装置。

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