JP6336784B2 - デジタル制御電源回路の制御回路、制御方法およびそれを用いたデジタル制御電源回路、ならびに電子機器および基地局 - Google Patents
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Description
フィードフォワードデータの更新を中断することにより、補償器のゲインを過去の値に維持することができる。
「一体集積化」とは、回路の構成要素のすべてが半導体基板上に形成される場合や、回路の主要構成要素が一体集積化される場合が含まれ、回路定数の調節用に一部の抵抗やキャパシタなどが半導体基板の外部に設けられていてもよい。
係数演算器120は、入力されたフィードフォワードデータDFFにもとづいて、以下の式にしたがってゲイン係数GFを演算する。
GF=KF×(VFFS −1−1)+1
逆数演算器122は、VFFS(=DFF)の逆数を演算する。加算器124は、VFFSの逆数から1を減算する。乗算器126は、加算器124の出力に係数KFを乗算する。加算器128は、乗算器126の出力に1を加算する。なお、ゲイン係数GFとフィードフォワードデータDFF(入力電圧VIN)の関係は、電源回路2の形式、出力回路20のトポロジーに応じて異なる。
この電源回路2によれば、パルス信号S1aのパルス幅が短くなったときには、補償器104のゲインを更新しないこととした。したがって、入力電圧検出回路206の検出電圧VFFSが、入力電圧VINに応じた電圧レベルVIN×nS/nPまで到達しない場合に、小さく見積もられた入力電圧VINにもとづいてフィードフォワードがかかるのを防止できる。これにより、パルス信号S1aのパルス幅が短い状態が持続したとしても発振を抑制することができる。
実施の形態では、更新制御部111によって、フィードフォワードデータDFFの更新の有無を制御する場合を説明したが、本発明はそれには限定されない。
図6は、第1変形例に係るフィードフォワードコントローラ110aおよび補償器104の構成例を示すブロック図である。フィードフォワードコントローラ110aにおいて、更新制御部111は、係数演算器120の後段に設けられる。更新制御部111aおよび係数演算器120の機能は、図4のそれらと同様である。
図7は、第2変形例に係るフィードフォワードコントローラ110bおよび補償器104の構成例を示すブロック図である。更新制御部111bの機能は、図4や図6のそれとは異なっている。更新制御部111bは、パルス信号S1aのパルス幅が最小値TMINより長いサイクルにおいて、第2A/Dコンバータ108に入力されるストローブ信号SSHを通過させ、短いサイクルにおいてストローブ信号SSHをマスク(遮断)する。これにより、パルス信号S1aのパルス幅が最小値TMINより短いサイクルでは、第2A/Dコンバータ108によるサンプルホールドが行われなくなるため、フィードフォワードデータDFFの更新が中断され、前回のフィードフォワードデータDFFが維持される。
補償器104の構成は、図4のそれには限定されない。デジタル補償器130は、PID制御に代えて、PI制御やP制御を行ってもよい。また乗算器132の配置も特に限定されず、デジタル補償器130の内部で生成される中間データに、フィードフォワード用のゲイン係数GFを乗算する構成としてもよい。係数演算器120における演算式は、乗算器132が配置される場所に応じて変更すればよい。
実施の形態では、デューティ指令値S5と所定値TMINに応じたしきい値との比較により、パルス信号S1aのパルス幅と所定値TMINの大小関係を判定する場合を説明したが本発明はそれには限定されない。たとえばパルス信号S1aのパルス幅をカウンタを用いてカウントし、得られたカウント値を所定値TMINを比較してもよい。あるいは、所定値TMINに対応したパルス幅を有する比較パルスを生成し、比較パルスとパルス信号を論理演算することで、パルス幅の大小関係を判定してもよい。
実施の形態では、デジタルパルス変調器106が電圧モードのパルス幅変調を行う場合を説明したが、変調方式は特に限定されない。パルス幅変調に代えて、オン時間が変化しうるその他の変調方式、たとえばピーク電流モードや平均電流モードの変調器を備える制御回路においても本発明は有効である。
(第6変形例)
実施の形態では、アクティブクランプ方式のフォワードコンバータについて説明したが本発明はそれには限定されない。本発明はアクティブクランプ方式ではなく、1次側のスイッチングトランジスタが1個のコンバータに適用してもよい。また、フォワードコンバータではなく、フライバックコンバータに適用してもよい。またトランスT1の2次側にダイオードを有するダイオード整流型のコンバータにも適用可能である。したがって本発明は、絶縁型のコンバータに広く適用可能であり、当業者によれば、本発明は、特定の出力回路20のトポロジーに限定されることなく適用可能であることが理解される。
最後に、電源回路2の用途を説明する。図8(a)、(b)は、電源回路2を備える電子機器を示すブロック図である。図8(a)の電子機器1aは、商用交流電源4からの交流電圧を整流するブリッジ回路6と、平滑キャパシタ8と、上述の電源回路2と、負荷9を備える。この場合、電源回路2としては、非絶縁型の降圧、昇圧、あるいは昇降圧コンバータなどが好適に利用できる。電子機器1aは、たとえば移動体通信用の基地局、テレビやPC、冷蔵庫などの家電製品、ファクシミリやコピー機などのOA機器、工作機械、などが例示される。
Claims (20)
- 絶縁型のデジタル制御電源回路の制御回路であって、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換する第1A/Dコンバータと、
前記デジタル制御電源回路の入力電圧に応じた検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換する第2A/Dコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記補償器のゲインをフィードフォワードデータに応じて調節するとともに、前記パルス信号のパルス幅が所定値より短いときに、前記補償器のゲインの更新を中断するフィードフォワードコントローラと、
を備え、
前記制御回路は、前記絶縁型のデジタル制御電源回路に含まれるトランスの2次側に配置されることを特徴とする制御回路。 - 前記フィードフォワードコントローラは、前記パルス信号のパルス幅が所定値より短いときに、前記フィードフォワードデータの更新を中断することを特徴とする請求項1に記載の制御回路。
- 前記補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含み、
前記フィードフォワードコントローラは、前記フィードフォワードデータにもとづいて前記ゲイン係数を演算する係数演算器を含み、前記パルス信号のパルス幅が所定値より短いときに、前記ゲイン係数の更新を中断することを特徴とする請求項1に記載の制御回路。 - 前記補償器は、その内部データに可変のゲイン係数を乗算する乗算器を含み、
前記フィードフォワードコントローラは、
前記フィードフォワードデータを保持するメモリと、
前記メモリに格納された前記フィードフォワードデータと、前記第2A/Dコンバータから出力される前記フィードフォワードデータを受け、前記パルス幅が前記所定値より短いときに前記メモリに格納された前記フィードフォワードデータを選択し、前記パルス幅が前記所定値より長いときに前記第2A/Dコンバータから出力されるフィードフォワードデータを選択するセレクタと、
前記セレクタにより選択された前記フィードフォワードデータにもとづいて前記ゲイン係数を演算する係数演算器と、
を含むことを特徴とする請求項1に記載の制御回路。 - 前記フィードフォワードコントローラは、
前記フィードフォワードデータにもとづいてゲイン係数を演算する係数演算器と、
前記ゲイン係数を保持するメモリと、
前記メモリに格納された前記ゲイン係数と、前記係数演算器から出力される前記ゲイン係数を受け、前記パルス幅が前記所定値より短いときに前記メモリに格納された前記ゲイン係数を選択し、前記パルス幅が前記所定値より長いときに前記係数演算器から出力される前記ゲイン係数を選択するセレクタと、
を含むことを特徴とする請求項1に記載の制御回路。 - 前記フィードフォワードコントローラは、前記デューティ指令値を前記所定値に応じたしきい値と比較するコンパレータを含むことを特徴とする請求項1から5のいずれかに記載の制御回路。
- 前記補償器は、
前記誤差データが入力され、PID(比例、積分、微分)制御を行うデジタル補償器と、
前記デジタル補償器の出力と、前記ゲイン係数を乗算する乗算器と、
を含むことを特徴とする請求項4に記載の制御回路。 - ひとつの半導体基板に一体集積化されることを特徴とする請求項1から7のいずれかに記載の制御回路。
- デジタル制御電源回路であって、
トランスと、前記トランスの1次側に設けられたスイッチングトランジスタと、前記トランスの2次側に設けられた整流回路と、前記トランスの2次側に生ずる電圧にもとづいて、前記デジタル制御電源回路の入力電圧に応じた電圧レベルを有する検出電圧を生成する入力電圧検出回路と、を含み、前記スイッチングトランジスタのスイッチング動作に応じた直流の出力電圧を発生させる出力回路と、
前記出力電圧にもとづいて前記スイッチングトランジスタを制御する制御回路と、
を備え、
前記制御回路は前記トランスの2次側に配置され、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換する第1A/Dコンバータと、
前記入力電圧検出回路により生成された検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換する第2A/Dコンバータと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成する誤差検出器と、
前記誤差データがゼロに近づくように値が調節されるデューティ指令値を生成する補償器と、
前記デューティ指令値を受け、前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するデジタルパルス変調器と、
前記補償器のゲインをフィードフォワードデータに応じて調節するとともに、前記パルス信号のパルス幅が所定値より短いときに、前記補償器のゲインの更新を中断するフィードフォワードコントローラと、
を備えることを特徴とするデジタル制御電源回路。 - 前記入力電圧検出回路は、前記2次側に生ずる電圧の上昇に高速に反応し、下降に低速に反応するよう構成されることを特徴とする請求項9に記載のデジタル制御電源回路。
- 前記入力電圧検出回路は前記2次側に生ずる電圧をピークホールドするよう構成されることを特徴とする請求項9または10に記載のデジタル制御電源回路。
- 前記入力電圧検出回路はRCDフィルタを含むことを特徴とする請求項9に記載のデジタル制御電源回路。
- 前記出力回路は、フォワードコンバータであることを特徴とする請求項9から12のいずれかに記載のデジタル制御電源回路。
- 前記出力回路は、フライバックコンバータであることを特徴とする請求項9から12のいずれかに記載のデジタル制御電源回路。
- 前記出力回路は、アクティブクランプ方式であることを特徴とする請求項9から14のいずれかに記載のデジタル制御電源回路。
- 前記整流回路は、同期整流型であることを特徴とする請求項9から15のいずれかに記載のデジタル制御電源回路。
- 前記整流回路は、ダイオード整流型であることを特徴とする請求項9から15のいずれかに記載のデジタル制御電源回路。
- 請求項9から17のいずれかに記載のデジタル制御電源回路を備えることを特徴とする電子機器。
- 請求項9から17のいずれかに記載のデジタル制御電源回路を備えることを特徴とする移動体通信用の基地局。
- 絶縁型のデジタル制御電源回路の制御方法であって、
前記デジタル制御電源回路の出力電圧に応じたフィードバック電圧をサンプリングし、デジタルのフィードバックデータに変換するステップと、
前記デジタル制御電源回路の入力電圧に応じた検出電圧をサンプリングし、デジタルのフィードフォワードデータに変換するステップと、
前記フィードバックデータと、前記フィードバック電圧の目標値を示す目標データの差分を示す誤差データを生成するステップと、
前記誤差データがゼロに近づくように値が調節される制御指令値を生成するステップと、
前記フィードフォワードデータに応じたゲイン係数を演算するステップと、
前記制御指令値に前記ゲイン係数を乗算してデューティ指令値を生成するステップと、
前記デューティ指令値に応じたデューティ比を有するパルス信号を生成するステップと、
前記パルス信号にもとづいて、スイッチングトランジスタを駆動するステップと、
前記パルス信号のパルス幅が所定値より短いときに、前記ゲイン係数の更新を中断するステップと、
を備えることを特徴とする制御方法。
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