JP6507715B2 - モールドパッケージの製造方法 - Google Patents
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Description
本発明の第1実施形態にかかるモールドパッケージについて、図1、図2を参照して述べる。なお、図2に示される平面図中では、ボンディングワイヤ40を省略するとともに、モールド樹脂10の外形を一点鎖線で示し、モールド樹脂10を透過してモールド樹脂10の内部に位置する構成要素を示している。
上記例では、樹脂タブレット200は、先頭側モールド樹脂201から後方側モールド樹脂202へ向かってフィラー濃度が連続的に多くなっていくものであった。
本発明の第2実施形態について、図5を参照して、上記第1実施形態との相違点を中心に述べる。
なお、上記図4では、2色タブレットの樹脂タブレット200を示したが、これに関連して、さらに言うならば、フィラー濃度を変えた3色タブレットの樹脂タブレット200を用いてもよい。
10 モールド樹脂
11 モールド樹脂のうち半導体チップ寄りの部位としての小線膨張係数部
12 モールド樹脂のうちリードフレーム寄りの部位としての大線膨張係数部
20 半導体チップ
30 リードフレーム
100 金型
104 ゲート
200 樹脂タブレット
201 先頭側モールド樹脂
202 後方側モールド樹脂
Claims (5)
- モールド樹脂(10)と、
前記モールド樹脂内の中央側にて前記モールド樹脂に封止された半導体チップ(20)と、
前記半導体チップが搭載される一面(51)と前記一面の反対面である他面(52)とを有するアイランド(50)と、
前記一面に対する法線方向から見て、前記半導体チップの周囲に配置され、前記モールド樹脂内の周辺側にて前記モールド樹脂に封止され前記半導体チップよりも線膨張係数の大きいリードフレーム(30)と、を備え、
前記モールド樹脂は、前記一面上に配置され、前記半導体チップを覆う部分である半導体チップ寄りの部位(11)と、前記法線方向から見て前記半導体チップ寄りの部位よりも外側に配置され、前記リードフレームを覆う部分であるリードフレーム寄りの部位(12)と、を有してなるモールドパッケージの製造方法であって、
前記アイランドの前記一面上に搭載された前記半導体チップの周辺部に前記リードフレームが配置された構造体(1)を用意する用意工程と、
ゲート(104)が前記半導体チップの直上に位置すると共に、前記モールド樹脂の外形に対応した空間形状を有するキャビティ(103)を備える金型(100)を用い、前記モールド樹脂をタブレット状に成形してなる樹脂タブレット(200)を前記金型に設置して、前記ゲートから前記金型内の前記キャビティに前記モールド樹脂を注入するトランスファー成形によって、前記構造体を前記モールド樹脂で封止する封止工程と、を備え、
前記封止工程では、前記樹脂タブレットとして、前記注入時の先頭側の前記モールド樹脂(201)が、前記注入時の後方側の前記モールド樹脂(202)よりも線膨張係数が大きいものを用い、
前記キャビティ内に前記構造体の一部を配置し、前記ゲートを介して、前記半導体チップの直上から前記金型内に前記モールド樹脂を注入して前記半導体チップの周辺部に位置する前記リードフレーム側へ拡がらせることにより、
前記モールド樹脂のうち前記一面側に配置された部分である前記半導体チップの上側の部分は、前記モールド樹脂のうち前記他面側に配置された部分である前記半導体チップの下側の部分よりも厚く、前記モールド樹脂のうち前記半導体チップ寄りの部位(11)は、前記リードフレーム寄りの部位(12)に比べて線膨張係数が小さく、前記モールド樹脂のうち前記リードフレーム寄りの部位は、前記半導体チップ寄りの部位に比べて線膨張係数が大きいものとなるように、前記モールド樹脂による封止を行い、
前記モールド樹脂による封止においては、先頭側の前記モールド樹脂(201)を注入した後、後方側の前記モールド樹脂(202)を注入することで、前記リードフレーム側に先頭側の前記モールド樹脂(201)を配置し、前記半導体チップを後方側の前記モールド樹脂(202)で覆うことを特徴とするモールドパッケージの製造方法。 - 前記封止工程では、前記キャビティ内に配置した前記構造体のうち前記半導体チップの直上から注入した前記モールド樹脂を、前記半導体チップに衝突させ、前記半導体チップおよび前記アイランドの前記一面側に沿って前記リードフレーム側へ拡がらせた後、前記アイランドの前記他面側に流れさせ、前記半導体チップの直下側まで回り込ませることで、
前記半導体チップの下側の方が前記半導体チップの上側よりも前記モールド樹脂の厚さが小さくなるように、前記半導体チップの上下両側を封止することを特徴とする請求項1に記載のモールドパッケージの製造方法。 - 前記モールド樹脂は線膨張係数を調整するための絶縁性のフィラーを含有したものであり、
前記封止工程における前記樹脂タブレットは、前記先頭側の前記モールド樹脂の方が、前記後方側の前記モールド樹脂よりも前記フィラーの含有量を少なくすることで線膨張係数が大きくされたものであり、
前記封止工程では、前記モールド樹脂のうち前記半導体チップ寄りの部位は、前記リードフレーム寄りの部位に比べて前記フィラーの濃度を多くすることで線膨張係数が小さくされ、
前記モールド樹脂のうち前記リードフレーム寄りの部位は、前記半導体チップ寄りの部位に比べて前記フィラーの濃度を少なくすることで線膨張係数が大きくされたものとなることを特徴とする請求項1または2に記載のモールドパッケージの製造方法。 - 前記樹脂タブレットは、前記先頭側の前記モールド樹脂から前記後方側の前記モールド樹脂へ向かって前記フィラーの濃度が連続的に多くなっていくように前記フィラーの濃度に傾斜を持たせたものであることを特徴とする請求項3に記載のモールドパッケージの製造方法。
- 前記樹脂タブレットは、前記先頭側の前記モールド樹脂と、前記先頭側の前記モールド樹脂よりも前記フィラーの濃度が多い前記後方側の前記モールド樹脂との2種類のものを一体に成形したものであることを特徴とする請求項3に記載のモールドパッケージの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015037010A JP6507715B2 (ja) | 2015-02-26 | 2015-02-26 | モールドパッケージの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2015037010A JP6507715B2 (ja) | 2015-02-26 | 2015-02-26 | モールドパッケージの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2016162767A JP2016162767A (ja) | 2016-09-05 |
JP6507715B2 true JP6507715B2 (ja) | 2019-05-08 |
Family
ID=56847251
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015037010A Expired - Fee Related JP6507715B2 (ja) | 2015-02-26 | 2015-02-26 | モールドパッケージの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6507715B2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7087996B2 (ja) * | 2018-12-26 | 2022-06-21 | 三菱電機株式会社 | 半導体モジュール、その製造方法及び電力変換装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS58110061A (ja) * | 1981-12-23 | 1983-06-30 | Fujitsu Ltd | 半導体装置等のパッケージ製造方法 |
JPH0513623A (ja) * | 1991-07-05 | 1993-01-22 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
JPH06177191A (ja) * | 1992-12-01 | 1994-06-24 | Apic Yamada Kk | 樹脂モールド装置 |
JP2003203935A (ja) * | 2002-01-09 | 2003-07-18 | Nec Electronics Corp | 半導体装置の封止方法およびそれに用いる封止装置 |
JP2009206328A (ja) * | 2008-02-28 | 2009-09-10 | Renesas Technology Corp | 半導体装置及び半導体装置の製造方法 |
JP2014116409A (ja) * | 2012-12-07 | 2014-06-26 | Denso Corp | 電子装置 |
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- 2015-02-26 JP JP2015037010A patent/JP6507715B2/ja not_active Expired - Fee Related
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---|---|
JP2016162767A (ja) | 2016-09-05 |
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