JP6447164B2

JP6447164B2 - パルス信号の伝達回路

Info

Publication number: JP6447164B2
Application number: JP2015009987A
Authority: JP
Inventors: 一修田島; 一樹佐々木
Original assignee: Sanken Electric Co Ltd
Current assignee: Sanken Electric Co Ltd
Priority date: 2015-01-22
Filing date: 2015-01-22
Publication date: 2019-01-09
Anticipated expiration: 2035-01-22
Also published as: JP2016134868A

Description

本発明は、トランスをレベルシフタとして用いたパルス信号の伝達回路に関する。

トランスを信号レベルシフタとして用いたパルス信号伝達回路及びパワー半導体装置の駆動回路が例えば特許文献１に記載されている。特許文献１に記載されたパワー半導体装置の駆動回路は、図３に示すように、一次側２０でＴＯＰスイッチ５０のスイッチング状態を認識するために、レベルシフタ４４を流れる電流Ｉｑを検出及び評価するための電流検知部４６、電圧検知部４７、電流制限部４８を有する。

電流Ｉｑを測定することにより、パワー半導体装置の具体的なスイッチング状態に関する二次側の稼働状態を認識し、パルス信号伝達回路の異常を検出することができる。

特開２００６−３３３４５９号公報

しかしながら、特許文献１に記載されたパワー半導体装置の駆動回路は、パルス信号伝達回路の異常検出を開示するものの、パルス信号伝達回路の異常発生を抑制する回路を開示していない。

本発明の課題は、トランスを備えるパルス信号伝達回路の異常発生を抑制することができるパルス信号の伝達回路を提供することにある。

本発明に係るパルス信号の伝達回路は、一次巻線と二次巻線とを有するトランスと、電源の供給により動作して前記二次巻線の両端電圧を増幅する比較器を有し、前記比較器で増幅された電圧によりスイッチング素子をスイッチングさせる受信回路と、前記トランスの寄生容量と前記受信回路に流れる寄生電流とに応じた補償電流を流すことにより、前記寄生電流により発生する前記比較器の入力端子の電位変動を抑制する電位変動抑制部とを備え、前記電位変動抑制部は、内部電源と前記受信回路との間に接続され、前記入力端子に接続された正側端子と前記比較器の接地端子に接続される負側端子とを有し、前記入力端子の電位が所定電位以上となった場合に前記入力端子から前記正側端子を介して電流を引き込み、前記入力端子の電位が所定電位未満となった場合に前記内部電源から前記正側端子を介して前記入力端子に補償電流を流すことにより前記入力端子の電位変動を抑制するプシュプル回路を有することを特徴とする。

本発明によれば、電位変動抑制部に有するプシュプル回路は、入力端子の電位が所定電位以上となった場合に入力端子から正側端子を介して電流を引き込み、入力端子の電位が所定電位未満となった場合に内部電源から正側端子を介して入力端子に補償電流を流すことにより入力端子の電位変動を抑制するので、パルス信号伝達回路の異常発生を抑制することができる。

本発明の実施例１に係るパルス信号の伝達回路の回路構成を示す図である。本発明の実施例２に係るパルス信号の伝達回路の回路構成を示す図である。従来のパルス信号の伝達回路の回路構成を示す図である。

以下、本発明の実施の形態に係るパルス信号の伝達回路について、図面を参照しながら詳細に説明する。

図１は、本発明の実施例１に係るパルス信号の伝達回路の回路構成を示す図である。図１に示す実施例１のパルス信号の伝達回路は、送信回路１、トランスＴ、受信回路２、内部電源２１、プシュプル回路２２を有している。

送信回路１は、外部装置から信号入力端子ＩＮに出力されるパルス信号をトランスＴの一次巻線Ｐに出力する。送信回路１は、第１のグランド端子ＧＮＤ１に接続される。トランスＴは、互いに電磁結合する一次巻線Ｐと二次巻線Ｓとを有し、一次巻線Ｐと二次巻線Ｓとの間に寄生容量Ｃｐｓを有している。

トランスＴの二次巻線Ｓの一端にはコンパレータＣＰ１の非反転端子と抵抗Ｒ１の一端とが接続され、二次巻線Ｓの他端にはコンパレータＣＰ１の反転端子と抵抗Ｒ２の一端とが接続されている。

抵抗Ｒ１の他端と抵抗Ｒ２の他端とは入力端子ＶＩＮに接続されている。また、コンパレータＣＰ１の一端には電源端子Ｖｃｃが接続され、コンパレータＣＰ１の他端には第２のグランド端子ＧＮＤ２が接続されている。第２のグランド端子ＧＮＤ２の電位は、第１のグランド端子ＧＮＤ１の電位と異なる。コンパレータＣＰ１は、本発明の比較器に対応し、電源Ｖｃｃの供給により動作して二次巻線Ｓの両端電圧を増幅し、増幅された電圧を信号出力端子ＯＵＴに出力し、図示しないハイサイド又はローサイドのＭＯＳＦＥＴなどのスイッチング素子をスイッチングさせる。コンパレータＣＰ１、抵抗Ｒ１及び抵抗Ｒ２は、受信回路２を構成する。

内部電源２１は、コンデンサＣ１、ダイオードＤ１を有し、ダイオードＤ１のアノードとコンデンサＣ１の一端とに電源ＶBBが印加されている。ダイオードＤ１のカソードは、内部電源２１の＋端子に接続され、コンデンサＣ１の他端は内部電源２１の−端子に接続されている。内部電源２１の−端子は、第２のグランド端子ＧＮＤ２に接続されている。内部電源２１は、電源ＶBBの電圧をプシュプル回路２２に印加する。

プシュプル回路２２は、本発明の電位変動抑制部に対応し、内部電源２１と受信回路２との間に接続され、入力端子ＶＩＮに接続される正側端子（＋）とコンパレータＣＰ１の第２のグランド端子ＧＮＤ２に接続される負側端子（−）とを有し、トランスＴの寄生容量と受信回路２に流れる寄生電流とに応じた補償電流を流すことにより、寄生電流により発生するコンパレータＣＰ１の入力端子ＶＩＮの電位変動を抑制する。入力端子ＶＩＮの電位は、電源Ｖｃｃの電位以下に設定される。

より具体的には、プシュプル回路２２は、入力端子ＶＩＮの電位が所定電位以上となった場合に入力端子ＶＩＮから正側端子（＋）を介して電流を引き込み、入力端子ＶＩＮの電位が所定電位未満となった場合に内部電源２１から正側端子（＋）を介して入力端子ＶＩＮに補償電流を流すことにより入力端子ＶＩＮの電位変動を抑制する。

プシュプル回路２２は、ダイオードＤ２，Ｄ３、ＭＯＳＦＥＴＱ１，Ｑ２、抵抗Ｒ１を有している。ダイオードＤ２のアノードとダイオードＤ３のアノードは、ダイオードＤ１のカソードに接続され、ダイオードＤ２のカソードは、入力端子ＶＩＮとＭＯＳＦＥＴＱ１のドレインとに接続されている。ＭＯＳＦＥＴＱ１のソースは第２のグランド端子ＧＮＤ２に接続されている。

ダイオードＤ３のカソードは、ＭＯＳＦＥＴＱ２のドレインとゲートとに接続され、ＭＯＳＦＥＴＱ２のソースはＭＯＳＦＥＴＱ１のゲートと抵抗Ｒ０の一端とに接続されている。抵抗Ｒ０の他端は、第２のグランド端子ＧＮＤ２に接続されている。

次に、このように構成された実施例１のパルス信号の伝達回路の動作を詳細に説明する。

まず、送信回路１は、パルス信号をトランスＴの一次巻線Ｐに出力する。トランスＴは、パルス信号を一次巻線Ｐと二次巻線Ｓとの巻数比倍だけレベルシフトして、二次巻線Ｓの両端間に発生したレベルシフトされたパルス信号をコンパレータＣＰ１に出力する。

コンパレータＣＰ１は、二次巻線Ｓの両端電圧を増幅し、増幅された電圧を出力端子ＯＵＴに出力し、図示しないハイサイド又はローサイドのＭＯＳＦＥＴなどのスイッチング素子をスイッチングさせる。即ち、トランスＴの一次巻線Ｐに入力されたバルス信号をトランスＴの二次巻線Ｓに伝達し、安定的にパワー半導体装置を駆動することができる。

一方、トランスＴの一次側と二次側の電位変動により、一次巻線Ｐと二次巻線Ｓとの間の寄生容量Ｃｐｓに寄生電流が流れる。この寄生電流は、抵抗Ｒ１と抵抗Ｒ２とを介して入力端子ＶＩＮに流れ込む場合と、これとは逆に入力端子ＶＩＮから抵抗Ｒ１と抵抗Ｒ２に流れ出る場合とがあり、いずれも場合も入力端子ＶＩＮの電位が変動する。このため、トランスＴの一次側に入力された信号とは関係なくコンパレータＣＰ１が誤動作してしまう。

以下、コンパレータＣＰ１の誤動作を防止するためのプシュプル回路２２の動作を説明する。なお、電位変動のない通常では、入力端子ＶＩＮの電位が所定電位に設定されており、電源ＶBBの電位は、入力端子ＶＩＮの所定電位よりもダイオードＤ１の順方向電圧とダイオードＤ２の順方向電圧との合計電圧だけ高く設定されている。

まず、寄生電流が抵抗Ｒ１と抵抗Ｒ２とを介して入力端子ＶＩＮに流れ込み、入力端子ＶＩＮの電位が所定電位以上になると、電源ＶBBの電位と入力端子ＶＩＮの電位との差が、ダイオードＤ１の順方向電圧とダイオードＤ２の順方向電圧との合計電圧よりも小さくなる。このため、ダイオードＤ２が逆バイアス状態となるため、ダイオードＤ２はオフする。

一方、ダイオードＤ３はオンするため、ＭＯＳＦＥＴＱ１がオンして、抵抗Ｒ０に電流が流れる。このため、ＭＯＳＦＥＴＱ２がオンする。このとき、電源ＶBBからダイオードＤ３、ＭＯＳＦＥＴＱ２、抵抗Ｒ０、−端子の経路で電流が流れる。また、入力端子ＶＩＮからＭＯＳＦＥＴＱ１を介して−端子に補償電流が流れる。

従って、入力端子ＶＩＮの電位が下がり、入力端子ＶＩＮの電位変動を抑制することができる。その結果、コンパレータＣＰ１の誤動作を防止することができるので、パルス信号伝達回路の異常発生を抑制することができる。

次に、寄生電流が入力端子ＶＩＮから抵抗Ｒ１と抵抗Ｒ２に流れ出て、入力端子ＶＩＮの電位が所定電位未満になる場合、電源ＶBBの電位と入力端子ＶＩＮの電位との差が、ダイオードＤ１の順方向電圧とダイオードＤ２の順方向電圧との合計電圧よりも大きくなる。このため、ダイオードＤ１及びダイオードＤ２がオンし、ダイオードＤ３は、オフするので、ＭＯＳＦＥＴＱ１，Ｑ２もオフする。このとき、電源ＶBBから＋端子、ダイオードＤ１及びダイオードＤ２を介して補償電流が入力端子ＶＩＮに流れ込む。

従って、入力端子ＶＩＮの電位が上がり、入力端子ＶＩＮの電位変動を抑制することができる。その結果、コンパレータＣＰ１の誤動作を防止することができるので、パルス信号伝達回路の異常発生を抑制することができる。

図２は、本発明の実施例２に係るパルス信号の伝達回路の回路構成を示す図である。図２に示すパルス信号の伝達回路は、図１に示すパルス信号の伝達回路に対して、プシュプル回路２２ａ、内部電源２１ａが異なる。

プシュプル回路２２ａは、図１に示すプシュプル回路２２のダイオードＤ２に代えて、ＮＰＮ型のバイポーラトランジスタＱ３、プシュプル回路２２のダイオードＤ３に代えて、ＮＰＮ型のバイポーラトランジスタＱ４を用いたことを特徴とする。

バイポーラトランジスタＱ３は、コレクタとベースとを内部電源２１ａの＋端子に接続し、エミッタを入力端子ＶＩＮに接続しているので、ダイオードＤ２と同様にダイオードとして機能する。

バイポーラトランジスタＱ４は、コレクタとベースとを内部電源２１ａの＋端子に接続し、エミッタをＭＯＳＦＥＴＱ２のゲートとドレインとに接続しているので、ダイオードＤ３と同様にダイオードとして機能する。

即ち、プシュプル回路２２ａは、図１に示すプシュプル回路２２と同様の動作を行うので、ここでは、その説明は省略する。

内部電源２１ａは、ＩＣ（集積回路）レギュレータからなり、２つの抵抗Ｒ、コンパレータ２１１、基準電源Ｖｒｅｆ、レベルシフト回路２１２、ＭＯＳＦＥＴＱ５を有している。電源ＶBBにはＭＯＳＦＥＴＱ５のドレインが接続され、ＭＯＳＦＥＴＱ５のソースには一方の抵抗Ｒの一端と＋端子とが接続され、一方の抵抗Ｒの他端は他方の抵抗Ｒの一端に接続され、他方の抵抗Ｒの他端は、−端子に接続されている。

コンパレータ２１１の非反転端子には基準電源Ｖｒｅｆの正極が接続され、基準電源Ｖｒｅｆの負極は−端子に接続されている。コンパレータ２１１の反転端子は、一方の抵抗Ｒの他端と他方の抵抗Ｒの一端とに接続され、コンパレータ２１１の出力端子は、レベルシフト回路２１２の入力に接続されている。レベルシフト回路２１２の出力は、ＭＯＳＦＥＴＱ５のゲートに接続されている。

コンパレータ２１１は、他方の抵抗Ｒの両端電圧が基準電源Ｖｒｅｆの電圧以上のときＬレベルをレベルシフト回路２１２に出力し、他方の抵抗Ｒの両端電圧が基準電源Ｖｒｅｆの電圧未満のときＬレベルをレベルシフト回路２１２に出力する。レベルシフト回路２１２は、コンパレータ２１１からの出力をレベルシフトして、ＭＯＳＦＥＴＱ５をオン又はオフさせる。

このように実施例２に係るパルス信号の伝達回路によっても、実施例１に係るパルス信号の伝達回路と同様に動作し、同様な効果が得られる。

１送信回路
２，２ａ受信回路
２１，２１ａ内部電源
２２プシュプル回路
２３受信処理部
Ｑ１，Ｑ２，Ｑ５ＭＯＳＦＥＴ
Ｑ３，Ｑ４バイポーラトランジスタ
Ｄ１〜Ｄ３ダイオード
Ｒ０，Ｒ１，Ｒ２抵抗
Ｃ１コンデンサ
Ｔトランス
Ｐ一次巻線
Ｓ二次巻線
ＣＰ１コンパレータ

Claims

一次巻線と二次巻線とを有するトランスと、
電源の供給により動作して前記二次巻線の両端電圧を増幅する比較器を有し、前記比較器で増幅された電圧によりスイッチング素子をスイッチングさせる受信回路と、
前記トランスの寄生容量と前記受信回路に流れる寄生電流とに応じた補償電流を流すことにより、前記寄生電流により発生する前記比較器の入力端子の電位変動を抑制する電位変動抑制部と、
を備え、
前記電位変動抑制部は、内部電源と前記受信回路との間に接続され、前記入力端子に接続された正側端子と前記比較器の接地端子に接続される負側端子とを有し、前記入力端子の電位が所定電位以上となった場合に前記入力端子から前記正側端子を介して電流を引き込み、前記入力端子の電位が所定電位未満となった場合に前記内部電源から前記正側端子を介して前記入力端子に補償電流を流すことにより前記入力端子の電位変動を抑制するプシュプル回路を有することを特徴とするパルス信号の伝達回路。