JP2003008668A

JP2003008668A - 半導体集積回路

Info

Publication number: JP2003008668A
Application number: JP2001192621A
Authority: JP
Inventors: Hiroko Tanba; 裕子丹場
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 2001-06-26
Filing date: 2001-06-26
Publication date: 2003-01-10

Abstract

(57)【要約】【課題】送信信号における正のパルスと負のパルスと
の波高のアンバランスの低減を図る。【解決手段】ドライバ１４と、終端回路１３と、入力
回路１２と、送信用コイル１１１のパルス駆動時には上
記ドライバをプッシュプル動作させるとともに上記終端
回路をハイインピーダンス状態に制御し、パルス非駆動
時には上記ドライバをハイインピーダンス状態にすると
ともに、上記終端回路を低インピーダンス状態に制御す
るための制御回路１５とを含んで半導体集積回路を構成
する。送信用コイルのパルス駆動時においてドライバを
プッシュプル動作させることによって、共通のコイルに
正方向及び負方向の電流を選択的に流すことができるの
で、送信信号における正のパルスと負のパルスとの波高
のアンバランスの低減を図ることができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路に
関し、例えばディジタル加入者伝送システムにおける加
入者宅内装置に搭載されるＬＳＩに適用して有効な技術
に関する。

【０００２】

【従来の技術】データ、ＦＡＸ（ファックス）などの非
電話通信サービスの需要の増大に対応して、通信網のデ
ィジタル化、いわゆるＩＳＤＮ（総合サービスディジタ
ル網）を指向した計画が進められている。これらは加入
者端末相互間をディジタルリンクさせるもので、加入者
系のディジタル化が必須とされる。

【０００３】２線式デジタル加入者線伝送システムは、
交換局内装置と、加入者宅内装置とが加入者線によって
通信可能に結合されている。交換局内装置には、加入者
線に結合されたＯＣＵ（ＯｆｆｉｃｅＣｈａｎｎｅｌ
Ｕｎｉｔ）と、それに結合されたディジタル交換機と
が含まれる。加入者宅内装置には、加入者線に結合され
たＤＳＵ（ＤｉｇｉｔａｌＳｅｒｖｉｃｅＵｎｉ
ｔ）と、それに結合されたＤＴＥ（ＤｉｇｉｔａｌＴ
ｅｒｍｉｎａｌＥｑｕｉｐｍｅｎｔ）とが含まれる。
ＯＣＵ及びＤＳＵによって加入者線にディジタル信号が
伝送させる。加入者線は金属２線式であり、データが時
分割されることにより全二重化されている。ＯＣＵ及び
ＤＳＵには、それぞれＵ点インターフェース回路が内蔵
され、このＵ点インターフェース回路によってディジタ
ル信号のやり取りが可能とされる。

【０００４】尚、ＩＳＤＮについて記載された文献の例
としては、特開昭６２−２８７７９３号公報がある。

【０００５】

【発明が解決しようとする課題】ＯＣＵ及びＤＳＵには
Ｕ点インタフェースが設けられる。Ｕ点インタフェース
は、加入者線（Ｕ点）に結合されたフィルタやそれに結
合されたトランス、及びこのトランスを介してディジタ
ル信号を送信するためのドライバや、上記トランスの受
信側コイルを介して受信信号を取り込むための入力回
路、さらには上記トランスを介して受信する際に上記送
信側コイルを終端するための終端回路などが含まれる。
上記送信側コイルの一方の端子には駆動用の第１トラン
ジスタが結合され、上記送信側コイルの他方の端子には
駆動用の第２トランジスタが結合される。また、上記送
信側コイルには、中間タップが設けられ、この中間タッ
プにトランス駆動用の電源電圧が供給される。つまり、
第１トランジスタがオンされた場合には、上記中間タッ
プから上記送信側コイルの一方の端子に向かう電流が流
れ、第２トランジスタがオンされた場合には、上記中間
タップから上記送信側コイルの一方の端子に向かう電流
が流れる。上記第１トランジスタがオンされた場合に上
記送信側コイルに流れる電流と、上記第２トランジスタ
がオンされた場合に上記送信側コイルに流れる電流との
向きが逆になり、それにより、正負のパルスを加入者線
に供給することができる。しかしながら、そのようなト
ランス駆動について本願発明者が検討したところ、第１
トランジスタがオンされた場合には、上記中間タップか
ら上記送信側コイルの一方の端子に向かう電流が流れ、
第２トランジスタがオンされた場合には、上記中間タッ
プから上記送信側コイルの一方の端子に向かう電流が流
れるため、上記第１トランジスタがオンする場合と、上
記第２トランジスタがオンする場合とで、電流が流れる
コイル部分が異なる。このため、送信側コイルのインダ
クタンスのばらつきなどによって、加入者線に供給され
る送信信号において正のパルスと負のパルスとの波高が
アンバランス状態になるおそれがある。

【０００６】また、上記ドライバや終端回路は、ＭＯＳ
トランジスタや抵抗などの組み合わせによって構成され
るが、それらは個別部品であり、例えばそれが適用され
るＵ点インタフェース回路において、その構成部品点数
が多くなるため、小型化を阻害していることが本発明者
によって見いだされた。

【０００７】本発明の目的は、送信信号における正のパ
ルスと負のパルスとの波高のアンバランスの低減を図る
ための技術を提供することにある。

【０００８】本発明の別の目的は、Ｕ点インタフェース
回路の構成部品点数の低減を図るための技術を提供する
ことにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】すなわち、一対の第１抵抗を介して上記送
信用コイルに結合され、プッシュプル動作により、上記
送信用コイルを双方向にパルス駆動可能なドライバと、
一対の第２抵抗を介して上記送信用コイルに結合される
ことで上記送信用コイルを終端可能な終端回路と、上記
受信用コイルに結合されることで、上記受信用コイルを
介して伝達された信号の受信を可能とする入力回路と、
上記送信用コイルのパルス駆動時には上記ドライバをプ
ッシュプル動作させるとともに上記終端回路をハイイン
ピーダンス状態に制御し、パルス非駆動時には上記ドラ
イバをハイインピーダンス状態にするとともに、上記終
端回路を低インピーダンス状態に制御するための制御回
路とを含んで半導体集積回路を構成する。

【００１２】上記手段によれば、上記送信用コイルのパ
ルス駆動時において上記ドライバをプッシュプル動作さ
せることによって、共通のコイルに正方向及び負方向の
電流を選択的に流すことができる。このことが、送信信
号における正のパルスと負のパルスとの波高のアンバラ
ンスの低減を達成する。

【００１３】また、ドライバ、終端回路、及び入力回路
を含んで半導体集積回路が構成されているため、それら
を個別部品により構成する必要が無いため、この半導体
集積回路が適用されるＵ点インタフェース回路の構成部
品点数の低減を達成する。

【００１４】このとき、上記終端回路は、上記一対の第
２抵抗を介して上記送信用コイルの一端に結合可能な第
１終端回路端子と、上記一対の第２抵抗を介して上記送
信用コイルの他端に結合可能な第２終端回路端子と、上
記パルス非駆動時に上記制御回路からの制御信号によっ
てオン状態に遷移される第１トランジスタと、上記パル
ス非駆動時に上記制御回路からの制御信号によって所定
のバイアス電圧を上記第１終端回路端子に供給するため
の第２トランジスタと、上記パルス非駆動時に上記制御
回路からの制御信号によって所定のバイアス電圧を上記
第２終端回路端子に供給するための第３トランジスタと
を含んで構成することができる。第１トランジスタがオ
ンされると、上記送信用コイルの両端は、上記第２抵抗
を介して短絡されることで、インピーダンスが調整され
る。また、このとき、上記第１終端回路端子と上記第２
終端回路端子には、上記パルス非駆動時に上記制御回路
からの制御信号によって所定のバイアス電圧ＶＡが供給
される。ここで、高電位側電源電圧をＶｄｄとし、グラ
ンドレベルをＧＮＤとし、信号受信の際に上記送信用コ
イルに誘起される起電力の振幅レベルをＶａｍｐとする
とき、上記バイアス電圧ＶＡは、Ｖｄｄ−Ｖａｍｐ又は
ＧＮＤ＋Ｖａｍｐの範囲に入るように設定すると、信号
受信の際に上記送信用コイルに誘起される起電力の振幅
レベルによって、終端回路内のトランジスタに寄生する
ダイオード（ｐｎ接合）が不所望に導通するのを抑える
ことができる。さらに、このとき、上記バイアス電圧Ｖ
ＡをＶｄｄ／３程度にすると、スイッチ動作させるトラ
ンジスタをｎチャネル型ＭＯＳトランジスタのみとする
ことができ、素子数の低減化を図る上で有利となる。逆
に上記バイアス電圧ＶＡをＶｄｄ／２付近に設定する
と、スイッチ動作させるトランジスタをｎチャネル型Ｍ
ＯＳトランジスタのみとした場合に導通難くなるため、
ｎチャネル型ＭＯＳトランジスタにｐチャネル型ＭＯＳ
トランジスタを並列接続してスイッチを構成するのが望
ましい。

【００１５】上記ドライバは、上記第１抵抗を介して上
記送信用コイルの一端に結合可能な第１ドライバ端子
と、上記第１抵抗を介して上記送信用コイルの他端に結
合可能な第２ドライバ端子と、上記第１ドライバ端子を
選択的にプルアップ及びプルダウン可能な第１駆動回路
と、上記第２ドライバ端子を選択的にプルアップ及びプ
ルダウン可能な第２駆動回路とを含んで構成することが
でき、その場合において、上記第１ドライバ端子又は上
記第２ドライバ端子に近い回路は、当該端子から遠い回
路に比べてコンタクト及びゲートの間隔が広くとられ、
且つ、ゲート長が長くなるように形成することで、静電
破壊耐圧を劣化させずにチップ面積の低減を図ることが
できる。

【００１６】さらに、上記第１駆動回路及び上記第２駆
動回路がそれぞれ互いに並列接続された複数の駆動回路
を含むとき、この互いに並列接続された複数の駆動回路
を、所定の時間差をもって動作させるための遅延回路を
設けることによって、トランス駆動の際の大電流切替え
を回避することができ、それによってノイズ低減を図る
ことができる。上記遅延回路は、制御信号伝達経路上に
設けられたインバータなどのゲートとすることができ
る。

【００１７】

【発明の実施の形態】図２には、本発明にかかる半導体
集積回路の一例であるＤＳＵ用ＬＳＩを含む２線式デジ
タル加入者線伝送システムが示される。

【００１８】図２に示される２線式デジタル加入者線伝
送システムは、交換局内装置と、加入者宅内装置とが加
入者線１００によって通信可能に結合されている。上記
交換局内装置には、加入者線１００に結合されたＯＣＵ
（ＯｆｆｉｃｅＣｈａｎｎｅｌＵｎｉｔ）２と、そ
れに結合されたディジタル交換機３とが含まれる。加入
者宅内装置には、加入者線１００に結合されたＤＳＵ
（ＤｉｇｉｔａｌＳｅｒｖｉｃｅＵｎｉｔ）１と、
それに結合されたＤＴＥ（ＤｉｇｉｔａｌＴｅｒｍｉ
ｎａｌＥｑｕｉｐｍｅｎｔ）４とが含まれる。ＯＣＵ
２及びＤＳＵ１によって加入者線１００にディジタル信
号が伝送させる。加入者線１００は金属２線式であり、
データが時分割されることにより全二重化されている。
ＯＣＵ２及びＤＳＵ１には、それぞれＵ点インターフェ
ース回路５が内蔵され、このＵ点インターフェース回路
５によってディジタル信号のやり取りが可能とされる。

【００１９】図３には上記ＤＳＵ１の構成例が示され
る。

【００２０】ＤＳＵ１は、特に制限されないが、フィル
タ１０と、このフィルタ１０を介して加入者線１００に
結合されたトランス１１と、ＤＳＵ用ＬＳＩ６、及び宅
内回線１０１に結合されたトランス２４，２５とを含
む。

【００２１】上記ＬＳＩ６は、上記トランス１１を介し
て入力された信号を取り込むための入力回路１２、この
入力回路１２の出力信号のレベル安定化を図るためのＡ
ＧＣ（ＡｕｔｏｍａｔｉｃＧａｉｎＣｏｎｔｒｏ
ｌ）１６、このＡＧＣ１６の出力信号に対して高域のノ
イズ成分を除去するためのプレフィルタ１７、このプレ
フィルタ１７の出力信号ディジタル信号に変換するため
のＡ／Ｄ（アナログ／ディジタル）変換器１８、このＡ
／Ｄ変換器１８の出力信号（ディジタル信号）の間引き
処理を行うためのデシメータ１９、このデシメータ１９
の出力信号の処理を行うＤＳＰ（ディジタル・シグナル
・プロセッサ）２０、加入者線側（Ｕ点）−端末ＩＦ線
側（Ｔ点）間のタイミング調整やデータ並び換えといっ
た端末とのインタフェース処理を行うためのＣＴ制御部
２１、このＣＴ制御部２１の出力信号に基づいてトラン
ス２４を駆動するためのドライバ２２、トランス２５を
介して伝達された信号を取り込むためのレシーバ２３、
入力信号に基づいてトランス１１を駆動するためのドラ
イバ１４、受信の際にインピーダンス整合のために、ト
ランスを終端するための終端回路１３、上記ＣＴ制御部
２１の出力信号ＵＢＡＰ，ＵＢＢＰに基づいて上記終端
回路１３やドライバ１４を制御する制御回路１５が設け
られて成る。ここで、特に上記トランス１１入力回路１
２、終端回路１３、ドライバ１４及び制御回路１５など
は、Ｕ点インタフェース回路５と総称される。

【００２２】上記の構成において、トランス１１を介し
て加入者線から受信した信号（３２０ｋｂｐｓ５０％Ａ
ＭＩ符号）がＡＧＣ１６においてゲイン調整され、プレ
フィルタ１７で高域のノイズ成分が除去された後に、後
段のＡ／Ｄ変換器１８で量子化される。その後、デシメ
ータ１９によりデータの間引きが行われ、ＤＳＰ２０に
よるフィルタ演算が行われた後に、を実行し、波形の復
元処理、データ識別を行う。ＣＴ制御部２１において
は、加入者線側（Ｕ点）と端末ＩＦ線側（Ｔ点）間のタ
イミング調整やデータ並び換えといった端末とのインタ
フェース処理が行われ、ＤＴＥ４にデータが送出され
る。一方、ＤＴＥ４から受信した信号は、ＣＴ制御部２
１をでインタフェース処理が行われ、ドライバ１４から
トランス１１及びフィルタ１０を介して加入者線にデー
タが送出される。Ｕ点インターフェース５においては、
上記のように時分割全二重のため、トランス１１が送信
及び受信で共用されている。

【００２３】ＴＴＣ標準ＪＴ−Ｇ９６１に準拠する場
合、Ｕ点インターフェース回路５は、パルスマスク、不
整合減衰率、正負パルス偏差等の仕様を満たさなければ
ならない。

【００２４】図１には、上記Ｕ点インタフェース回路５
の詳細な構成例が示される。

【００２５】Ｕ点インターフェース回路５は、上記トラ
ンス１１入力回路１２、終端回路１３、ドライバ１４、
制御回路１５、及び抵抗ＲＸ１ａ，ＲＸ１ｂ，ＲＸ２
ａ，ＲＸ２ｂを含んで成る。トランス１１は、第１コイ
ル（送信用コイル）１１１、第２コイル（加入者線側コ
イル）１１２、第３コイル（受信用コイル）１１３を含
む。第１コイル１１１は、抵抗ＲＸ１ａ，ＲＸ１ｂを介
してドライバ１４に結合され、また、抵抗ＲＸ２ａ，Ｒ
Ｘ２ｂを介して終端回路１３に結合される。第２コイル
１１２はフィルタ１０に結合される。第３コイル１１３
は、入力回路１２に結合される。

【００２６】ここで、Ｕ点インターフェース回路５の動
作について説明する。

【００２７】送信中は、受信入力回路１２によってＡＧ
Ｃ１６はトランス１１から切り離され、終端回路１３は
ハイインピーダンス状態とし、ドライバ１４より出力さ
れたパルスは、トランス１１で増幅され、フィルタ１０
にて波形整形され、上記パルスマスクを満足する波形
（振幅約６Ｖｏｐ）にされる。

【００２８】受信中は、上記不整合減衰率の仕様を満足
させるため、加入者線１００から見て約１１０Ωに終端
する必要があり、送信ドライバ１４はハイインピーダン
ス状態とし、終端回路１３を動作させる。受信入力回路
１２によりＡＧＣ１６をトランスに接続し、加入者線１
００からの信号を受信する。

【００２９】送信中であってもパルス駆動していないと
きは、ドライバ１４をハイインピーダンス状態とし、終
端回路１３を動作させる。本回路ではパルス駆動制御信
号ＵＢＡＰ，ＵＢＢＰのみで終端の制御も可能であり、
送受切替え信号などは特に必要ない。

【００３０】送信時の第１コイル１１１は受信時の終端
用としても機能する。ドライバ１４をハイインピーダン
スとしても、送信時の第１コイル１１１の両端はオープ
ンにならず終端回路１３に接続されるので、急激なイン
ピーダンス変化によるドライバ出力端子（ＵＤＲＶＡ，
ＵＤＲＶＢ）のオーバーシュートや、リンギングを防止
できる。また、終端回路１３によりドライバ端子（ＵＤ
ＲＶＡ，ＵＤＲＶＢ）に所定レベルのバイアス電圧が供
給される。上記バイアス電圧の必要性は次の通りであ
る。

【００３１】すなわち、ハイインピーダンスとなってい
るドライバ出力端子に適当な直流レベルが与えられてて
いないと、受信信号によりグランドレベル以下、あるい
は、高電位側電源Ｖｄｄ以上のレベルとなり、ドライバ
１４を構成するＭＯＳトランジスタのドレイン・基板間
の寄生ダイオードがオンしてしまい、その場合にはドラ
イバ出力端子ＵＤＲＶＡ，ＵＤＲＶＢがハイインピーダ
ンスではなくなってしまう可能性がある。このような現
象を抑えるため、終端回路１３によりドライバ端子ＵＤ
ＲＶＡ，ＵＤＲＶＢに所定レベルのバイアス電圧が供給
される。

【００３２】トランス１１における第１コイル１１１及
び第２コイル１１２のインダクタンスをそれぞれＬ１，
Ｌ２とし、それらの結合係数をｋとし、送信中における
ＬＳＩ側の総抵抗をＲ１とし、受信中におけるＬＳＩ側
の総抵抗をＲ１’とし、加入者線側の総抵抗をＲ２と
し、加入者線側の終端抵抗をＺ０（１１０Ω）とし、Ｌ
ＳＩの高電位側電源電圧をＶｄｄとすると、Ｕ点におけ
る出力振幅は数１で表わすことができ、Ｕ点から見た終
端抵抗Ｚ０は数２で表すことができる。

【００３３】

【数１】

【００３４】

【数２】

【００３５】従って、送信時には巻数比（Ｎ２／Ｎ１）
が大きい方がＲ１を大きくできるので、ドライバ１４を
内蔵した場合、出力インピーダンスを比較的大きくで
き、実現が容易となる。逆に、終端時は巻数比が小さい
方がＲ１’を大きくできて良い。従って、高電位側電源
Ｖｄｄが５Ｖの場合、送信時と終端時の双方を満足する
巻数比Ｎ２／Ｎ１は２.１程度にされる。また、それに
応じて、ＬＳＩ内のインピーダンスを数オーム以下に低
減する必要がある。

【００３６】次に、各部の詳細な構成について説明す
る。

【００３７】ドライバ１４は、特に制限されないが、そ
れぞれ制御回路１５によって動作制御される第１出力段
１４１と第２出力段１４２とを含んで成る。第１出力段
１４１は、端子ＵＤＲＶＡを選択的にプルアップ及びプ
ルダウン可能な駆動回路１４１ａと、端子ＵＤＲＶＢを
選択的にプルアップ及びプルダウン可能な駆動回路１４
１ｂとを含む。第２出力段１４２は、端子ＵＤＲＶＡを
選択的にプルアップ及びプルダウン可能な駆動回路１４
２ａと、端子ＵＤＲＶＢを選択的にプルアップ及びプル
ダウン可能な駆動回路１４２ｂとを含む。

【００３８】駆動回路１４１ａは、高電位側電源Ｖｄｄ
に結合されたｐチャネル型ＭＯＳトランジスタＭＢＰ１
と、グランドＧＮＤに結合されたｎチャネル型ＭＯＳト
ランジスタＭＡＮ１とが直列接続されて成り、この直列
接続ノードが端子ＵＤＲＶＡに結合される。制御回路１
５によってｐチャネル型ＭＯＳトランジスタＭＢＰ１が
選択的にオンされるとき、端子ＵＤＲＶＡが高電位側電
源Ｖｄｄレベルにプルアップされる。また、制御回路１
５によってｎチャネル型ＭＯＳトランジスタＭＡＮ１が
選択的にオンされるとき、端子ＵＤＲＶＡがグランドＧ
ＮＤレベルにプルダウンされる。

【００３９】駆動回路１４１ｂは、高電位側電源Ｖｄｄ
に結合されたｐチャネル型ＭＯＳトランジスタＭＡＰ１
と、グランドＧＮＤに結合されたｎチャネル型ＭＯＳト
ランジスタＭＢＮ１とが直列接続されて成り、この直列
接続ノードが端子ＵＤＲＶＢに結合される。制御回路１
５によってｐチャネル型ＭＯＳトランジスタＭＡＰ１が
選択的にオンされるとき、端子ＵＤＲＶＢが高電位側電
源Ｖｄｄレベルにプルアップされる。また、制御回路１
５によってｎチャネル型ＭＯＳトランジスタＭＢＮ１が
選択的にオンされるとき、端子ＵＤＲＶＢがグランドＧ
ＮＤレベルにプルダウンされる。

【００４０】駆動回路１４２ａは、高電位側電源Ｖｄｄ
に結合されたｐチャネル型ＭＯＳトランジスタＭＢＰ２
と、グランドＧＮＤに結合されたｎチャネル型ＭＯＳト
ランジスタＭＡＮ２とが直列接続されて成り、この直列
接続ノードが端子ＵＤＲＶＡに結合される。制御回路１
５によってｐチャネル型ＭＯＳトランジスタＭＢＰ２が
選択的にオンされるとき、端子ＵＤＲＶＡが高電位側電
源Ｖｄｄレベルにプルアップされる。また、制御回路１
５によってｎチャネル型ＭＯＳトランジスタＭＡＮ２が
選択的にオンされるとき、端子ＵＤＲＶＡがグランドＧ
ＮＤレベルにプルダウンされる。

【００４１】駆動回路１４２ｂは、高電位側電源Ｖｄｄ
に結合されたｐチャネル型ＭＯＳトランジスタＭＡＰ２
と、グランドＧＮＤに結合されたｎチャネル型ＭＯＳト
ランジスタＭＢＮ２とが直列接続されて成り、この直列
接続ノードが端子ＵＤＲＶＢに結合される。制御回路１
５によってｐチャネル型ＭＯＳトランジスタＭＡＰ２が
選択的にオンされるとき、端子ＵＤＲＶＢが高電位側電
源Ｖｄｄレベルにプルアップされる。また、制御回路１
５によってｎチャネル型ＭＯＳトランジスタＭＢＮ２が
選択的にオンされるとき、端子ＵＤＲＶＢがグランドＧ
ＮＤレベルにプルダウンされる。

【００４２】第１出力段１４１と第２出力段１４２とは
並列接続され、それぞれ制御回路１５によって互いに異
なるタイミングで動作制御される。そのように動作タイ
ミングを異ならせることにより切替時の急激な大電流を
回避して、ノイズ低減を図っている。

【００４３】制御回路１５は、遅延回路１５１Ａ〜１５
１Ｄとゲート回路１５２〜１６５との組み合わせによっ
て形成され、ＣＴ制御部２１から出力される信号ＵＢＡ
Ｐ，ＵＢＢＰに従い、図４に示されるドライバ制御信号
ａｎ１，ａｐ１，ｂｎ１，ｂｐ１及びそれらを遅延させ
た信号ａｎ２，ａｐ２，ｂｎ２，ｂｐ２を出力する。

【００４４】ＵＢＡＰ，ＵＢＢＰが共にハイレベルの場
合は終端状態と等しくする。ＵＢＡＰ，ＵＢＢＰが共に
ハイレベルの場合に、同一端子に接続されているｎチャ
ネル型ＭＯＳトランジスタとｐチャネル型ＭＯＳトラン
ジスタとが同時にオン状態となると、電源から接地電位
に貫通電流が流れてしまう。通常通信時にＵＢＡＰ，Ｕ
ＢＢＰが共にハイレベルとなることは無いが、パワーオ
ン直後のようにＬＳＩ内部状態が不確定な状態で発生す
る可能性があるため。

【００４５】ドライバ制御信号ａｎ１，ａｐ１，ｂｎ
１，ｂｐ１及びａｎ２，ａｐ２，ｂｎ２，ｂｐ２は、そ
れぞれＭＡＮ１，ＭＡＰ１，ＭＢＮ１，ＭＢＰ１及びＭ
ＡＮ２，ＭＡＰ２，ＭＢＮ２，ＭＢＰ２のゲートに接続
される。

【００４６】信号ＵＢＡＰがハイレベル、信号ＵＢＢＰ
がローレベルのときはＭＡＰ１、ＭＡＰ２及びＭＡＮ
１、ＭＡＮ２がオン状態となり、送信端子ＵＤＲＶＢか
らＵＤＲＶＡに向かってトランス１１の第１コイル１１
１に電流が流れ、信号ＵＢＡＰ，ＵＢＢＰが共にローレ
ベルまたはハイレベルのときはドライバを構成する全て
のトランジスタがオフ状態となり、第１コイル１１１の
電流は流れなくなる、従って、図５に示すように、信号
ＵＢＡＰがパルス状に印加されるとトランス１１の１次
側にパルス電圧が発生し、第２コイル１１２にはコイル
の巻数比に応じた正パルス電圧が発生する。

【００４７】同様に、信号ＵＢＡＰがローレベル、信号
ＵＢＢＰがハイレベルのときは第１コイル１１１に上記
と逆向きの電流が流れ、逆極性のパルスが発生する。

【００４８】信号ＵＢＡＰまたはＵＢＢＰがローレベル
からハイレベルに変化し、トランジスタがオン状態とさ
れたとき、送信端子ＵＤＲＶＡ、ＵＤＲＶＢの電位は終
端時のレベルＶＡから、電源電圧または接地電位に向か
って急激に変化する。従って、送信端子ＵＤＲＶＡ、Ｕ
ＤＲＶＢの負荷容量のチャージ、ディスチャージのため
瞬間的に電源電流が流れ、電源ノイズが発生する。第２
出力段の動作を第１出力段の動作から所定時間だけ遅延
回路１５１Ａ〜１５１Ｄにより遅延させることにより、
単位時間あたりの電源電流の変化を低減することができ
る。尚、出力段は、３段以上とすることもできる。

【００４９】また、振幅調整のため、トランス１１と送
信端子ＵＤＲＶＡ、ＵＤＲＶＢ間に抵抗を挿入してもよ
い。

【００５０】終端回路１３について説明する。

【００５１】終端回路１３は、バイアス回路１３１、終
端用端子ＵＴＲＭＡ，ＵＴＲＭＢ間に挿入されたスイッ
チＳＷ１（この場合ＮＭＯＳトランジスタＭＴＮ１で構
成）、バイアス回路１３１からのバイアス電圧ＶＡの出
力端子とそれぞれの終端用端子ＵＴＲＭＡ，ＵＴＲＭＢ
との間に挿入されたスイッチＳＷ２，ＳＷ３（この場合
ＮＭＯＳトランジスタＭＴＮ２、ＭＴＮ３で構成）を有
する。

【００５２】また、制御回路１５では、ＣＴ制御部２１
から出力される信号ＵＢＡＰ，ＵＢＢＰに基づいて、図
４に示される終端回路制御信号ｔｎが形成され、それ
は、ＭＯＳトランジスタＭＴＮ１，ＭＴＮ２，ＭＴＮ３
のゲート電極に供給される。

【００５３】信号ＵＢＡＰ，ＵＢＢＰが共にローレベル
またはハイレベルの時、すなわち、送信ドライバ１４が
ハイインピーダンス状態にある時、終端用端子間をスイ
ッチＳＷ１をオンすることによりショートし、それぞれ
の端子に、スイッチＳＷ２，ＳＷ３を介して、バイアス
電圧ＶＡを供給する。信号ＵＢＡＰ，ＵＢＢＰのどちら
か一方がハイレベルのとき、すなわち、パルス駆動とき
はスイッチＳＷ１，ＳＷ２，ＳＷ３全てオフ状態にす
る。

【００５４】終端用端子ＵＴＲＭＡ，ＵＴＲＭＢは、終
端抵抗調整抵抗を介して、トランス１１の第１コイル１
１１に接続される。

【００５５】第１コイル１１１のインダクタンスをＬ
１、第２コイル１１２のインダクタンスをＬ２、第１コ
イル１１１側の総抵抗値をＲ１’、第２コイル１１２側
の総抵抗値をＲ２とすると、Ｕ点から見たインピーダン
スＺｉｎは、数３で示される。

【００５６】

【数３】

【００５７】第１コイル１１１側、すなわち、ＬＳＩ側
の抵抗はＬ２／Ｌ１倍されて見える。ＴＴＣ標準ＪＴ−
Ｇ９６１により、このインピーダンスＺｉｎを１１０Ω
にする必要がある。

【００５８】このＬ２／Ｌ１の値は、トランスの巻数比
によって決定されるが、送信出力パルスの振幅を得るた
めに比較的大きな値（４．５程度）とされる。

【００５９】コイル１１２側の総抵抗値Ｒ２には、加入
者線１００とトランス１１間に挿入されるヒューズ抵抗
及びトランスの寄生抵抗が含まれ、トータルで３５Ω程
度になっている。従って、第１コイル１１１側の総抵抗
値Ｒ１’は１６Ω程度にする必要があり、また不整合減
衰率の規定から±３０％程度のばらつきの範囲内にする
必要がある。Ｒ１’はトランスの寄生抵抗、スイッチＳ
Ｗ１のオン抵抗、ＬＳＩのボンディングワイヤ抵抗、メ
タル配線抵抗、及び特に制限されないが、外付けの終端
抵抗調整抵抗を含む。従って、変動の大きいＭＯＳトラ
ンジスタのオン抵抗は十分に小さくする必要がある。

【００６０】入力回路１２は、抵抗１２５，１２６を介
して経路にバイアス電圧ＶＢを供給するための演算増幅
器１２３と、スイッチ１２１，１２２，１２７，１２８
と、上記スイッチ１２７，１２８を介して経路にバイア
ス電圧ＶＢを供給するための演算増幅器１２４とを含ん
で成り、第３コイル１１３から端子ＲＳＩＧＭ，ＲＳＩ
ＧＰを介して入力された信号を内部回路に取り込む。

【００６１】図６には、終端回路１３の比較対象とされ
る回路が示される。

【００６２】図６に示されるように、バイアス回路１３
１の出力電圧ＶＡを、スイッチ６１，６２を介して端子
ＵＴＲＭＡ，ＵＴＲＭＢに個別的に供給するような回路
構成では、端子ＵＴＲＭＡ，ＵＴＲＭＢ間に、スイッチ
６１，６２の二つ分のオン抵抗が回路動作に影響する。
これに対して図１に示される終端回路１３では、端子Ｕ
ＴＲＭＡ，ＵＴＲＭＢ間を一つのＭＯＳトランジスタで
短絡するようにしているため、図６に示される場合に比
べて端子ＵＴＲＭＡ，ＵＴＲＭＢ短絡時のオン抵抗を小
さくし易い。

【００６３】尚、図１において、スイッチＳＷ２，ＳＷ
３は比較的抵抗が高くても回路動作に支障を来すことが
ないため、スイッチＳＷ２，ＳＷ３を構成するトランジ
スタのゲートサイズを小さくすることができる。

【００６４】終端回路制御信号ｔｎの立上り（ドライブ
状態から終端状態への遷移）タイミングは、遅延回路１
５１Ａ，１５１Ｃで遅延された信号をゲート１６２で受
けることで形成される。また、終端回路制御信号ｔｎ立
下りタイミング（終端状態からドライブ状態への遷移）
は、ゲート１５６，１６１の出力信号（遅延回路で遅延
される前の信号）をゲート１６３で受けることで形成さ
れる。ドライブ状態と終端状態との切替え時には、貫通
電流が流れるのを防止するため、ドライバ１４及び終端
回路１３は同時にオンされない。

【００６５】バイアス回路１３１について説明する。

【００６６】バイアス回路１３１の出力インピーダンス
は終端抵抗に影響を与えないので、Ｖｄｄ−ＧＮＤの抵
抗分割のような簡単な回路で実現でき、演算増幅器は不
要とされる。

【００６７】高電位側電源電圧をＶｄｄとし、グランド
レベルをＧＮＤとし、信号受信の際に上記送信用コイル
に誘起される起電力の振幅レベルをＶａｍｐとすると
き、上記バイアス電圧ＶＡは、Ｖｄｄ−Ｖａｍｐ又はＧ
ＮＤ＋Ｖａｍｐの範囲に入るように設定すると、信号受
信の際に上記送信用コイルに誘起される起電力の振幅レ
ベルによって、終端回路内のトランジスタに寄生するダ
イオード（ｐｎ接合）が不所望に導通するのを抑えるこ
とができる。さらに、このとき、上記バイアス電圧ＶＡ
をＶｄｄ／３程度にすると、スイッチＳＷ１，ＳＷ２，
ＳＷ３をｎチャネル型ＭＯＳトランジスタのみとするこ
とができ、素子数の低減化を図る上で有利となる。逆に
上記バイアス電圧ＶＡをＶｄｄ／２付近に設定すると、
スイッチＳＷ１，ＳＷ２，ＳＷ３をｎチャネル型ＭＯＳ
トランジスタのみとした場合に導通難くなるため、ｎチ
ャネル型ＭＯＳトランジスタにｐチャネル型ＭＯＳトラ
ンジスタを並列接続してＣＭＯＳタイプのスイッチを構
成するのが望ましい。

【００６８】終端回路１３やドライバ１４は、図７に示
されるように、ＬＳＩ６のチップコーナに配置する。特
にドライバ１４は高出力振幅を出力するため、出力イン
ピーダンスを低くする必要があり、大きなトランジスタ
サイズを必要とする。このため、通常デッドスペースと
なるチップコーナに配置するのが、チップ面積の増大を
防止する上で望ましい。

【００６９】また、ドライバ１４は、チップ外に配置さ
れた抵抗ＲＸ１ａ，ＲＸ１ｂやトランス１１に結合」さ
れるため、静電破壊対策も必要である。ドライバ出力パ
ッド８１がボンディングにより外部端子に結合される。
このドライバ出力パッド８１に近い部分はそれよりも遠
い部分に比べて印加電位が高く、電流が集中するから、
このドライバ出力パッド８１に近い部分においてのみ、
コンタクト８４とゲート８３との間隔を十分にとり、且
つ、ゲート長も長くする。これにより静電破壊耐圧を劣
化させることなく、チップ占有面積の低減が可能とな
る。

【００７０】上記の例によれば、以下の作用効果を得る
ことができる。

【００７１】（１）第１コイル１１１のパルス駆動時に
はドライバ１４をプッシュプル動作させるとともに終端
回路１３をハイインピーダンス状態に制御し、パルス非
駆動時には上記ドライバ１４をハイインピーダンス状態
にするとともに、上記終端回路１３を低インピーダンス
状態に制御するための制御回路１５が設けられることに
より、上記送信用コイルのパルス駆動時において上記ド
ライバをプッシュプル動作させることによって、共通の
コイルに正方向及び負方向の電流を選択的に流すことが
できるので、送信信号における正のパルスと負のパルス
との波高のアンバランスを低減することができる。

【００７２】（２）ドライバ１４、終端回路１３、及び
入力回路１２を含んでＬＳＩ６が構成されるため、当該
ＬＳＩを採用することにより、ＤＳＵ１において上記ド
ライバ１４、終端回路１３、及び入力回路１２を外付け
の個別部品で形成する必要がないので、Ｕ点インタフェ
ース回路５の構成部品点数を低減することができる。

【００７３】（３）端子ＵＤＲＶＡ又はＵＤＲＶＢに近
い回路は、当該端子から遠い回路に比べてコンタクト及
びゲートの間隔が広くとられ、且つ、ゲート長が長くな
るように形成することで、静電破壊耐圧を劣化させずに
チップ面積の低減を図ることができる。

【００７４】（４）第１出力段１４１と第２出力段１４
２が所定の時間差をもって動作させるための遅延回路１
５１Ａ〜１５１Ｄを設けることによって、トランス駆動
の際の切替え大電流を回避することができ、それによっ
てノイズ低減を図ることができる。

【００７５】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００７６】例えば、ＯＣＵ２に含まれるＵ点インタフ
ェース回路５においても、図５に示されると同一構成の
ものを適用することができる。

【００７７】また、ドライバ１４において、不純物イン
プラやゲート加工寸法の不均一性、配置場所による応力
差などに起因してＭＯＳトランジスタの特性がばらつい
た場合、駆動回路１４１ａ，１４２ａと、駆動回路１４
１ｂ，１４２ｂとのオン抵抗の相対精度が正負パルス偏
差の原因となるため、例えば図９に示されるように、駆
動回路１４１ａ，１４２ａと駆動回路１４１ｂ，１４２
ｂのＭＯＳトランジスタＭＡＮ１，２、ＭＢＮ１，２を
交互に配置してプロセスばらつきを分散させることで、
上記相対精度を向上させることができる。

【００７８】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＵ点イ
ンタフェース回路に適用した場合について説明したが、
本発明はそれに限定されるものではなく、トランスを介
して信号の送受信を行うための各種装置に適用すること
ができる。

【００７９】本発明は、少なくともインタフェース機能
を備えることを条件に適用することができる。

【００８０】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００８１】すなわち、送信用コイルのパルス駆動時に
おいてドライバをプッシュプル動作させることによっ
て、共通のコイルに正方向及び負方向の電流を選択的に
流すことができるので、送信信号における正のパルスと
負のパルスとの波高のアンバランスの低減を図ることが
できる。

【００８２】また、ドライバ、終端回路、及び入力回路
を含んで半導体集積回路が構成されているため、それら
を個別部品により構成する必要が無く、この半導体集積
回路が適用されるＵ点インタフェース回路の構成部品点
数の低減を図ることができる。

【００８３】第１抵抗を介して送信用コイルの一端に結
合可能な第１ドライバ端子と、第１抵抗を介して送信用
コイルの他端に結合可能な第２ドライバ端子と、第１ド
ライバ端子を選択的にプルアップ及びプルダウン可能な
第１駆動回路と、第２ドライバ端子を選択的にプルアッ
プ及びプルダウン可能な第２駆動回路とを含んで構成す
ることができ、その場合において、第１ドライバ端子又
は第２ドライバ端子に近い回路は、当該端子から遠い回
路に比べてコンタクト及びゲートの間隔が広くとられ、
且つ、ゲート長が長くなるように形成することで、静電
破壊耐圧を劣化させずにチップ面積の低減を図ることが
できる。

【００８４】さらに、上記第１駆動回路及び上記第２駆
動回路がそれぞれ互いに並列接続された複数の駆動回路
を含むとき、この互いに並列接続された複数の駆動回路
を、所定の時間差をもって動作させるための遅延回路を
設けることによって、トランス駆動の際の大電流切替え
を回避することができ、それによってノイズ低減を図る
ことができる。

【図面の簡単な説明】

【図１】本発明にかかる半導体集積回路が適用されるＵ
点インタフェース回路の構成例回路図である。

【図２】上記Ｕ点インタフェース回路を含む２線式デジ
タル加入者線伝送システムの構成例説明図である。

【図３】上記２線式デジタル加入者線伝送システムにお
けるＤＳＵの構成例ブロック図である。

【図４】上記Ｕ点インタフェース回路における主要部の
動作説明図である。

【図５】上記Ｕ点インタフェース回路における主要部の
動作タイミング図である。

【図６】上記Ｕ点インタフェース回路に含まれる終端回
路の比較対象とされる回路の構成例回路図である。

【図７】上記Ｕ点インタフェース回路に含まれるドライ
バのレイアウト説明図である。

【図８】上記Ｕ点インタフェース回路に含まれるドライ
バ出力パッド付近のレイアウト説明図である。

【図９】上記Ｕ点インタフェース回路に含まれるドライ
バにおける主要部のレイアウト説明図である。

【符号の説明】

１ＤＳＵ２ＯＣＵ３ディジタル交換機４ＤＴＥ５Ｕ点インタフェース回路６ＤＳＵ用ＬＳＩ１０フィルタ１１トランス１１１第１コイル１１２第２コイル１１３第３コイル１２入力回路１３終端回路１４ドライバ１４１第１出力段１４２第２出力段１４１ａ，１４１ｂ，１４２ａ，１４２ｂ駆動回路１５制御回路２１ＣＴ制御部

Claims

【特許請求の範囲】

【請求項１】送信用コイル及び受信用コイルを含むト
ランスを介して信号の送受信を可能とする半導体集積回
路であって、一対の第１抵抗を介して上記送信用コイルに結合され、
プッシュプル動作により上記送信用コイルを双方向にパ
ルス駆動可能なドライバと、一対の第２抵抗を介して上記送信用コイルに結合される
ことで上記送信用コイルを終端可能な終端回路と、上記受信用コイルに結合されることで、上記受信用コイ
ルを介して伝達された信号の受信を可能とする入力回路
と、上記送信用コイルのパルス駆動時には上記ドライバをプ
ッシュプル動作させるとともに上記終端回路をハイイン
ピーダンス状態に制御し、パルス非駆動時には上記ドラ
イバをハイインピーダンス状態にするとともに、上記終
端回路を低インピーダンス状態に制御するための制御回
路と、を含むことを特徴とする半導体集積回路。
【請求項２】上記終端回路は、上記一対の第２抵抗を
介して上記送信用コイルの一端に結合可能な第１終端回
路端子と、上記一対の第２抵抗を介して上記送信用コイ
ルの他端に結合可能な第２終端回路端子と、上記パルス
非駆動時に上記制御回路からの制御信号によってオン状
態に遷移される第１トランジスタと、上記パルス非駆動
時に上記制御回路からの制御信号によって所定のバイア
ス電圧を上記第１終端回路端子に供給するための第２ト
ランジスタと、上記パルス非駆動時に上記制御回路から
の制御信号によって所定のバイアス電圧を上記第２終端
回路端子に供給するための第３トランジスタと、を含ん
で成る請求項１記載の半導体集積回路。
【請求項３】上記ドライバは、上記第１抵抗を介して
上記送信用コイルの一端に結合可能な第１ドライバ端子
と、上記第１抵抗を介して上記送信用コイルの他端に結
合可能な第２ドライバ端子と、上記第１ドライバ端子を
選択的にプルアップ及びプルダウン可能な第１駆動回路
と、上記第２ドライバ端子を選択的にプルアップ及びプ
ルダウン可能な題２駆動回路と、を含んで成る請求項１
又は２記載の半導体集積回路。
【請求項４】上記第１ドライバ端子又は上記第２ドラ
イバ端子に近い回路は、当該端子から遠い回路に比べて
コンタクト及びゲートの間隔が広くとられ、且つ、ゲー
ト長が長くなるように形成された請求項３記載の半導体
集積回路。
【請求項５】上記第１駆動回路及び上記第２駆動回路
は、それぞれ互いに並列接続された複数の駆動回路を含
み、上記制御回路は、上記互いに並列接続された複数の
駆動回路を、所定の時間差をもって動作させるための遅
延回路を含んで成る請求項３又は４記載の半導体集積回
路。