JP6430541B2 - フィールドプログラマブルゲートアレイ - Google Patents
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Description
2,302,402… ハードマクロ
3,21… プログラマブルロジック(PL)
4,307… インタフェース回路
5… PL診断制御部
6… データ転送制御部
7… PL診断データ結果比較部
8… 期待値保持部
9… データ転送判定部
22… CRAM診断回路
51,61… RT処理
52,62… PL診断処理
53,63… FPGA内部転送処理
54,64… 外部出力処理
55,65… アイドル時間
70… 安全処理
71… 再開処理
72… 停止処理
701… 制御コントローラ
702… 監視カメラ
703… モータ
704… リレー装置
801… 鉄道信号制御コントローラ
802… 信号制御部
803… 列車位置計測部
804… 信号機
805… 列車
901… 自動車
902… ステレオカメラ
930… 統合CEU
931… ブレーキ制御ECU
Claims (5)
- 回路構造が固定されたハードマクロと,
前記ハードマクロと間隔を隔てて配置されており,回路構造を変更可能なプログラマブルロジックと,
前記プログラマブルロジック内に備えられ,前記プログラマブルロジックでの処理結果を前記ハードマクロへ出力するI/F回路と,を備え,
前記I/F回路は,前記プログラマブルロジックの健全性を監視しており,当該監視結果に基づいて前記ハードマクロへ送信される前記処理結果の出力を停止し,
前記プログラマブルロジックは前記ハードマクロとの接続を切断して,前記ハードマクロへ出力する信号の演算処理を行い,
前記演算処理の処理終了後に,前記ハードマクロに接続して処理結果を前記ハードマクロへ送信し,
前記ハードマクロへの前記処理結果の送信後,前記ハードマクロとの接続を切断し,
前記ハードマクロは,前記プログラマブルロジックとの接続が切断されている間にフィールドプログラマブルゲートアレイの外部に前記処理結果を出力することを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて,
前記フィールドプログラマブルゲートアレイの外部端子は,
前記ハードマクロに専用に接続される外部端子と,
前記プログラマブルロジックに専用に接続される外部端子と,に分かれていることを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項2に記載のフィールドプログラマブルゲートアレイにおいて,
パッケージの四辺に外部端子が実装されており,
前記ハードマクロは,前記パッケージのいずれかの辺と隣接して設けられること特徴とするフィールドプログラマブルゲートアレイ。 - 請求項2に記載のフィールドプログラマブルゲートアレイにおいて,
パッケージの底面に外部端子が実装されることを特徴とするフィールドプログラマブルゲートアレイ。 - 請求項1に記載のフィールドプログラマブルゲートアレイにおいて,
前記ハードマクロは前記フィールドプログラマブルゲートアレイの外部ピンの上層に配置され,
前記プログラマブルロジックは前記ハードマクロよりさらに上層に配置されることを特徴とするフィールドプログラマブルゲートアレイ。
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
PCT/JP2015/052258 WO2016121015A1 (ja) | 2015-01-28 | 2015-01-28 | フィールドプログラマブルゲートアレイ |
Publications (2)
Publication Number | Publication Date |
---|---|
JPWO2016121015A1 JPWO2016121015A1 (ja) | 2017-10-19 |
JP6430541B2 true JP6430541B2 (ja) | 2018-11-28 |
Family
ID=56542672
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016571564A Expired - Fee Related JP6430541B2 (ja) | 2015-01-28 | 2015-01-28 | フィールドプログラマブルゲートアレイ |
Country Status (3)
Country | Link |
---|---|
US (1) | US10425081B2 (ja) |
JP (1) | JP6430541B2 (ja) |
WO (1) | WO2016121015A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP6696352B2 (ja) * | 2016-08-18 | 2020-05-20 | 富士通株式会社 | プログラマブルロジック装置、情報処理装置、処理方法、及び処理プログラム |
JP6546213B2 (ja) * | 2017-04-13 | 2019-07-17 | ファナック株式会社 | 回路構成最適化装置及び機械学習装置 |
JP6924621B2 (ja) | 2017-06-12 | 2021-08-25 | 日立Astemo株式会社 | 電子制御装置、車載システム、および電源装置 |
Family Cites Families (13)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB8626516D0 (en) * | 1986-11-06 | 1986-12-10 | Int Computers Ltd | Testing programmable logic arrays |
US6530049B1 (en) | 2000-07-06 | 2003-03-04 | Lattice Semiconductor Corporation | On-line fault tolerant operation via incremental reconfiguration of field programmable gate arrays |
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US6744274B1 (en) * | 2001-08-09 | 2004-06-01 | Stretch, Inc. | Programmable logic core adapter |
JP4643977B2 (ja) * | 2004-11-30 | 2011-03-02 | 富士通株式会社 | プログラマブル・ロジック・デバイス、情報処理装置、プログラマブル・ロジック・デバイスの制御方法 |
JP2007058419A (ja) | 2005-08-23 | 2007-03-08 | Hitachi Ltd | Pld上のメモリ内の情報に従って構築される論理回路を備えたストレージシステム |
JP2007243671A (ja) | 2006-03-09 | 2007-09-20 | Kddi Corp | 論理プログラマブルデバイス保護回路 |
US7573295B1 (en) * | 2007-05-14 | 2009-08-11 | Xilinx, Inc. | Hard macro-to-user logic interface |
JP5014899B2 (ja) * | 2007-07-02 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 再構成可能デバイス |
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-
2015
- 2015-01-28 US US15/546,694 patent/US10425081B2/en not_active Expired - Fee Related
- 2015-01-28 JP JP2016571564A patent/JP6430541B2/ja not_active Expired - Fee Related
- 2015-01-28 WO PCT/JP2015/052258 patent/WO2016121015A1/ja active Application Filing
Also Published As
Publication number | Publication date |
---|---|
JPWO2016121015A1 (ja) | 2017-10-19 |
US10425081B2 (en) | 2019-09-24 |
WO2016121015A1 (ja) | 2016-08-04 |
US20180278254A1 (en) | 2018-09-27 |
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