JP6376629B1 - 半導体装置の製造方法 - Google Patents

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Abstract

本発明の半導体装置の製造方法は、半導体基体の第１主面側にゲート絶縁膜を介してゲート電極を形成した後、当該ゲート電極を覆うように層間絶縁膜を形成するＭＯＳ構造形成工程と、層間絶縁膜の上方に、ゲート電極と接続された状態の金属層を形成する金属層形成工程と、金属層を接地電位とした状態で半導体基体に電子線を照射して半導体基体の内部に格子欠陥を生成する電子線照射工程と、金属層を複数の電極に分割する金属層分割工程と、半導体基体を加熱して半導体基体の前記格子欠陥を修復するアニール処理工程とをこの順序で含むことを特徴とする。
本発明のＭＯＳＦＥＴによれば、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失を小さくでき、かつ、電子線照射工程を実施しない場合と同等のＶＴＨ特性を有する半導体装置を製造することができる半導体装置の製造方法を提供することができる。

Description

本発明は、半導体装置の製造方法に関する。
従来、半導体基体に電子線を照射して半導体基体の内部に格子欠陥を導入する工程を含む半導体装置の製造方法が知られている（例えば、特許文献１参照。）。
従来の半導体装置の製造方法は、図１７に示すように、ＭＯＳ構造形成工程と、表面金属層形成工程と、パターニング工程と、電子線照射工程と、アニール処理工程とをこの順序で含む。すなわち、従来の半導体装置の製造方法は、半導体基体９１０の第１主面側にゲート絶縁膜９２２を介してゲート電極９２４を形成した後、当該ゲート電極９２４を覆うように層間絶縁膜９２６を形成するＭＯＳ構造形成工程（図１８参照。）と、層間絶縁膜９２６の上方に表面金属層９２８’を形成する表面金属層形成工程（図１９参照。）と、表面金属層９２８’をパターニングするパターニング工程（図２０参照。）と、半導体基体９１０に電子線を照射して半導体基体９１０の内部に格子欠陥を生成する電子線照射工程（図２１参照。）と、半導体基体９１０を加熱して半導体基体９１０の格子欠陥を修復するアニール処理工程（図示せず。）とをこの順序で含む。なお、従来の半導体装置の製造方法における電子線照射工程においては、第２主面側から半導体基体９１０に電子線を照射する。
なお、本明細書中、アニール処理工程において「格子欠陥を修復する」とは、格子欠陥の全てを修復するのではなく、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムを適度に制御するのに必要な所定数の格子欠陥を残存させ、それ以外の格子欠陥を修復することをいう。
従来の半導体装置の製造方法によれば、電子線照射工程において、半導体基体９１０の内部に格子欠陥を生成するため、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムが適度に制御され、寄生内蔵ダイオードリカバリ損失が小さい半導体装置を製造することができる。
特開２０１２−６９８６１号公報
しかしながら、従来の半導体装置の製造方法においては、電子線照射工程を実施する過程でゲート絶縁膜９２２に電荷が発生してゲート絶縁膜９２２が帯電する場合があるため、製造された半導体装置の閾値電圧ＶＴＨが低くなる場合がある、という問題がある。このことは、第２主面側から電子線を照射する場合のみならず第１主面側から電子線を照射する場合にも発生しうる問題である。
そこで、本発明は、上記した問題を解決するためになされたものであり、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失が小さく、かつ、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができる半導体装置の製造方法を提供することを目的とする。
［１］本発明の半導体装置の製造方法は、半導体基体の第１主面側にゲート絶縁膜を介してゲート電極を形成した後、当該ゲート電極を覆うように層間絶縁膜を形成するＭＯＳ構造形成工程と、前記層間絶縁膜の上方に、前記ゲート電極と接続された状態の金属層を形成する金属層形成工程と、前記金属層を接地電位とした状態で前記第１主面側又は第２主面側から前記半導体基体に電子線を照射して前記半導体基体の内部に格子欠陥を生成する電子線照射工程と、前記金属層を複数の電極に分割する金属層分割工程と、前記半導体基体を加熱して前記半導体基体の前記格子欠陥を修復するアニール処理工程とをこの順序で含むことを特徴とする。
［２］本発明の半導体装置の製造方法においては、前記電子線照射工程においては、前記半導体基体の前記第１主面側を上にした状態で前記半導体基体を導電性材料からなるトレイ上に載置した後、前記トレイを接地した状態で当該半導体基体に電子線を照射することが好ましい。
［３］本発明の半導体装置の製造方法においては、前記金属層形成工程と前記電子線照射工程の間に、前記半導体基体及び前記金属層を加熱して前記半導体基体と前記金属層との間でオーミック接合を形成するシンター処理工程を含むことが好ましい。
［４］本発明の半導体装置の製造方法においては、前記アニール処理工程において、前記半導体基体を加熱する温度は３００℃〜４１０℃の範囲内であることが好ましい。
［５］本発明の半導体装置の製造方法においては、前記金属層分割工程及び前記アニール処理工程を、前記半導体基体の温度が４１０℃以下の状態で実施することが好ましい。
［６］本発明の半導体装置の製造方法においては、前記電子線照射工程の後段に、前記半導体基体の表面に表面保護膜を形成する表面保護膜形成工程をさらに含むことが好ましい。
［７］本発明の半導体装置の製造方法においては、前記表面保護膜形成工程を、前記半導体基体の温度が４１０℃以下の状態で実施することが好ましい。
［８］本発明の半導体装置の製造方法においては、前記表面保護膜形成工程の後段に、前記半導体基体の第２主面側に裏面金属層を形成する裏面金属層形成工程をさらに含み、前記裏面金属層形成工程を、前記半導体基体の温度が４１０℃以下の状態で実施することが好ましい。
本発明の半導体装置の製造方法によれば、電子線照射工程において半導体基体の内部に格子欠陥を生成するため、従来の半導体装置の製造方法の場合と同様に、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムが適度に制御され、寄生内蔵ダイオードリカバリ損失が小さい半導体装置を製造することができる。
また、本発明の半導体装置の製造方法によれば、金属層を接地電位とした状態、すなわち、ゲート電極を接地電位とした状態で電子線照射工程を実施することができるため、ゲート絶縁膜が接地電位（ゲート電極等の他の構成と等電位）になっており、電子線照射工程を実施する過程でゲート絶縁膜に電荷が発生してもゲート絶縁膜が帯電しない。従って、製造された半導体装置の閾値電圧ＶＴＨが低くなり難く、その結果、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができる。
その結果、本発明の半導体装置の製造方法は、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失を小さくでき、かつ、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができる半導体装置の製造方法となる。
また、本発明の半導体装置の製造方法によれば、金属層を接地電位とした状態、すなわち、ゲート電極を接地電位とした状態で電子線照射工程を実施するため、電子線照射工程を実施する過程でゲート絶縁膜に電荷が発生しても、ゲート絶縁膜が接地電位（ゲート電極等の他の構成と等電位）になっており、帯電しない。従って、製造された半導体装置の特定の部分の閾値電圧ＶＴＨが低下することを防ぐことができ、当該特定の部分に電流が集中することを防ぐことができる。その結果、当該特定の部分で発熱することを防ぐことができ、高いＳＯＡ耐量を有する半導体装置を製造することができる。
実施形態１における半導体装置１００を示す平面図である。図１（ａ）は半導体装置１００の平面図であり、図１（ｂ）は、表面保護膜の図示を省略した半導体装置１００の平面図である。 実施形態１における半導体装置１００を示す図である。図２（ａ）は表面保護膜、ソース電極及び層間絶縁膜の図示を省略した半導体装置１００の平面図であり、図２（ｂ）は図２（ａ）のｘ−ｘ断面図であり、図２（ｃ）は図２（ａ）のｙ−ｙ断面図である（図１１及び図１４において同じ。）。なお、図２（ｂ）及び図２（ｃ）においては表面保護膜、ソース電極及び層間絶縁膜の図示を省略していない。また、図２中、「ｘ」は格子欠陥を示す（以下、図６、図７、図９、図１０、図１１、図１４、図１５、図１６及び図２１において同じ。）。 実施形態１における半導体装置１００を示すフローチャートである。 実施形態１におけるＭＯＳ構造形成工程を説明するために示す図である。図４（ａ）は、半導体基体（半導体装置）の平面図であり、図４（ｂ）は図４（ａ）のｘ−ｘ断面図であり、図４（ｃ）は図４（ａ）のｙ−ｙ断面図である（以下、図５、図６、図９、図１０において同じ。）。なお、図４（ａ）においては層間絶縁膜１２６の図示を省略している。 実施形態１における表面金属層形成工程を説明するために示す図である。 実施形態１における電子線照射工程を説明するために示す図である。なお、図６（ｂ）及び図６（ｃ）においては、理解を助けるために、半導体基体１１０、ゲート電極１２４、表面金属層１２８’及びゲート引き出し配線１３６が接地電位であることを示す記号を記載している。 半導体基体１１０に電子線を照射する様子を説明するために示す図である。 電子線照射工程におけるソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの電位の様子を説明するために示す模式図である。図８（ａ）は実施形態１の電子線照射工程におけるソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの電位の様子を説明するために示す模式図であり、図８（ｂ）は従来の電子線照射工程におけるソース電極Ｓ、ゲート電極Ｇ及びドレイン電極Ｄの電位の様子を説明するために示す模式図である。 実施形態１における表面金属層分割工程を説明するために示す図である。 実施形態１における表面保護膜形成工程を説明するために示す図である。 実施形態２における半導体装置１０２を示す図である。 試験例１の結果を示すグラフである。 試験例２の結果を示すグラフである。 変形例１における半導体装置２００を示す図である。 変形例２における電子線照射工程を説明するために示す図である。図１５（ａ）は図６（ｂ）に対応する断面図であり、図１５（ｂ）は図６（ｃ）に対応する断面図である。 半導体基体１１０の第２主面を上にした状態で半導体基体１１０をトレイ上に載置した後、トレイを接地した状態で半導体基体１１０に電子線を照射する様子を説明するために示す図である。 従来の半導体装置の製造方法を説明するために示すフローチャートである。 従来のＭＯＳ構造形成工程を説明するために示す図である。図１８（ａ）はセル領域の断面図であり、図１８（ｂ）は周辺領域の断面図である（図１９〜図２１において同じ。）。なお、符号９１２は低抵抗半導体層を示し、符号９１４はドリフト層を示し、符号９１６はベース領域を示し、符号９１８はｐ＋型張り出し拡散領域を示し、符号９２０はソース領域を示し、符号９３２はｐ＋型拡散領域を示し、符号９３４はフィールド絶縁膜を示し、符号９３６はゲート引き出し配線を示し、符号９３８はコンタクトホールを示す。 従来の表面金属層形成工程を説明するために示す図である。 従来のパターニング工程を説明するために示す図である。なお、符号９４０はゲート配線を示す。 従来の電子線照射工程を説明するために示す図である。
以下、本発明の半導体装置の製造方法について、図に示す実施形態に基づいて説明する。なお、各図面は模式図であり、必ずしも実際の寸法を厳密に反映したものではない。
［実施形態１］
１．実施形態１における半導体装置１００の構成
実施形態１における半導体装置１００は、ｎ＋型の低抵抗半導体層１１２とｎ−型のドリフト層１１４とが積層された半導体基体１１０に画定されたセル領域ＣＲと、セル領域ＣＲの周囲に画定された周辺領域とを備えるプレーナー型の半導体装置（ＭＯＳＦＥＴ）である（図２参照。）。周辺領域は、セル領域ＣＲを取り囲むゲート配線形成領域ＧＦ、及び、セル領域ＣＲに向かって（内側に向かって）張り出したゲートパッド形成領域ＧＰからなる（図１（ｂ）及び図２参照。）。
セル領域ＣＲにおける半導体基体１１０の第１主面の表面上にはソース電極１２８が形成されている（図１（ｂ）参照。）。また、ゲート配線形成領域ＧＦにおける半導体基体１１０の第１主面の表面上にはゲート配線１４０（ゲートフィンガー）が形成されている（図１（ｂ）参照。）。さらにまた、ゲートパッド形成領域ＧＰにおける半導体基体１１０の第１主面の表面上にはゲートパッド電極１４２が形成されている（図１（ａ）参照。）。ソース電極１２８、ゲート配線１４０及びゲートパッド電極１４２の厚さは、例えば、３μｍ〜６μｍの範囲内にある。
半導体基体１１０の第１主面側においては、ゲートパッド電極１４２のうち外部と接続する領域と、ソース電極１２８のうち外部と接続する領域とを除いて表面保護膜１４４で覆われている（図１（ａ）参照。）。表面保護膜１４４は例えば、ポリイミド、ＰＳＧ又はＢＰＳＧからなる（実施形態１においては、ポリイミド）。表面保護膜１４４の厚さは、例えば３μｍ〜６μｍの範囲内にある。
実施形態１における半導体装置１００は、セル領域ＣＲにおいて、図２（ａ）及び図２（ｂ）に示すように、半導体基体１１０と、半導体基体１１０の第１主面の表面上にゲート絶縁膜１２２を介して形成されたゲート電極１２４と、ゲート電極１２４を覆うように形成された層間絶縁膜１２６とを有する。すなわち、半導体基体１１０のセル領域ＣＲの第１主面側には、ＭＯＳ構造が形成されている。
実施形態１における半導体装置１００は、セル領域ＣＲにおいて、半導体基体１１０の第１主面側に、層間絶縁膜１２６、半導体基体１１０のベース領域１１６の一部及びソース領域１２０の一部を覆うように形成されているソース電極１２８と、半導体基体１１０の第２主面側の表面上に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜を成膜することで形成されたドレイン電極１３０をさらに有する。
セル領域ＣＲにおいて、半導体基体１１０は、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６から下方に（深い方向に）張り出すように形成されたｐ＋型張り出し拡散領域１１８と、ベース領域１１６の表面に形成されたｎ＋型のソース領域１２０とを有する。
半導体基体１１０の内部には、電子線を照射することによって生成された格子欠陥を有する。
ゲート電極１２４は、ポリシリコンからなり、ドリフト層１１４とソース領域１２０とに挟まれたベース領域１１６の表面上においてゲート絶縁膜１２２を介して形成されている。
実施形態１における半導体装置１００は、ゲート配線形成領域ＧＦにおいて、図２（ａ）及び図２（ｃ）に示すように、半導体基体１１０と、フィールド酸化膜１３４と、ゲート引き出し配線１３６と、層間絶縁膜１２６と、ゲート配線１４０と、ドレイン電極１３０と、表面保護膜１４４とを有する。
ゲート配線形成領域ＧＦにおいて、半導体基体１１０は、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ＋型拡散領域１３２を有する。
ゲート引き出し配線１３６は、ポリシリコンからなり、ドリフト層１１４の上方にフィールド酸化膜１３４を介して形成されている。ゲート引き出し配線１３６は、ゲート電極１２４と接続されている。
ゲート配線１４０は、ゲート引き出し配線１３６上に層間絶縁膜１２６を介して形成され、層間絶縁膜１２６に形成されたコンタクトホール１３８を介してゲート引き出し配線１３６と電気的に接続されている。
ゲートパッド形成領域ＧＰにおいて、実施形態１に係る半導体装置１００は、ゲート配線１４０の代わりにゲートパッド電極１４２が形成されている点を除いて、基本的にはゲート配線形成領域と同様の構成を有する。すなわち、ゲートパッド形成領域ＧＰにおいて、実施形態１に係る半導体装置１００は、半導体基体１１０と、フィールド酸化膜１３４と、ゲート引き出し配線１３６と、層間絶縁膜１２６と、ゲートパッド電極１４２と、ドレイン電極１３０とを有する。
ゲートパッド電極１４２は、ゲート引き出し配線１３６上に層間絶縁膜１２６を介して形成されている。また、ゲートパッド電極１４２は、ゲート配線１４０と連結されている。
ベース領域１１６、ソース領域１２０、ｐ＋型張り出し拡散領域１１８、ゲート絶縁膜１２２、ゲート電極１２４はいずれも、平面的に見てストライプ状に形成されている。形成ピッチは例えば、それぞれ１５μｍである。
低抵抗半導体層１１２の厚さは１００μｍ〜４００μｍであり、低抵抗半導体層１１２の不純物濃度は１×１０１９ｃｍ−３〜１×１０２０ｃｍ−３である。ドリフト層１１４の厚さは５μｍ〜１００μｍであり、ドリフト層１１４の不純物濃度は１×１０１４ｃｍ−３〜１×１０１６ｃｍ−３である。ベース領域１１６の深さは２μｍ〜２．５μｍであり、ベース領域１１６の不純物濃度は５×１０１６ｃｍ−３〜１×１０１８ｃｍ−３である。ソース領域１２０の深さは０．２μｍ〜０．４μｍであり、ソース領域１２０の不純物濃度は５×１０１９ｃｍ−３〜２×１０２０ｃｍ−３である。ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の深さは２．４μｍ〜８．０μｍであり、ｐ＋型張り出し拡散領域１１８及びｐ＋型拡散領域１３２の不純物濃度は１×１０１７ｃｍ−３〜３×１０１８ｃｍ−３である。
ゲート電極１２４及びゲート引き出し配線１３６は、所定の濃度で不純物を含有するポリシリコンからなる。ゲート電極１２４及びゲート引き出し配線１３６は、同一の工程により形成されている。ゲート電極１２４の厚さは、例えば５００ｎｍである。
ゲート絶縁膜１２２は、熱酸化法により形成され厚さが例えば１００ｎｍの二酸化珪素膜からなる。フィールド酸化膜１３４は、熱酸化法により形成された、厚さが例えば４５０ｎｍの二酸化珪素膜からなる。層間絶縁膜１２６は、ＣＶＤ法により形成され厚さが１０００ｎｍのＰＳＧ膜からなる。
２．実施形態１に係る半導体装置の製造方法
実施形態１における半導体装置１００は、以下に示す半導体装置の製造方法（実施形態１に係る半導体装置の製造方法）により製造することができる。実施形態１に係る半導体装置の製造方法は、図３に示すように、ＭＯＳ構造形成工程と、表面金属層形成工程（金属層形成工程）と、シンター処理工程と、電子線照射工程と、表面金属層分割工程（金属層分割工程）と、アニール処理工程と、表面保護膜形成工程と、裏面金属層形成工程とをこの順序で含む。
（１）ＭＯＳ構造形成工程
まず、半導体基体１１０（半導体ウェーハ）の第１主面側にゲート絶縁膜１２２を介してゲート電極１２４を形成した後、当該ゲート電極１２４を覆うように層間絶縁膜１２６を形成する（図４参照。）。
具体的には、まず、表面にフィールド酸化膜１３４が形成された半導体基体１１０を準備し、第１主面側のセル領域ＣＲのフィールド酸化膜１３４をエッチングしてドリフト層１１４の一部、ベース領域１１６の一部及びソース領域１２０の一部を露出した後、熱酸化法によってゲート絶縁膜１２２を形成する。
なお、半導体基体１１０は、セル領域ＣＲにおいては、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６の表面に形成されたｎ＋型のソース領域１２０と、ベース領域１１６から下方に（深い方向に）張り出すように形成されたｐ＋型張り出し拡散領域１１８とを有し、周辺領域においては、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ＋型拡散領域１３２とを有する。また、フィールド酸化膜１３４は、ソース領域１２０、ベース領域１１６及びｐ＋型張り出し拡散領域１１８等の構成要素を形成する際の熱処理（ｐ型不純物又はｎ型不純物を導入した後に行う活性アニール処理）によって形成されたものである。また、ゲート絶縁膜１２２の厚さは、例えば１００ｎｍである。
次に、半導体基体１１０の第１主面側にゲート絶縁膜１２２を介してポリシリコンからなるゲート電極１２４を形成するとともに、フィールド酸化膜１３４を介してポリシリコンからなるゲート引き出し配線１３６をＣＶＤ法によって形成する。
次に、ゲート電極１２４を覆うように、ＰＳＧからなる層間絶縁膜１２６をＣＶＤ法によって形成する。
次に、セル領域ＣＲにおいて、後述する表面金属層１２８’を半導体基体１１０のソース領域１２０と接続するために、セル領域ＣＲのうちベース領域１１６の一部及びソース領域１２０の一部が露出するような開口を形成するとともに、ゲート配線形成領域ＧＦにおいて、後述する表面金属層１２８’をゲート引き出し配線１３６と接続するために、所定の領域にコンタクトホール１３８を形成する（図４参照。）。
（２）表面金属層形成工程
次に、半導体基体１１０の第１主面側の全面に（層間絶縁膜１２６の上方に）表面金属層１２８’をスパッタ法によって形成する（図５参照。）。表面金属層１２８’は、セル領域ＣＲにおいて、層間絶縁膜１２６の開口を通して半導体基体１１０のソース領域１２０及びベース領域１１６と接続され、かつ、ゲート配線形成領域ＧＦにおいて、コンタクトホール１３８を通してゲート引き出し配線１３６と接続されている。表面金属層１２８’の厚さは、例えば、３μｍ〜６μｍの範囲内にある。このような厚さとすることにより、後段に実施する電子線照射工程において、電子線が（表面金属層１２８’に遮断されることなく）表面金属層１２８’を透過して半導体基体に照射されることとなる。
（３）シンター処理工程
次に、半導体基体１１０及び表面金属層１２８’を加熱して半導体基体１１０と表面金属層１２８’との間でオーミック接合を形成する（図示せず。）。シンター処理工程において、半導体基体１１０及び表面金属層１２８’を加熱する温度は、４００℃〜５００℃の範囲内である。シンター処理工程を水素雰囲気下で行ってもよい。
（４）電子線照射工程
次に、表面金属層１２８’を接地電位とした状態で第１主面側から半導体基体１１０に電子線を照射して半導体基体１１０の内部に格子欠陥を生成する（図６参照。）。具体的には、図７に示すように、第１主面側に表面金属層１２８’が形成された半導体基体１１０をアルミニウム製のトレイ３００上に第１主面側を上にして載置し、第１主面側から電子線を照射する。このことにより、実施形態１の電子線照射工程においては、従来の電子線照射工程のようにゲート電極の電位がフローティングの状態（図８（ｂ）参照。）ではなく、ソース電極、ドレイン電極、ゲート電極の電位がいずれも接地電位の状態（接地電位と等電位の状態）で半導体基体１１０に電子線を照射することができる（図８（ａ）参照。）。
なお、トレイ３００をアルミニウム製としたのは、アルミニウムは導電性が高いため、表面金属層１２８’を接地電位とした状態、すなわち、ゲート電極を接地電位とした状態で電子線照射工程を実施することができるためである。電子線の照射線量は、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムを適度に制御するために必要な適宜の照射線量とすることができ、例えば、１００ｋＧｙ〜３０００ｋＧｙの範囲内にある。
（５）表面金属層分割工程
次に、トレイ３００から半導体基体１１０を取り出し、半導体基体の温度が４１０℃以下の状態で表面金属層１２８’をエッチングにより複数の電極に分割する（図９参照。）。すなわち、表面金属層１２８’を、ゲート電極１２４と接続されている電極（ゲートパッド電極１４２及びゲート配線１４０）と、ゲート電極１２４と接続されていない電極（ソース電極１２８）とに分離する。なお、表面金属層分割工程は、従来の半導体装置の製造方法のパターニング工程に対応する工程である。また、半導体装置の外周端に相当する位置にシールドメタル（エッジターミネーション電極）を形成する場合があるが、この場合には、表面金属層分割工程において、表面金属層１２８’を、ゲートパッド電極１４２、ゲート配線１４０、ソース電極１２８及びシールドメタル（図示せず。）に分割する。
（６）アニール処理工程
次に、半導体基体１１０を加熱して半導体基体１１０の格子欠陥を修復する（図示せず。）。このとき、半導体基体１１０を加熱する温度は４１０°以下、好ましくは、３００℃〜４１０℃の範囲内であり、例えば３５０℃である。加熱時間は適宜の時間とすることができるが、例えば９０分間である。
なお、アニール処理工程においては、水素アニール処理（水素雰囲気下でのアニール処理）を行わない。水素アニール処理を行わなくても、後述するように、製造された半導体装置の閾値電圧ＶＴＨが低くなり難く、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができるからであり、また、安全に上記した半導体装置を製造することができるからである。
（７）表面保護膜形成工程
次に、半導体基体１１０の温度が４１０℃以下の状態で、半導体基体１１０の第１主面上にソース電極１２８の一部及びゲートパッド電極１４２の一部を除いて表面保護膜１４４を形成する（図１０参照。）。表面保護膜１４４は例えば、ポリイミド、ＰＳＧ又はＢＰＳＧからなる（実施形態１においては、ポリイミド）。表面保護膜１４４の厚さは、例えば３μｍ〜６μｍの範囲内にある。
（８）裏面金属層形成工程
次に、半導体基体１１０の温度が４１０℃以下の状態で、半導体基体１１０の第２主面に、Ｔｉ−Ｎｉ−Ａｕなどの多層金属膜からなる裏面金属膜（裏面金属層）を形成（成膜）しドレイン電極１３０とする。
次に、ダイシング等により、半導体基体１１０を切断して半導体基体１１０をチップ化して、半導体装置１００を製造する。
以上のようにして、半導体装置（実施形態１における半導体装置）１００を製造することができる。
３．実施形態１に係る半導体装置の製造方法の効果
実施形態１に係る半導体装置の製造方法によれば、電子線照射工程において半導体基体１１０の内部に格子欠陥を生成するため、従来の半導体装置の製造方法の場合と同様に、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムが適度に制御され、寄生内蔵ダイオードリカバリ損失が小さい半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、表面金属層１２８’を接地電位とした状態、すなわち、ゲート電極１２４を接地電位とした状態で電子線照射工程を実施することができるため、ゲート絶縁膜１２２が接地電位（ゲート電極等の他の構成と等電位）になっており、電子線照射工程を実施する過程でゲート絶縁膜１２２に電荷が発生してもゲート絶縁膜１２２が帯電しない。従って、製造された半導体装置の閾値電圧ＶＴＨが低くなり難く、その結果、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができる。
その結果、実施形態１に係る半導体装置の製造方法は、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失を小さくでき、かつ、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができる半導体装置の製造方法となる。
また、実施形態１に係る半導体装置の製造方法によれば、表面金属層１２８’を接地電位とした状態、すなわち、ゲート電極１２４を接地電位とした状態で電子線照射工程を実施するため、電子線照射工程を実施する過程でゲート絶縁膜１２２に電荷が発生しても、ゲート絶縁膜１２２が接地電位（ゲート電極等の他の構成と等電位）なっており帯電しない。従って、製造された半導体装置の特定の部分の閾値電圧ＶＴＨが低下することを防ぐことができ、当該特定の部分に電流が集中することを防ぐことができる。その結果、当該特定の部分で発熱することを防ぐことができ、高いＳＯＡ耐量を有する半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、電子線照射工程においては、半導体基体１１０の第１主面側を上にした状態で半導体基体１１０を導電性材料からなるトレイ３００上に載置した後、トレイ３００を接地した状態で半導体基体１１０に電子線を照射するため、表面金属層１２８’を確実に接地電位とした状態で電子線放射をすることができる。その結果、電子線照射工程を実施する過程でゲート絶縁膜１２２が帯電することがなくなり、これに起因して半導体装置の閾値電圧ＶＴＨが低くなる、という問題がなくなる。
また、実施形態１に係る半導体装置の製造方法によれば、半導体基体１１０及び表面金属層１２８’を加熱して半導体基体１１０と表面金属層１２８’との間でオーミック接合を形成するシンター処理工程を含むため、半導体基体１１０と表面金属層１２８’（ソース電極１２８）との間の抵抗が小さくなり、その結果、オン抵抗が小さい半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、表面金属層形成工程と電子線照射工程の間に、半導体基体１１０及び表面金属層１２８’を加熱して半導体基体１１０と表面金属層１２８’との間でオーミック接合を形成するシンター処理工程を含むため、電子線を照射した後にシンター処理工程をすることにより、半導体基体１１０の格子欠陥を必要以上に修復する（修復しすぎてしまう）ことがない。従って、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムが適度に制御された半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、アニール処理工程において、半導体基体１１０を加熱する温度は３００℃〜４１０℃の範囲内であるため、半導体基体１１０の格子欠陥を必要以上に修復する（修復しすぎてしまう）ことがなく、寄生内蔵ダイオードターンオフ時におけるキャリアのライフタイムが適度に制御された半導体装置を製造することができる。
また、実施形態１に係る半導体装置の製造方法によれば、金属層分割工程及びアニール処理工程を、半導体基体１１０の温度を４１０℃以下とした状態で実施するため、半導体基体１１０の格子欠陥が完全に修復してしまうことがない。従って、ライフタイム制御ができる程度に格子欠陥を残しつつ、格子欠陥を修復することができる。
また、実施形態１に係る半導体装置の製造方法によれば半導体基体１１０の表面に表面保護膜１４４を形成する表面保護膜形成工程を含むため、半導体装置の表面を適切に保護することができる。
ところで、半導体基体１１０の表面に表面保護膜（ポリイミド）が形成された状態で電子線を照射した場合には、表面保護膜１４４が帯電することに起因してゲート絶縁膜１２２の閾値電圧ＶＴＨが小さくなる場合がある。これに対して、実施形態１に係る半導体装置の製造方法によれば、電子線照射工程の後段に、半導体基体１１０の表面に表面保護膜１４４を形成する表面保護膜形成工程を含むため、表面保護膜１４４（ポリイミド）に電子線を照射して表面保護膜１４４が帯電することを防ぐことができ、このことに起因してゲート絶縁膜１２２の閾値電圧ＶＴＨが小さくなることを防ぐことができる。
また、実施形態１に係る半導体装置の製造方法によれば、表面保護膜形成工程を、半導体基体１１０の温度を４１０℃以下とした状態で実施するため、半導体基体１１０の格子欠陥が完全に修復してしまうことがない。従って、ライフタイム制御ができる程度に格子欠陥を残しつつ、格子欠陥を修復することができる。
さらにまた、実施形態１に係る半導体装置の製造方法によれば、表面保護膜形成工程の後段に、半導体基体の第２主面側に裏面金属層を形成する裏面金属層形成工程をさらに含み、裏面金属層形成工程を、半導体基体の温度が４１０℃以下の状態で実施するため、この工程においても、半導体基体１１０の格子欠陥が完全に修復してしまうことがない。従って、ライフタイム制御ができる程度に格子欠陥を残しつつ、格子欠陥を修復することができる。
［実施形態２］
実施形態２に係る半導体装置の製造方法は、基本的には実施形態１に係る半導体装置の製造方法と同様の工程を含むが、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴを製造する点で実施形態１に係る半導体装置の製造方法とは異なる。図１１に示すように、実施形態２に係る半導体装置の製造方法において、半導体基体１１０は、セル領域ＣＲにおいて、低抵抗半導体層１１２と、ドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型のベース領域１１６と、ベース領域１１６内に配置され、少なくとも一部を後述するトレンチ１５０の内周面に露出するように形成されたソース領域１２０とを有し、半導体装置１０２は、半導体基体１１０の第１主面側にベース領域１１６を開口しドリフト層１１４に達するように形成された複数のトレンチ１５０を有し、半導体装置１０２において、ゲート絶縁膜１５２は、各トレンチ１５０の内周面に形成され、ゲート電極１５４は、ゲート絶縁膜１５２を介してトレンチ１５０内に埋め込まれてなる。
ゲート配線形成領域ＧＦにおいて、半導体基体１１０は、ｎ＋型の低抵抗半導体層１１２と、低抵抗半導体層１１２上に形成されたｎ−型のドリフト層１１４と、ドリフト層１１４の表面に形成されたｐ型拡散領域１５８を有する。
このように、実施形態２に係る半導体装置の製造方法は、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴを製造する点で実施形態１に係る半導体装置の製造方法の場合とは異なるが、実施形態１に係る半導体装置の製造方法の場合と同様に、表面金属層を接地電位とした状態、すなわち、ゲート電極１５４を接地電位とした状態で電子線照射工程を実施することができるため、電子線照射工程を実施しない場合よりも寄生内蔵ダイオードリカバリ損失を小さくでき、かつ、電子線照射工程を実施しない場合と同等のＶＴＨ特性を有する半導体装置を製造することができる。
なお、実施形態２に係る半導体装置の製造方法は、プレーナーゲート型のＭＯＳＦＥＴではなく、トレンチゲート型のＭＯＳＦＥＴを製造する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の工程を含むため、実施形態１に係る半導体装置の製造方法が有する効果のうち該当する効果を有する。
［試験例］
＜試験例１＞
試験例１は、本発明の半導体装置の製造方法によって製造された半導体装置は、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができることを確認するための試験例である。
１．試料の説明
（１）試料１（実施例）
基本的には、実施形態１に係る半導体装置の製造方法と同様の方法で約１４０個の半導体装置（実施形態１における半導体装置１００）を作成し、これらを試料１とした。
（２）試料２（比較例１）
従来の半導体装置の製造方法と同様に、表面金属層形成工程を実施した後、表面金属層分割工程、シンター処理工程、表面保護膜形成工程及びアニール処理工程の順番で実施する点以外の点においては実施形態１に係る半導体装置の製造方法と同様の方法で１４０個の半導体装置を作成し、これらを試料２とした。
（３）試料３（比較例２）
電子線照射工程を実施しない点以外は実施形態１に係る半導体装置の製造方法と同様の方法で１４０個の半導体装置を作成し、これらを試料３とした。
２．試験方法
ドレイン電流Ｉｄが３ｍＡのときの閾値電圧ＶＴＨ及びドレイン電流Ｉｄが１０μＡの時の閾値電圧ＶＴＨ２を測定した。そして、閾値電圧ＶＴＨを横軸とし、閾値電圧ＶＴＨ−ＶＴＨ２を算出したΔＶＴＨを縦軸としたグラフにＶＴＨ及びΔＶＴＨをプロットして試料ごとに評価した。
３．試験結果
図１２からもわかるように、試料３（比較例２）の大部分は、ＶＴＨが約３．５Ｖ〜３．７Ｖの範囲内、ΔＶＴＨが約０．６３Ｖ〜０．６５Ｖの範囲内で分布している。試料２（比較例１）の大部分は、ＶＴＨが約３．２Ｖ〜３．４Ｖの範囲内、ΔＶＴＨが約０．６４Ｖ〜０．６８Ｖの範囲内に分布している。これに対して、試料１（実施例）の大部分は、ＶＴＨが約３．５Ｖ〜３．７Ｖの範囲内、ΔＶＴＨが約０．６３Ｖ〜０．６５Ｖの範囲内に分布している。
従って、比較例１は、比較例２よりもＶＴＨが約０．３Ｖ程度小さく、ΔＶＴＨも約０．０２Ｖ〜０．０３Ｖ程度大きいことが分かった。従って、比較例１においては、電子線照射工程を実施しない場合よりも閾値電圧ＶＴＨが劣ることがわかった。これに対して、実施例は、比較例２とほぼ同程度の閾値電圧となることがわかった。従って、本発明の半導体装置の製造方法は、電子線照射工程を実施しない場合と同等の閾値電圧ＶＴＨ特性を有する半導体装置を製造することができることを確認することができた。
＜試験例２＞
試験例２は、本発明の半導体装置の製造方法によって製造された半導体装置において、ΔＶＧＳ特性のバラツキを改善することができるため、製造された半導体装置内部の特定に部分で発熱することを防ぐことができ、その結果、高いＳＯＡ耐量を有する半導体装置を製造することができることを確認するための試験例である。
１．試料の説明
試験例１で用いた試料１〜試料３をそのまま試験例２でも用いた。
２．試験方法
まず、製造された各試料のＶＧＳ（ＶＧＳ１）を測定した。次に、所定の電力（ゲート・ソース間に１００Ｖ・３Ａの電力）を印加することで各試料を加熱し、その後、再び各試料のＶＧＳ（ＶＧＳ２）及びＶＴＨを測定する。そして、閾値電圧ＶＴＨを横軸とし、ＶＧＳ１−ＶＧＳ２を算出したΔＶＧＳを縦軸としたグラフにＶＴＨ及びΔＶＧＳをプロットして試料ごとに評価した。
３．試験結果
図１３からもわかるように、試料３（比較例２）の大部分は、ＶＴＨが３．５Ｖ〜３．７Ｖの範囲内、ΔＶＧＳがおよそ３４０ｍＶ〜４００ｍＶの範囲内で分布している。試料２（比較例１）の大部分は、ＶＴＨが３．２Ｖ〜３．４Ｖの範囲内、ΔＶＧＳが５５０ｍＶ〜７８０ｍＶの範囲内に分布している。これに対して、試料１（実施例）の大部分は、ＶＴＨが３．５Ｖ〜３．７Ｖの範囲内、ΔＶＧＳが３４０ｍＶ〜４１０ｍＶの範囲内に分布している。
従って、比較例１においては、比較例２よりもΔＶＧＳが１００ｍＶ以上大きくなるのに対して、実施例においては、比較例２とほぼ同様のΔＶＧＳとなることがわかった。
これにより以下のことが確認できた。すなわち、比較例１においては、ΔＶＧＳ特性のバラツキが生じているため、半導体基体内部の特定の部分で発熱しており、高いＳＯＡ耐量を有する半導体装置を製造することができない。これは、電子線照射工程を実施する過程でゲート絶縁膜に電荷が発生してゲート絶縁膜が帯電し、製造された半導体装置の特定の部分の閾値電圧ＶＴＨが低下したため、当該特定の部分に電流が集中し、当該特定の部分で発熱するからである。
これに対して、実施例においては、ΔＶＧＳ特性のバラツキが生じていないため、半導体基体内部の特定の部分で発熱することを防ぐことができ、高いＳＯＡ耐量を有する半導体装置を製造することができることが確認できた。これは、電子線照射工程を実施する過程でゲート絶縁膜に電荷が発生してゲート絶縁膜が帯電しても、ゲート絶縁膜が接地電位になっている（ゲート電極等の他の構成と等電位になっている）おり、帯電しない。従って、当該特定の部分に電流が集中することを防ぐことができることから、当該特定の部分で発熱することを防ぐことができるからである。
以上、本発明を上記の実施形態に基づいて説明したが、本発明は上記の実施形態に限定されるものではない。その趣旨を逸脱しない範囲において種々の態様において実施することが可能であり、例えば、次のような変形も可能である。
（１）上記実施形態において記載した構成要素の数、材質、形状、位置、大きさ等は例示であり、本発明の効果を損なわない範囲において変更することが可能である。
（２）上記各実施形態においては、半導体装置として、ＭＯＳＦＥＴを製造したが、本発明はこれに限定されるものではない。半導体装置として、ＩＧＢＴ（例えば、変形例１における半導体装置２００、図１４参照。）、ジャンクションＦＥＴその他適宜のトランジスタを製造してもよい。
（３）上記各実施形態においては、電子線照射工程において、第１主面側から電子線を照射したが、本発明はこれに限定されるものではない。電子線照射工程において、第２主面側から電子線を照射してもよい（変形例２、図１５参照。）。
（４）上記各実施形態においては、表面金属層を接地電位とした状態で半導体基体に電子線を照射する電子線照射工程を実施した後に、表面金属層を、複数の電極に分割する表面金属層分割工程を実施したが、本発明はこれに限定されるものではない。例えば、ゲート電極、ソース電極及びドレイン電極が等電位の状態（ゲート電極、ソース電極及びドレイン電極がすべて接地電位となっている状態）で電子線照射工程を実施するのであれば、表面金属層分割工程を実施した後に電子線照射工程を実施してもよい。このような例としては、例えば、表面金属層分割工程を実施した後に、半導体装置の外部においてゲート電極、ソース電極及びドレイン電極を接地電位に接続した状態で電子線照射工程を実施することが考えられる。
（５）上記各実施形態においては、アニール処理工程を実施した後に表面保護膜形成工程を実施したが、本発明はこれに限定されるものではない。表面保護膜形成工程を実施した後に、アニール処理工程を実施してもよいし、表面保護膜形成工程とアニール処理工程を一括して実施してもよい。表面保護膜形成工程においては、表面保護膜を形成するために半導体基体を４１０℃以下の所定の温度まで加熱するが、表面保護膜形成工程とアニール処理工程とをこのように実施することにより、半導体基体の温度が比較的高い状態でアニール処理を実施することができる（又は表面保護膜形成工程と一括してアニール処理工程を実施できる）ため、作業時間が短くて済む、という効果がある。
（６）上記各実施形態において、電子線処理工程においては、半導体基体の第１主面を上にした状態で半導体基体を導電性材料からなるトレイ上に載置した後、トレイを接地した状態で半導体基体に電子線を照射したが、本発明はこれに限定されるものではない。半導体基体の第２主面を上にした状態で半導体基体を導電性材料からなるトレイ上に載置した後、トレイを接地した状態で半導体基体に電子線を照射してもよい（図１６参照。）。この場合、半導体基体（半導体ウェーハ）における半導体装置となる領域がトレイと接触して半導体装置の表面金属層（及び半導体基体）の表面にキズが付くことを防ぐために、トレイ３０２には凹部３１０が形成されていることが好ましい。
１００，１０２，２００，９００…半導体装置、１１０，２１０，９１０…半導体基体、１１２，９１２…低抵抗半導体層、１１４，２１４，９１４…ドリフト層、１１６，２１６，９１６…ベース領域、１１８，２１８，９１８…ｐ＋型張り出し拡散領域、１２０，９２０…ソース領域、１２２，１５２，２２２，９２２…ゲート絶縁膜、１２４，１５４，２２４，９２４，Ｇ…ゲート電極、１２６，１５６，２２６，９２６…層間絶縁膜、１２８，９２８，Ｓ…ソース電極、１２８’，９２８’…表面金属層、１３０，Ｄ…ドレイン電極、１３２，２３２，９３２…ｐ＋型拡散領域、１３４，２３４，９３４…フィールド酸化膜、１３６，２３６，９３６…ゲート引き出し配線、１３８，２３８，９３８…コンタクトホール、１４０，２４０，９４０…ゲート配線、１４２，２４２…ゲートパッド電極、１４４，２４４…表面保護膜、１５０…トレンチ、１５８…ｐ型拡散領域、２１２…ｐ＋型半導体層、２２０…エミッタ領域、２２８…エミッタ電極、２３０…コレクタ電極、３００，３０２…トレイ、３１０…凹部、ＣＲ…セル領域、ＧＦ…ゲート配線形成領域、ＧＰ…ゲートパッド形成領域

Claims (8)

  1. 半導体基体の第１主面側にゲート絶縁膜を介してゲート電極を形成した後、当該ゲート電極を覆うように層間絶縁膜を形成するＭＯＳ構造形成工程と、
    前記層間絶縁膜の上方に、前記ゲート電極と接続された状態の金属層を形成する金属層形成工程と、
    前記金属層を接地電位とした状態で前記第１主面側又は第２主面側から前記半導体基体に電子線を照射して前記半導体基体の内部に格子欠陥を生成する電子線照射工程と、
    前記金属層を、複数の電極に分割する金属層分割工程と、
    前記半導体基体を加熱して前記半導体基体の前記格子欠陥を修復するアニール処理工程とをこの順序で含むことを特徴とする半導体装置の製造方法。
  2. 前記電子線照射工程においては、前記半導体基体の前記第１主面又は前記第２主面を上にした状態で前記半導体基体を導電性材料からなるトレイ上に載置した後、前記トレイを接地した状態で当該半導体基体に電子線を照射することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記金属層形成工程と前記電子線照射工程の間に、前記半導体基体及び前記金属層を加熱して前記半導体基体と前記金属層との間でオーミック接合を形成するシンター処理工程を含むことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
  4. 前記アニール処理工程において、前記半導体基体を加熱する温度は３００℃〜４１０℃の範囲内であることを特徴とする請求項１〜３のいずれかに記載の半導体装置の製造方法。
  5. 前記金属層分割工程及び前記アニール処理工程を、前記半導体基体の温度が４１０℃以下の状態で実施することを特徴とする請求項１〜４のいずれかに記載の半導体装置の製造方法。
  6. 前記電子線照射工程の後段に、前記半導体基体の表面に表面保護膜を形成する表面保護膜形成工程をさらに含むことを特徴とする請求項１〜５のいずれかに記載の半導体装置の製造方法。
  7. 前記表面保護膜形成工程を、前記半導体基体の温度が４１０℃以下の状態で実施することを特徴とする請求項６に記載の半導体装置の製造方法。
  8. 前記表面保護膜形成工程の後段に、前記半導体基体の第２主面側に裏面金属層を形成する裏面金属層形成工程をさらに含み、
    前記裏面金属層形成工程を、前記半導体基体の温度が４１０℃以下の状態で実施することを特徴とする請求項６又は７に記載の半導体装置の製造方法。
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