JP6336765B2 - 表示装置 - Google Patents
表示装置 Download PDFInfo
- Publication number
- JP6336765B2 JP6336765B2 JP2014017731A JP2014017731A JP6336765B2 JP 6336765 B2 JP6336765 B2 JP 6336765B2 JP 2014017731 A JP2014017731 A JP 2014017731A JP 2014017731 A JP2014017731 A JP 2014017731A JP 6336765 B2 JP6336765 B2 JP 6336765B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- film
- display device
- contact hole
- interlayer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1248—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition or shape of the interlayer dielectric specially adapted to the circuit arrangement
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/133345—Insulating layers
Description
本開示は表示装置に関し、例えば画素電極と薄膜トランジスタの電極とを接続するコンタクトホールを有する表示装置に適用可能である。
特開２０１３−３２００号（特許文献１）の図５またはこれに対応する米国特許出願公開第２０１２／０３１４１６９号明細書（特許文献２）の図５には、以下の構造のアレイ基板が開示されている。
第３層間絶縁膜の第２コンタクトホールは、第１コンタクトホールの直上の位置に形成されている。すなわち、第１コンタクトホールにおいては、露出したドレイン電極の上に中継電極が積層され、さらに、この中継電極は、第３層間絶縁膜によって覆われている。この第３層間絶縁膜は、第１コンタクトホール内の中継電極を露出する第２コンタクトホールを有している。この第２コンタクトホールにおいては、露出した中継電極の上に画素電極が積層されている。このように、中継電極と画素電極との積層体は、第１コンタクトホールの内側に形成されており、第２層間絶縁膜の上面には形成されていない。第２層間絶縁膜の上面を覆う中継電極及び画素電極は、さらに第３層間絶縁膜によって覆われており、第１コンタクトホールに形成された中継電極は、そのほぼ中央まで第３層間絶縁膜によって覆われている。第２層間絶縁膜は透明な有機材料によって形成されている。
なお、画素電極と電気的に接続される薄膜トランジスタの電極をソース電極と呼ぶ場合もあるが、以下、本明細書では、特許文献１と同様にドレイン電極と呼ぶこととする。
第３層間絶縁膜の第２コンタクトホールは、第１コンタクトホールの直上の位置に形成されている。すなわち、第１コンタクトホールにおいては、露出したドレイン電極の上に中継電極が積層され、さらに、この中継電極は、第３層間絶縁膜によって覆われている。この第３層間絶縁膜は、第１コンタクトホール内の中継電極を露出する第２コンタクトホールを有している。この第２コンタクトホールにおいては、露出した中継電極の上に画素電極が積層されている。このように、中継電極と画素電極との積層体は、第１コンタクトホールの内側に形成されており、第２層間絶縁膜の上面には形成されていない。第２層間絶縁膜の上面を覆う中継電極及び画素電極は、さらに第３層間絶縁膜によって覆われており、第１コンタクトホールに形成された中継電極は、そのほぼ中央まで第３層間絶縁膜によって覆われている。第２層間絶縁膜は透明な有機材料によって形成されている。
なお、画素電極と電気的に接続される薄膜トランジスタの電極をソース電極と呼ぶ場合もあるが、以下、本明細書では、特許文献１と同様にドレイン電極と呼ぶこととする。
上述した特許文献１または特許文献２の構成では、第２層間絶縁膜がドレイン電極上に薄く残ってしまう場合、コンタクト不良になる。ドレイン電極上の孤立した中継電極を除去すれば、第３層間絶縁膜のエッチングの際に、第２層間絶縁膜を削って開口すると、コンタクト不良が解消される。しかし、第２層間絶縁膜のコンタクトホール端部の第２層間絶縁膜もエッチングの際に削れて切込みが入り、画素電極の被覆不十分による段切れが発生する。このことにより、コンタクト抵抗が上昇する。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
その他の課題と新規な特徴は、本開示の記述および添付図面から明らかになるであろう。
本開示のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。
すなわち、表示装置はアレイ基板と対向基板とを備える。前記アレイ基板は薄膜トランジスタの電極と前記薄膜トランジスタの電極を覆う第１層間膜と前記第１層間膜の上に設けられる共通電極と前記共通電極と同層で前記共通電極から孤立する第１電極と前記共通電極を覆う第２層間膜と前記第２層間膜の上に設けられる画素電極とを備える。前記第１層間膜は前記薄膜トランジスタの電極上を開口する第１のコンタクトホールを有する。前記第２層間膜は前記薄膜トランジスタの電極上および前記第１層間膜上を開口する第２のコンタクトホールを有する。前記第１電極は前記第２のコンタクトホールの端と前記第１のコンタクトホールの側壁とが重なる部分を被覆するようにされる。前記画素電極は前記薄膜トランジスタの電極に接するようにされる。
すなわち、表示装置はアレイ基板と対向基板とを備える。前記アレイ基板は薄膜トランジスタの電極と前記薄膜トランジスタの電極を覆う第１層間膜と前記第１層間膜の上に設けられる共通電極と前記共通電極と同層で前記共通電極から孤立する第１電極と前記共通電極を覆う第２層間膜と前記第２層間膜の上に設けられる画素電極とを備える。前記第１層間膜は前記薄膜トランジスタの電極上を開口する第１のコンタクトホールを有する。前記第２層間膜は前記薄膜トランジスタの電極上および前記第１層間膜上を開口する第２のコンタクトホールを有する。前記第１電極は前記第２のコンタクトホールの端と前記第１のコンタクトホールの側壁とが重なる部分を被覆するようにされる。前記画素電極は前記薄膜トランジスタの電極に接するようにされる。
以下に、実施の形態、実施例および比較例について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
まず、比較例１に係る表示装置の課題を図１Ａから図１Ｃを参照して説明する。
図１Ａは比較例１に係る表示装置の構成を示す平面図である。図１Ｂは図１ＡのＡ−Ａ’線における断面図である。図１Ｃは比較例１に係る表示装置の課題を説明するための断面図である。
比較例１に係る表示装置１ｒ１は、薄膜トランジスタ（以下、ＴＦＴという。）のソース電極４およびドレイン電極５の上に第１層間膜７が形成される。第１層間膜７を開孔してＴＦＴのドレイン電極５の上に第１のコンタクトホール１１ａが形成される。第１層間膜７および第１のコンタクトホール１１ａの上に透明導電膜を成膜およびパターニングして共通電極（対向電極）８および電極８ａが形成される。電極８ａは第１電極、中継電極、接続用電極または台座電極ともいう。共通電極８は第１層間膜７上に形成される。電極８ａは第１のコンタクトホール１１ａの底面および少なくとも一つの側面に形成される。共通電極８や電極８ａ、第１層間膜７の上および側壁に第２層間膜９が形成され、第２層間膜９を開孔して電極８ａの上に第２のコンタクトホール１１ｂが形成される。なお、電極８ａは第２層間膜９のエッチングのストッパになっている。第２層間膜９および第２のコンタクトホール１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１０が形成される。第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視で一部が重なっている。第１層間膜７はドレイン電極５の一部を被覆している。電極８ａはドレイン電極５の上および第１層間膜７の上に接している。第２層間膜９はドレイン電極５の上に接している。第２層間膜９は電極８ａの一部を被覆している。画素電極１０は電極８ａに接している。
第１層間膜７が感光性有機材料で構成される場合は、パターニングの際に露光および現像を行うがエッチングを行わない。したがって、感光性有機材料の塗布膜厚ばらつき、露光装置照射均一性ばらつき、マスク汚れなどによって、図１Ｃに示すように、ドレイン電極５の上に第１層間膜７が残り、電極８ａがドレイン電極５に接することができず、画素電極コンタクト不良が発生する可能性がある。
図１Ａは比較例１に係る表示装置の構成を示す平面図である。図１Ｂは図１ＡのＡ−Ａ’線における断面図である。図１Ｃは比較例１に係る表示装置の課題を説明するための断面図である。
比較例１に係る表示装置１ｒ１は、薄膜トランジスタ（以下、ＴＦＴという。）のソース電極４およびドレイン電極５の上に第１層間膜７が形成される。第１層間膜７を開孔してＴＦＴのドレイン電極５の上に第１のコンタクトホール１１ａが形成される。第１層間膜７および第１のコンタクトホール１１ａの上に透明導電膜を成膜およびパターニングして共通電極（対向電極）８および電極８ａが形成される。電極８ａは第１電極、中継電極、接続用電極または台座電極ともいう。共通電極８は第１層間膜７上に形成される。電極８ａは第１のコンタクトホール１１ａの底面および少なくとも一つの側面に形成される。共通電極８や電極８ａ、第１層間膜７の上および側壁に第２層間膜９が形成され、第２層間膜９を開孔して電極８ａの上に第２のコンタクトホール１１ｂが形成される。なお、電極８ａは第２層間膜９のエッチングのストッパになっている。第２層間膜９および第２のコンタクトホール１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１０が形成される。第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視で一部が重なっている。第１層間膜７はドレイン電極５の一部を被覆している。電極８ａはドレイン電極５の上および第１層間膜７の上に接している。第２層間膜９はドレイン電極５の上に接している。第２層間膜９は電極８ａの一部を被覆している。画素電極１０は電極８ａに接している。
第１層間膜７が感光性有機材料で構成される場合は、パターニングの際に露光および現像を行うがエッチングを行わない。したがって、感光性有機材料の塗布膜厚ばらつき、露光装置照射均一性ばらつき、マスク汚れなどによって、図１Ｃに示すように、ドレイン電極５の上に第１層間膜７が残り、電極８ａがドレイン電極５に接することができず、画素電極コンタクト不良が発生する可能性がある。
次に、比較例２に係る表示装置の課題について図２Ａおよび図２Ｂを参照して説明する。
図２Ａは比較例２に係る表示装置の構成を示す平面図である。図２Ｂは比較例２に係る表示装置の課題を説明するための断面図である。
比較例２に係る表示装置１ｒ２は比較例１に係る表示装置１ｒ１から電極８ａを取り除いているが、その他は同じ構成である。
電極８ａをエッチングで取り除いているので、第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、ドレイン電極５の上に第１層間膜７が残っていたとしてもエッチングで取り除くことができ、第１のコンタクトホール１１ａを開口することができる。したがって、比較例１のような画素電極コンタクト不良は回避することができる。
比較例１では電極８ａは第２層間膜９のエッチングのストッパになっている。しかし、比較例２では電極８ａを取り除いているため、第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、第２のコンタクトホール１１ｂ端の第１層間膜７が削れることがある。したがって、図２Ｂに示すように、画素電極１０を形成する透明導電膜被覆の不十分による段切れが発生し、コンタクト抵抗が上昇する可能性がある。
図２Ａは比較例２に係る表示装置の構成を示す平面図である。図２Ｂは比較例２に係る表示装置の課題を説明するための断面図である。
比較例２に係る表示装置１ｒ２は比較例１に係る表示装置１ｒ１から電極８ａを取り除いているが、その他は同じ構成である。
電極８ａをエッチングで取り除いているので、第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、ドレイン電極５の上に第１層間膜７が残っていたとしてもエッチングで取り除くことができ、第１のコンタクトホール１１ａを開口することができる。したがって、比較例１のような画素電極コンタクト不良は回避することができる。
比較例１では電極８ａは第２層間膜９のエッチングのストッパになっている。しかし、比較例２では電極８ａを取り除いているため、第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、第２のコンタクトホール１１ｂ端の第１層間膜７が削れることがある。したがって、図２Ｂに示すように、画素電極１０を形成する透明導電膜被覆の不十分による段切れが発生し、コンタクト抵抗が上昇する可能性がある。
次に、実施の形態に係る表示装置の構造について図３Ａから図３Ｃを参照して説明する。
図３Ａは実施の形態に係る表示装置の構成を示す平面図である。図３Ｂは図３ＡのＡ−Ａ’線における断面図である。図３Ｃは実施の形態に係る表示装置の効果を説明するための断面図である。
実施の形態に係る表示装置１は比較例１に係る表示装置１ｒ１と台座電極の形成パターンが異なる。すなわち、表示装置１では第２のコンタクトホール１１ｂの端と第１のコンタクトホール１１ａ側壁（第１層間膜７の側壁）が重なる部分を電極８ｂで被覆し、第１のコンタクトホール１１ａの底の一部のみを電極８ｂで被覆し、大部分を電極８ｂで被覆しない（開口した）構造である。電極８ｂは第１電極、中継電極、接続用電極または台座電極ともいう。
第１層間膜７を開孔してＴＦＴの電極（ドレイン電極）５の上に第１のコンタクトホール１１ａが形成される。第１層間膜７の上に透明導電膜を成膜およびパターニングして共通電極８および電極８ｂが形成される。なお、電極８ｂは共通電極８から孤立しており、後述する第２層間膜９によって共通電極８とは絶縁されている。共通電極８や電極８ｂ、第１層間膜７の上および側壁に第２層間膜９が成膜される。第２層間膜９を開孔して電極８ｂの上に第２のコンタクトホール１１ｂが形成される。第２層間膜９および第２のコンタクトホール１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１０が形成される。第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視で一部が重なっている。第１層間膜７はドレイン電極５の一部を被覆している。電極８ｂはドレイン電極５の上および第１層間膜７の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合は、電極８ｂはドレイン電極５の上の一部を覆っているが、接してはない。なお、電極８ｂは第１層間膜７に接している。第２層間膜９はドレイン電極５の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合は、第２層間膜９はドレイン電極５の上の一部を覆っているが、接してはいない。第２層間膜９は電極８ｂの一部を被覆している。画素電極１０は電極８ｂに接している。なお、図３Ｂは第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合を示している。
第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、ドレイン電極５の上に第１層間膜７が残っていたとしてもエッチングで取り除くことができ、第１のコンタクトホール１１ａを開口することができるので、画素電極１０とドレイン電極５のコンタクトを確保することができる。したがって、コンタクト不良による滅点を解消することができる。
第２のコンタクトホール１１ｂの端の第１層間膜７を電極８ｂで被覆し、第２層間膜９のエッチングの際、第１層間膜７の削れによる差し込みを防ぎ、電極８ｂの段切れを解消することができる。
電極８ｂの被覆が第１のコンタクトホール１１ａの底面にかかっていないと、図３Ｃに示すように、電極８ｂの端部で第１層間膜７が削れて画素電極１０の段切れが発生する可能性がある。第１のコンタクトホール１１ａの底面の一部に電極８ｂの被覆をかけることにより、電極８ｂの端部の第１層間膜７の削れを防止し、画素電極１０の段切れを解消することができる。画素コンタクト抵抗を低減することができる。
図３Ａは実施の形態に係る表示装置の構成を示す平面図である。図３Ｂは図３ＡのＡ−Ａ’線における断面図である。図３Ｃは実施の形態に係る表示装置の効果を説明するための断面図である。
実施の形態に係る表示装置１は比較例１に係る表示装置１ｒ１と台座電極の形成パターンが異なる。すなわち、表示装置１では第２のコンタクトホール１１ｂの端と第１のコンタクトホール１１ａ側壁（第１層間膜７の側壁）が重なる部分を電極８ｂで被覆し、第１のコンタクトホール１１ａの底の一部のみを電極８ｂで被覆し、大部分を電極８ｂで被覆しない（開口した）構造である。電極８ｂは第１電極、中継電極、接続用電極または台座電極ともいう。
第１層間膜７を開孔してＴＦＴの電極（ドレイン電極）５の上に第１のコンタクトホール１１ａが形成される。第１層間膜７の上に透明導電膜を成膜およびパターニングして共通電極８および電極８ｂが形成される。なお、電極８ｂは共通電極８から孤立しており、後述する第２層間膜９によって共通電極８とは絶縁されている。共通電極８や電極８ｂ、第１層間膜７の上および側壁に第２層間膜９が成膜される。第２層間膜９を開孔して電極８ｂの上に第２のコンタクトホール１１ｂが形成される。第２層間膜９および第２のコンタクトホール１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１０が形成される。第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１ａと第２のコンタクトホール１１ｂは平面視で一部が重なっている。第１層間膜７はドレイン電極５の一部を被覆している。電極８ｂはドレイン電極５の上および第１層間膜７の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合は、電極８ｂはドレイン電極５の上の一部を覆っているが、接してはない。なお、電極８ｂは第１層間膜７に接している。第２層間膜９はドレイン電極５の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合は、第２層間膜９はドレイン電極５の上の一部を覆っているが、接してはいない。第２層間膜９は電極８ｂの一部を被覆している。画素電極１０は電極８ｂに接している。なお、図３Ｂは第１のコンタクトホール１１ａの底面であるドレイン電極５上に第１層間膜７が残っている場合を示している。
第２層間膜９をエッチングして第２のコンタクトホール１１ｂを形成するときに、ドレイン電極５の上に第１層間膜７が残っていたとしてもエッチングで取り除くことができ、第１のコンタクトホール１１ａを開口することができるので、画素電極１０とドレイン電極５のコンタクトを確保することができる。したがって、コンタクト不良による滅点を解消することができる。
第２のコンタクトホール１１ｂの端の第１層間膜７を電極８ｂで被覆し、第２層間膜９のエッチングの際、第１層間膜７の削れによる差し込みを防ぎ、電極８ｂの段切れを解消することができる。
電極８ｂの被覆が第１のコンタクトホール１１ａの底面にかかっていないと、図３Ｃに示すように、電極８ｂの端部で第１層間膜７が削れて画素電極１０の段切れが発生する可能性がある。第１のコンタクトホール１１ａの底面の一部に電極８ｂの被覆をかけることにより、電極８ｂの端部の第１層間膜７の削れを防止し、画素電極１０の段切れを解消することができる。画素コンタクト抵抗を低減することができる。
実施の形態に係る表示装置の製造方法について図４を参照して説明する。
図４は実施の形態に係る表示装置の製造方法を示すフロー図である。なお、実施の形態、比較例１および比較例２の製造フローは同じで、後述するステップＳ３におけるフォトリソグラフィに用いるマスクパターンが異なるのみである。
ガラス等の透明基板上にＴＦＴおよびＴＦＴを制御する制御配線（ゲート電極やソース電極４、ドレイン電極５）等を形成する（ステップＳ１）。
感光性樹脂等の有機材料を全面に成膜し、フォトリソグラフィおよびベークを行い、第１層間膜７に第１のコンタクトホール（ＣＨ）１１ａを形成する（ステップＳ２）。ここで、フォトリソグラフィとはフォトレジスト等の感光性材料にマスクパターンを用いて露光・現像し、感光性材料にパターンを形成することをいう。
透明導電膜を全面に成膜し、フォトリソグラフィ、ウェットエッチングおよびレジスト除去を行い、共通電極８および電極８ｂを形成する（ステップＳ３）。
無機材料を全面に成膜し、フォトソグラフィ、ドライエッチングおよびレジスト除去を行い、第２層間膜９に第２のコンタクトホール１１ｂを形成する（ステップＳ４）。
透明導電膜を全面に成膜し、フォトリソグラフィ、ウェットエッチングおよびレジスト除去を行い、画素電極１０を形成する（ステップＳ５）。
セルプロセスでは、配向膜を成膜しラビングまたはＵＶ照射し配向処理したり、ＴＦＴ基板と対向基板をシール材で貼り合わせて液晶を封入したり、偏光板を取り付けたりする（ステップＳ６）。モジュール化では、ドライバＩＣやフラットケーブル、バックライト等を取り付ける（ステップＳ７）。
図４は実施の形態に係る表示装置の製造方法を示すフロー図である。なお、実施の形態、比較例１および比較例２の製造フローは同じで、後述するステップＳ３におけるフォトリソグラフィに用いるマスクパターンが異なるのみである。
ガラス等の透明基板上にＴＦＴおよびＴＦＴを制御する制御配線（ゲート電極やソース電極４、ドレイン電極５）等を形成する（ステップＳ１）。
感光性樹脂等の有機材料を全面に成膜し、フォトリソグラフィおよびベークを行い、第１層間膜７に第１のコンタクトホール（ＣＨ）１１ａを形成する（ステップＳ２）。ここで、フォトリソグラフィとはフォトレジスト等の感光性材料にマスクパターンを用いて露光・現像し、感光性材料にパターンを形成することをいう。
透明導電膜を全面に成膜し、フォトリソグラフィ、ウェットエッチングおよびレジスト除去を行い、共通電極８および電極８ｂを形成する（ステップＳ３）。
無機材料を全面に成膜し、フォトソグラフィ、ドライエッチングおよびレジスト除去を行い、第２層間膜９に第２のコンタクトホール１１ｂを形成する（ステップＳ４）。
透明導電膜を全面に成膜し、フォトリソグラフィ、ウェットエッチングおよびレジスト除去を行い、画素電極１０を形成する（ステップＳ５）。
セルプロセスでは、配向膜を成膜しラビングまたはＵＶ照射し配向処理したり、ＴＦＴ基板と対向基板をシール材で貼り合わせて液晶を封入したり、偏光板を取り付けたりする（ステップＳ６）。モジュール化では、ドライバＩＣやフラットケーブル、バックライト等を取り付ける（ステップＳ７）。
以下の実施例ではＩＰＳ（In Plane Switching）方式の表示装置について説明するが、それに限定されるものではなく、ＦＦＳ（Fringe Field Switching）方式等の横電界の表示装置に適用することができる。
まず、実施例に係る表示装置の構造について図５から図８を参照して説明する。
図５は実施例に係る表示装置の平面図である。図６は実施例に係る表示装置の表示領域の画素部の構造を示す平面図である。図７は図６のＡ−Ａ’線に沿った断面図である。図８は図６のＢ−Ｂ’線に沿った断面図である。
図５に示すように、表示装置１ａは、アレイ基板（ＴＦＴ基板）１００と、対向基板（ＣＦ基板）２００と、アレイ基板１００と対向基板２００との間に挟持されている液晶層３００とを備える。アレイ基板１００にシール材１５０を介して対向基板２００が接着している。アレイ基板１００の表示領域１６０においては走査信号線や映像信号線、マトリクス状に形成される画素を有する。画素はＴＦＴや画素電極を有する。対向基板２００はカラーフィルタ等を有する。
アレイ基板１００は対向基板２００よりも大きく形成されており、アレイ基板１００が１枚となっている部分は、ドライバＩＣ等を接続するＩＣ用端子１２０、外部回路と接続するフレキシブル配線基板端子１３０等が形成される端子領域となっている。
表示装置１ａは、アクティブマトリクス方式の液晶表示装置であり、複数の画素がマトリクス状に配置されている。アレイ基板１００は、複数の走査信号線ＧＬと、複数の走査信号線ＧＬに交差する複数の映像信号線ＳＬとを有している。各交点近傍には、画素のスイッチング素子としてＴＦＴを有している。
図５は実施例に係る表示装置の平面図である。図６は実施例に係る表示装置の表示領域の画素部の構造を示す平面図である。図７は図６のＡ−Ａ’線に沿った断面図である。図８は図６のＢ−Ｂ’線に沿った断面図である。
図５に示すように、表示装置１ａは、アレイ基板（ＴＦＴ基板）１００と、対向基板（ＣＦ基板）２００と、アレイ基板１００と対向基板２００との間に挟持されている液晶層３００とを備える。アレイ基板１００にシール材１５０を介して対向基板２００が接着している。アレイ基板１００の表示領域１６０においては走査信号線や映像信号線、マトリクス状に形成される画素を有する。画素はＴＦＴや画素電極を有する。対向基板２００はカラーフィルタ等を有する。
アレイ基板１００は対向基板２００よりも大きく形成されており、アレイ基板１００が１枚となっている部分は、ドライバＩＣ等を接続するＩＣ用端子１２０、外部回路と接続するフレキシブル配線基板端子１３０等が形成される端子領域となっている。
表示装置１ａは、アクティブマトリクス方式の液晶表示装置であり、複数の画素がマトリクス状に配置されている。アレイ基板１００は、複数の走査信号線ＧＬと、複数の走査信号線ＧＬに交差する複数の映像信号線ＳＬとを有している。各交点近傍には、画素のスイッチング素子としてＴＦＴを有している。
図６に示すように、画素電極１１０は線状の部分を有し、櫛歯状に形成されている。共通電極１０８は、面状に形成されている。そして、画素電極１１０と共通電極１０８との間に発生する電界により、液晶層３００を駆動して表示を行う。なお、図６では、マトリクス状に配置された複数の画素のうちの１画素分を図示している。
図７および図８に示すように、ガラス等の透明な絶縁性の基板ＳＵＢ１の上には、下から順に下地膜ＵＣ、ポリシリコン等の半導体膜１０３、ゲート絶縁膜１０２、ＴＦＴのゲート電極１０１、層間絶縁膜ＩＮ１が形成されている。層間絶縁膜ＩＮ１の上には、ＴＦＴのソース電極１０４とＴＦＴのドレイン電極１０５とが形成されている。ソース電極１０４およびドレイン電極１０５は、例えばアルミニウムシリコン合金やモリブデンタングステン合金を用いている。
ゲート電極１０１は、走査信号線ＧＬと一体に形成されている。映像信号線ＳＬの一部は、ソース電極１０４を兼ねており、両者が接続された構造となっている。ソース電極１０４は、ゲート絶縁膜１０２および層間絶縁膜ＩＮ１に形成されたコンタクトホールＣＨ１を介してＴＦＴのソース領域（半導体膜１０３）に接続されている。ドレイン電極１０５は、ゲート絶縁膜１０２および層間絶縁膜ＩＮ１に形成されたコンタクトホールＣＨ２を介してＴＦＴのドレイン領域（半導体膜１０３）に接続されている。
ゲート電極１０１は、走査信号線ＧＬと一体に形成されている。映像信号線ＳＬの一部は、ソース電極１０４を兼ねており、両者が接続された構造となっている。ソース電極１０４は、ゲート絶縁膜１０２および層間絶縁膜ＩＮ１に形成されたコンタクトホールＣＨ１を介してＴＦＴのソース領域（半導体膜１０３）に接続されている。ドレイン電極１０５は、ゲート絶縁膜１０２および層間絶縁膜ＩＮ１に形成されたコンタクトホールＣＨ２を介してＴＦＴのドレイン領域（半導体膜１０３）に接続されている。
ソース電極１０４およびドレイン電極１０５の上には、有機絶縁膜（第１層間膜）１０７が形成されている。有機絶縁膜１０７としては、例えば感光性のアクリル樹脂等を用いることが好適である。有機絶縁膜１０７を用いることで、無機絶縁膜を用いる場合に比べてより平坦性を増すことができる。有機絶縁膜１０７は有機平坦化膜ともいう。また、厚く形成することが容易であるため、寄生容量を小さくすることが可能である。有機絶縁膜１０７にはコンタクトホール（第１のコンタクトホール）１１１ａが形成されている。
有機絶縁膜１０７の上には、共通電極（対向電極）１０８および電極１０８ｂが形成されている。電極１０８ｂは第１電極、中継電極、接続用電極または台座電極ともいう。共通電極１０８および電極１０８ｂの上には、層間絶縁膜（第２層間膜）１０９が形成されている。なお、電極１０８ｂは共通電極１０８から孤立しており、層間絶縁膜１０９によって共通電極１０８とは絶縁されている。共通電極１０８や電極１０８ｂ、有機絶縁膜１０７の上および側壁に層間絶縁膜１０９が成膜される。層間絶縁膜１０９を開孔して電極１０８ｂの上に第２のコンタクトホール１１１ｂが形成される。第１のコンタクトホール１１１ａと第２のコンタクトホール１１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１１ａと第２のコンタクトホール１１１ｂは平面視で一部が重なっている。有機絶縁膜１０７はドレイン電極１０５の一部を被覆している。電極１０８ｂはドレイン電極１０５の上および有機絶縁膜１０７の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１１ａの底面であるドレイン電極１０５上に有機絶縁膜１０７が残っている場合は、電極１０８ｂはドレイン電極１０５の上の一部を覆っているが、接してはない。なお、電極１０８ｂは有機絶縁膜１０７に接している。層間絶縁膜１０９はドレイン電極１０５の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１１ａの底面であるドレイン電極１０５上に有機絶縁膜１０７が残っている場合は、層間絶縁膜１０９はドレイン電極１０５の上の一部を覆っているが、接してはいない。層間絶縁膜１０９は電極１０８ｂの一部を被覆している。
層間絶縁膜１０９および第２のコンタクトホール１１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１１０が形成されている。画素電極１１０は、層間絶縁膜１０９に形成されたコンタクトホール（第２のコンタクトホール）１１１ｂを介してＴＦＴのドレイン電極１０５と接続されている。画素電極１１０と共通電極１０８と電極１０８ｂは、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜で形成されている。
共通電極１０８には、画素電極１１０に印加される電位とは異なるコモン電位が供給されている。したがって、共通電極１０８と画素電極１１０と層間絶縁膜１０９とによって保持容量を構成している。すなわち、共通電極１０８は、容量電極を兼ねている。ここで、層間絶縁膜１０９として、シリコン窒化膜（ＳｉＮ）を用いれば、シリコン酸化膜（ＳｉＯ２）を用いる場合に比べて、誘電率が高い。これにより、保持容量を大きくすることができる。また、画素電極１１０と共通電極１０８を透明導電膜で形成すれば、透明な保持容量を形成できるので、開口率を大きくできる。
層間絶縁膜１０９は、有機絶縁膜１０７よりも上層に形成されている。有機絶縁膜１０７は一般的に耐熱性があまり高くないため、層間絶縁膜１０９をプラズマＣＶＤ法により成膜している。誘電率を高くするために、層間絶縁膜１０９としてシリコン窒化膜を採用している。
有機絶縁膜１０７の上には、共通電極（対向電極）１０８および電極１０８ｂが形成されている。電極１０８ｂは第１電極、中継電極、接続用電極または台座電極ともいう。共通電極１０８および電極１０８ｂの上には、層間絶縁膜（第２層間膜）１０９が形成されている。なお、電極１０８ｂは共通電極１０８から孤立しており、層間絶縁膜１０９によって共通電極１０８とは絶縁されている。共通電極１０８や電極１０８ｂ、有機絶縁膜１０７の上および側壁に層間絶縁膜１０９が成膜される。層間絶縁膜１０９を開孔して電極１０８ｂの上に第２のコンタクトホール１１１ｂが形成される。第１のコンタクトホール１１１ａと第２のコンタクトホール１１１ｂは平面視でずれて配置されている。言い換えると第１のコンタクトホール１１１ａと第２のコンタクトホール１１１ｂは平面視で一部が重なっている。有機絶縁膜１０７はドレイン電極１０５の一部を被覆している。電極１０８ｂはドレイン電極１０５の上および有機絶縁膜１０７の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１１ａの底面であるドレイン電極１０５上に有機絶縁膜１０７が残っている場合は、電極１０８ｂはドレイン電極１０５の上の一部を覆っているが、接してはない。なお、電極１０８ｂは有機絶縁膜１０７に接している。層間絶縁膜１０９はドレイン電極１０５の上の一部を被覆するようにされる。ただし、第１のコンタクトホール１１１ａの底面であるドレイン電極１０５上に有機絶縁膜１０７が残っている場合は、層間絶縁膜１０９はドレイン電極１０５の上の一部を覆っているが、接してはいない。層間絶縁膜１０９は電極１０８ｂの一部を被覆している。
層間絶縁膜１０９および第２のコンタクトホール１１１ｂの上に透明導電膜を成膜およびパターニングして画素電極１１０が形成されている。画素電極１１０は、層間絶縁膜１０９に形成されたコンタクトホール（第２のコンタクトホール）１１１ｂを介してＴＦＴのドレイン電極１０５と接続されている。画素電極１１０と共通電極１０８と電極１０８ｂは、例えばＩＴＯ（Indium Tin Oxide）やＩＺＯ（Indium Zinc Oxide）などの透明導電膜で形成されている。
共通電極１０８には、画素電極１１０に印加される電位とは異なるコモン電位が供給されている。したがって、共通電極１０８と画素電極１１０と層間絶縁膜１０９とによって保持容量を構成している。すなわち、共通電極１０８は、容量電極を兼ねている。ここで、層間絶縁膜１０９として、シリコン窒化膜（ＳｉＮ）を用いれば、シリコン酸化膜（ＳｉＯ２）を用いる場合に比べて、誘電率が高い。これにより、保持容量を大きくすることができる。また、画素電極１１０と共通電極１０８を透明導電膜で形成すれば、透明な保持容量を形成できるので、開口率を大きくできる。
層間絶縁膜１０９は、有機絶縁膜１０７よりも上層に形成されている。有機絶縁膜１０７は一般的に耐熱性があまり高くないため、層間絶縁膜１０９をプラズマＣＶＤ法により成膜している。誘電率を高くするために、層間絶縁膜１０９としてシリコン窒化膜を採用している。
画素電極１１０の上には、配向膜１１３が形成されている。また、基板ＳＵＢ１の液晶層３００と反対側には、偏光板ＰＯＬ１が配置されている。なお、配向膜１１３と偏光板ＰＯＬ１は図７では図示省略している。
図８に示すように、ガラス等の透明な絶縁性の基板ＳＵＢ２の上には、ブラックマトリクス２０２と、カラーフィルタ２０１と、オーバーコート膜２０３と、配向膜１１３が形成されている。また、基板ＳＵＢ２の液晶層３００と反対側には、偏光板ＰＯＬ２が配置されている。
次に、本実施例の製造方法の一例について説明する。
通常の方法でＴＦＴを形成した後、ソース電極１０４およびドレイン電極１０５の上に、例えば、感光性アクリル樹脂を塗布、露光、パターニングして有機絶縁膜１０７およびコンタクトホール１１１ａを形成している。厚さは、２．２μｍとする。
次に、有機絶縁膜１０７の上に、ＩＴＯを厚さ７７ｎｍで成膜し、パターニングして共通電極１０８および電極１０８ｂを形成する。ここで、ドレイン電極１０５は、上層が厚さ７５ｎｍのモリブデンタングステン合金（ＭｏＷ）、中間層がＳｉを１％含有した厚さ５００ｎｍのアルミニウムシリコン合金（ＡｌＳｉ）、下層が厚さ４０ｎｍのモリブデンタングステン合金（ＭｏＷ）の３層構造である。
次に、共通電極１０８および電極１０８ｂの上に、層間絶縁膜１０９としてシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法にて成膜する。この時の成膜条件は、これよりも下層にある有機絶縁膜１０７への影響を考慮して有機絶縁膜１０７の耐熱温度以下の低温で行い、成膜温度（基板温度）が１８０℃から２５０℃（２２０℃が望ましい）であり、膜厚は１００ｎｍから５００ｎｍ（３００ｎｍが望ましい）とした。また、このときにプラズマＣＶＤによる成膜時の材料ガスであるモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）のガス流量比を、１：６とする。
次に、フォトレジストを形成する。フォトレジストをマスクとして、層間絶縁膜１０９をエッチングし、コンタクトホール１１１ｂを形成する。エッチングガスとして六弗化硫黄（ＳＦ６）と酸素（Ｏ２）の混合ガスを用い、ドライエッチした。その後、フォトレジストを除去する。
次に、層間絶縁膜１０９の上に、ＩＴＯにより画素電極１１０を形成した。膜厚は７７ｎｍとする。
通常の方法でＴＦＴを形成した後、ソース電極１０４およびドレイン電極１０５の上に、例えば、感光性アクリル樹脂を塗布、露光、パターニングして有機絶縁膜１０７およびコンタクトホール１１１ａを形成している。厚さは、２．２μｍとする。
次に、有機絶縁膜１０７の上に、ＩＴＯを厚さ７７ｎｍで成膜し、パターニングして共通電極１０８および電極１０８ｂを形成する。ここで、ドレイン電極１０５は、上層が厚さ７５ｎｍのモリブデンタングステン合金（ＭｏＷ）、中間層がＳｉを１％含有した厚さ５００ｎｍのアルミニウムシリコン合金（ＡｌＳｉ）、下層が厚さ４０ｎｍのモリブデンタングステン合金（ＭｏＷ）の３層構造である。
次に、共通電極１０８および電極１０８ｂの上に、層間絶縁膜１０９としてシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法にて成膜する。この時の成膜条件は、これよりも下層にある有機絶縁膜１０７への影響を考慮して有機絶縁膜１０７の耐熱温度以下の低温で行い、成膜温度（基板温度）が１８０℃から２５０℃（２２０℃が望ましい）であり、膜厚は１００ｎｍから５００ｎｍ（３００ｎｍが望ましい）とした。また、このときにプラズマＣＶＤによる成膜時の材料ガスであるモノシラン（ＳｉＨ４）とアンモニア（ＮＨ３）のガス流量比を、１：６とする。
次に、フォトレジストを形成する。フォトレジストをマスクとして、層間絶縁膜１０９をエッチングし、コンタクトホール１１１ｂを形成する。エッチングガスとして六弗化硫黄（ＳＦ６）と酸素（Ｏ２）の混合ガスを用い、ドライエッチした。その後、フォトレジストを除去する。
次に、層間絶縁膜１０９の上に、ＩＴＯにより画素電極１１０を形成した。膜厚は７７ｎｍとする。
１、１ａ・・・表示装置
４・・・ソース電極
５・・・電極（ドレイン電極）
７・・・有機絶縁膜（第１層間膜）
８・・・共通電極
８ａ、８ｂ・・・電極（第１電極、中継電極、接続用電極、台座電極）
９・・・層間絶縁膜（第２層間膜）
１０・・・画素電極
１１ａ・・・第１のコンタクトホール
１１ｂ・・・第２のコンタクトホール
１３・・・配向膜
１００・・・アレイ基板（ＴＦＴ基板）
１０１・・・ゲート電極
１０２・・・ゲート絶縁膜
１０３・・・半導体層
１０４・・・ソース電極
１０５・・・ドレイン電極
１０７・・・有機絶縁膜（第１層間膜、有機平坦化膜）
１０８・・・共通電極（対向電極）
１０８ｂ・・・電極（第１電極、中継電極、接続用電極、台座電極）
１０９・・・層間絶縁膜（第２層間膜）
１１０・・・画素電極
１１１ａ・・・コンタクトホール（第１のコンタクトホール）
１１１ｂ・・・コンタクトホール（第２のコンタクトホール）
１１３・・・配向膜
１２０・・・ＩＣ用端子
１３０・・・フレキシブル配線基板用端子
１５０・・・シール材
１６０・・・表示領域
２００・・・対向基板（ＣＦ基板）
２０１・・・カラーフィルタ
２０２・・・ブラックマトリクス
２０３・・・オーバーコート膜
３００・・・液晶層
ＳＵＢ１・・・基板
ＳＵＢ２・・・基板
ＧＬ・・・走査信号線
ＳＬ・・・映像信号線
ＵＣ・・・下地膜
ＩＮ１・・・層間絶縁膜
ＣＨ１、ＣＨ２・・・コンタクトホール
ＰＯＬ１、ＰＯＬ２・・・偏光板
４・・・ソース電極
５・・・電極（ドレイン電極）
７・・・有機絶縁膜（第１層間膜）
８・・・共通電極
８ａ、８ｂ・・・電極（第１電極、中継電極、接続用電極、台座電極）
９・・・層間絶縁膜（第２層間膜）
１０・・・画素電極
１１ａ・・・第１のコンタクトホール
１１ｂ・・・第２のコンタクトホール
１３・・・配向膜
１００・・・アレイ基板（ＴＦＴ基板）
１０１・・・ゲート電極
１０２・・・ゲート絶縁膜
１０３・・・半導体層
１０４・・・ソース電極
１０５・・・ドレイン電極
１０７・・・有機絶縁膜（第１層間膜、有機平坦化膜）
１０８・・・共通電極（対向電極）
１０８ｂ・・・電極（第１電極、中継電極、接続用電極、台座電極）
１０９・・・層間絶縁膜（第２層間膜）
１１０・・・画素電極
１１１ａ・・・コンタクトホール（第１のコンタクトホール）
１１１ｂ・・・コンタクトホール（第２のコンタクトホール）
１１３・・・配向膜
１２０・・・ＩＣ用端子
１３０・・・フレキシブル配線基板用端子
１５０・・・シール材
１６０・・・表示領域
２００・・・対向基板（ＣＦ基板）
２０１・・・カラーフィルタ
２０２・・・ブラックマトリクス
２０３・・・オーバーコート膜
３００・・・液晶層
ＳＵＢ１・・・基板
ＳＵＢ２・・・基板
ＧＬ・・・走査信号線
ＳＬ・・・映像信号線
ＵＣ・・・下地膜
ＩＮ１・・・層間絶縁膜
ＣＨ１、ＣＨ２・・・コンタクトホール
ＰＯＬ１、ＰＯＬ２・・・偏光板
Claims (20)
- 表示装置は、
アレイ基板と、
対向基板と、
を備え、
前記アレイ基板は、
薄膜トランジスタの電極と、
前記薄膜トランジスタの電極を覆う第１層間膜と、
前記第１層間膜の上に設けられる共通電極と、
前記共通電極と同層で前記共通電極から孤立する第１電極と、
前記共通電極を覆う第２層間膜と、
前記第２層間膜の上に設けられる画素電極と、
を備え、
前記第１層間膜は前記薄膜トランジスタの電極上を開口する第１のコンタクトホールを有し、
前記第２層間膜は前記薄膜トランジスタの電極上および前記第１層間膜上を開口する第２のコンタクトホールを有し、
前記第１のコンタクトホールと前記第２のコンタクトホールは平面視で互いに重ならない部分があり、
前記第１電極は前記第２のコンタクトホールの端と前記第１のコンタクトホールの側壁とが重なる部分を被覆するようにされ、
前記第１電極は前記第１のコンタクトホールの側壁の一部を被覆しないようにされ、
前記画素電極は前記薄膜トランジスタの電極に接するようにされる。 - 請求項１の表示装置において、
前記画素電極は前記第１電極に接するようにされる。 - 請求項１の表示装置において、
前記第１電極および前記第２層間膜は前記薄膜トランジスタの電極の一部を覆うようにされる。 - 請求項１の表示装置において、
前記第２層間膜は前記第１電極の一部を覆うようにされる。 - 請求項４の表示装置において、
前記第２層間膜が前記第１電極を覆う部分の上に前記画素電極が延在するようにされる。 - 請求項１の表示装置において、
前記第１層間膜は前記薄膜トランジスタの電極の一部を覆うようにされる。 - 請求項１の表示装置において、
前記第１層間膜は有機膜である。 - 請求項１の表示装置において、
前記第１層間膜は感光性樹脂で形成される。 - 請求項１の表示装置において、
前記第１層間膜は平坦化膜である。 - 請求項１の表示装置において、
前記第２層間膜はシリコン窒化膜（ＳｉＮ）である。 - 請求項１の表示装置において、
前記第２層間膜は層間絶縁膜である。 - 請求項１の表示装置において、
前記アレイ基板と前記対向基板とに挟持される液晶層を有し、
前記アレイ基板は前記画素電極を覆う配向膜を有し、
前記対向基板は配向膜を有する。 - 表示装置は、
薄膜トランジスタのドレイン電極と、
前記薄膜トランジスタの電極を覆う有機平坦化膜と、
前記有機平坦化膜の上に設けられる共通電極と、
前記共通電極と同層で前記共通電極から孤立する台座電極と、
前記共通電極を覆う層間絶縁膜と、
前記有機平坦化膜の上に設けられる画素電極と、
を備え、
前記有機平坦化膜は前記ドレイン電極上を開口する第１のコンタクトホールを有し、
前記層間絶縁膜は前記ドレイン電極上および前記有機平坦化膜上を開口する第２のコンタクトホールを有し、
前記第１のコンタクトホールと前記第２のコンタクトホールは平面視で互いに重ならない部分があり、
前記台座電極は前記第２のコンタクトホールの端と前記第１のコンタクトホールの側壁とが重なる部分を被覆するようにされ、
前記台座電極は前記第１のコンタクトホールの側壁の一部を被覆しないようにされ、
前記画素電極は前記ドレイン電極に接するようにされる。 - 請求項１３の表示装置において、
前記画素電極は前記台座電極に接するようにされる。 - 請求項１３の表示装置において、
前記台座電極および前記層間絶縁膜は前記ドレイン電極の一部を覆うようにされる。 - 請求項１３の表示装置において、
前記層間絶縁膜は前記台座電極の一部を覆うようにされる。 - 請求項１６の表示装置において、
前記層間絶縁膜が前記台座電極を覆う部分の上に前記画素電極が延在するようにされる。 - 請求項１３の表示装置において、
前記有機平坦化膜は前記ドレイン電極の一部を覆うようにされる。 - 請求項１３の表示装置において、
前記有機平坦化膜は感光性樹脂で形成される。 - 請求項１３の表示装置において、
前記層間絶縁膜はシリコン窒化膜（ＳｉＮ）である。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014017731A JP6336765B2 (ja) | 2014-01-31 | 2014-01-31 | 表示装置 |
| US14/606,188 US9837449B2 (en) | 2014-01-31 | 2015-01-27 | Display device with contact between an electrode of a thin film transistor and a pixel electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2014017731A JP6336765B2 (ja) | 2014-01-31 | 2014-01-31 | 表示装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2015145908A JP2015145908A (ja) | 2015-08-13 |
| JP2015145908A5 JP2015145908A5 (ja) | 2017-02-02 |
| JP6336765B2 true JP6336765B2 (ja) | 2018-06-06 |
Family
ID=53755521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2014017731A Active JP6336765B2 (ja) | 2014-01-31 | 2014-01-31 | 表示装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US9837449B2 (ja) |
| JP (1) | JP6336765B2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP6483411B2 (ja) | 2014-11-19 | 2019-03-13 | 株式会社ジャパンディスプレイ | 表示装置 |
| JP6457879B2 (ja) | 2015-04-22 | 2019-01-23 | 株式会社ジャパンディスプレイ | 表示装置及びその製造方法 |
| KR102575531B1 (ko) * | 2017-01-31 | 2023-09-06 | 삼성디스플레이 주식회사 | 표시 패널 및 이를 포함하는 표시 장치 |
| CN110112204B (zh) * | 2019-06-05 | 2022-07-29 | 京东方科技集团股份有限公司 | 一种阵列基板、显示面板和显示装置 |
| CN112711157B (zh) * | 2021-01-05 | 2023-11-28 | 武汉华星光电技术有限公司 | 一种阵列基板、阵列基板制程方法及显示面板 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3216124B2 (ja) | 1998-12-10 | 2001-10-09 | 日本電気株式会社 | 半導体薄膜装置とその製造方法 |
| JP4487318B2 (ja) * | 2007-07-26 | 2010-06-23 | エプソンイメージングデバイス株式会社 | 液晶表示装置及びその製造方法 |
| JP4618336B2 (ja) * | 2008-06-16 | 2011-01-26 | ソニー株式会社 | 液晶表示装置 |
| JP5417383B2 (ja) | 2011-06-13 | 2014-02-12 | 株式会社ジャパンディスプレイ | 液晶表示装置及びその製造方法 |
| KR101971594B1 (ko) * | 2012-02-16 | 2019-04-24 | 삼성디스플레이 주식회사 | 박막 트랜지스터 표시판 및 그 제조 방법 |
-
2014
- 2014-01-31 JP JP2014017731A patent/JP6336765B2/ja active Active
-
2015
- 2015-01-27 US US14/606,188 patent/US9837449B2/en active Active
Also Published As
| Publication number | Publication date |
|---|---|
| US20150221732A1 (en) | 2015-08-06 |
| JP2015145908A (ja) | 2015-08-13 |
| US9837449B2 (en) | 2017-12-05 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP5352333B2 (ja) | アクティブマトリクス型表示装置 | |
| JP5392670B2 (ja) | 液晶表示装置及びその製造方法 | |
| JP5079463B2 (ja) | 液晶表示装置及びその製造方法 | |
| US9524992B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| KR101137861B1 (ko) | 프린지 필드 스위칭 타입의 박막 트랜지스터 기판 및 그제조방법 | |
| JP6382496B2 (ja) | 薄膜トランジスタアレイ基板及びその製造方法 | |
| US9733530B2 (en) | Liquid crystal display panel and method of manufacturing the same | |
| US9366897B2 (en) | Display device and manufacturing method thereof | |
| US8324003B2 (en) | Method for manufacturing a thin film transistor array panel | |
| JP6336765B2 (ja) | 表示装置 | |
| US11251257B2 (en) | Manufacturing method of display panel having pad comprising embedded part and protruded part | |
| JP6309766B2 (ja) | 薄膜トランジスタアレイ基板 | |
| US9564459B2 (en) | Liquid crystal display panel and method for manufacturing liquid crystal display panel | |
| US9726924B2 (en) | Display device and manufacturing method thereof | |
| JP2007013083A (ja) | 薄膜トランジスタ基板及びその製造方法 | |
| KR102340409B1 (ko) | 표시 장치 | |
| JP2019191461A (ja) | 表示装置 | |
| JP6072522B2 (ja) | 液晶表示パネルおよびその製造方法 | |
| US9508761B2 (en) | Manufacturing method of display device | |
| US20160209690A1 (en) | Display device | |
| JP2010139600A (ja) | 液晶表示装置の製造方法 | |
| KR102044199B1 (ko) | 액정 디스플레이 장치와 이의 제조 방법 | |
| US9541811B2 (en) | Thin film transistor array panel and manufacturing method thereof | |
| JP2009151285A (ja) | 液晶表示装置及びその製造方法 | |
| US20150303314A1 (en) | Reflective Type Display Device Including Multifunctional Electrode and Method of Manufacturing the Same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20161219 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20161219 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171003 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20170929 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171128 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180410 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180507 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 6336765 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |