JP6305365B2 - モータ制御用デバイス - Google Patents

Description

本発明の実施形態は、ベクトル制御により生成したＰＷＭ信号によりモータを駆動するためのモータ制御用デバイスに関する。

従来、モータの駆動制御には、マイクロプロセッサやＤＳＰ（Digital Signal Processor）が用いられている。これらのソフトウェアをコーディングする場合、ソフトウェアの設計者は、ベクトル制御に関する数々の機能ブロックをソフトウェア化する必要があるため、熟練技術を必要とし、開発日数や仕様要求の達成度は、技術者の技量やコーディングの経験値によって左右されてしまう。

このような問題を解決するため、モータの制御シーケンスを全てハードウェア化した技術が開発されている（例えば、特許文献１参照）。この特許文献１記載の技術によれば、複数の動作制御モジュールがｚ変換によるディジタルハードウェアにより構成され、これらの動作制御モジュールなどを設定された順序でシーケンサに実行させることでモータを制御している。この場合、ソフトウェアを開発する必要がなく、設定パラメータが少なくなるため、モータを簡便に制御することができ、しかもソフトウェアで機能を実現するよりも処理を高速に実行できる。

しかしながら、上記技術では、制御動作を行うためのモジュールがハードウェア化されているため、ユーザが欲する特有の機能を追加することができず、特有の処理が必要な製品に用いることが困難になってしまう。

上記課題を解決するため、共通である固定処理の部分のみの制御ブロックをハード化し、ユーザの自由度が必要な制御ブロックは、ソフトウェアで構成する技術が提案されている（例えば、特許文献２参照）。

特開２００５−１６８２８２号公報 特開２００９−２１４９４０号公報

しかしながら、特許文献２記載の技術では、処理の一部はソフトウェアに依存するため、処理を高速に実行するためにはプロセッサのクロック周波数を上げる必要があり、消費電力が大幅に増加してしまう。
そこで、消費電力の増加を抑制しつつ、処理を高速に実行できるモータ制御用デバイスを提供する。

請求項１記載の手段は、電流検出手段がモータの巻線に流れる電流を検出すると、ベクトル演算手段は、前記電流に基づいてＵＶＷ／αβ座標変換処理及びαβ／ｄｑ座標変換処理を行い、ｄ軸及びｑ軸電流を求める。位置情報出力手段は、モータの回転位置に関する情報を出力し、電流指令出力手段は、外部より与えられる制御指令に対し、モータの制御状態が一致するようにｄ軸及びｑ軸電流指令を出力する。

電圧制御手段は、ｄ軸及びｑ軸電流がそれぞれｄ軸及びｑ軸電流指令に一致するようにｄ軸及びｑ軸電圧指令を出力し、電圧指令値演算手段は、ｄ軸及びｑ軸電圧指令に基づき、ｄｑ／αβ座標変換器によりα−β座標系で表わした値に変換し、αβ／ＵＶＷ座標変換器によりモータの各相電圧指令値を求める。ＰＷＭ信号演算手段は、電圧指令値に一致する電圧をモータに供給するため、ＰＷＭ信号を出力する。そして、これらのうち複数の手段が実行する処理を、複数の専用プロセッサを用いて行う。更に、前記専用のプロセッサが２個ある構成において、一方のプロセッサにはα軸及びｄ軸に係る処理を実行させ、他方のプロセッサにはβ軸及びｑ軸に係る処理を実行させる。

第１実施形態であり、ベクトル制御によりＰＷＭ信号を生成してモータを駆動制御する制御装置の機能ブロック図 図１に示す制御処理を、ＤＣ電圧処理，電流・電圧処理，角度処理の３つに分別して示す図 （ａ）は図１に示す処理内容を１個のプロセッサコアで処理する場合であり、（ｂ）は２個のプロセッサコアに振り分けた一例を示す図（その１） （ａ）は図１に示す処理内容を１個のプロセッサコアで処理する場合であり、（ｂ）は２個のプロセッサコアに振り分けた一例を示す図（その２） モータ制御用デバイスの構成を示す図 図５に示すモータ制御用デバイスを、より実態に近いハードウェア構成で示す図 メモリアクセスのタイミングチャート 第２実施形態であり、（ａ）は図１に示す処理に追加した処理内容を１個のプロセッサコアで処理する場合であり、（ｂ）は３個のプロセッサコアに振り分けた一例を示す図 第３実施形態であり、２個のプロセッサにより２つのモータを制御する場合を示す図

（第１実施形態）
以下、第１実施形態について図１から図７を参照しながら説明する。図１は、ベクトル制御によりＰＷＭ信号を生成してモータを駆動制御する制御装置の機能ブロック図である。ベクトル制御では、モータの電機子巻線に流れる電流を、永久磁石の磁束方向と、それに直交する方向とに分離してそれらを独立に調整し、磁束と発生トルクとを制御する。電流制御では、モータの回転子と共に回転するｄ−ｑ座標系で表されたｄ軸電流（励磁電流）、ｑ軸電流（トルク成分電流）が用いられる。

モータ制御装置１は、機能的には、速度制御部２（電流指令出力手段），電流制御部３（電圧制御手段），ｄｑ／αβ座標（逆Park）変換器４（電圧指令値演算手段），αβ／ＵＶＷ座標（逆Clark）変換器５（電圧指令値演算手段），ＰＷＭ形成部６（ＰＷＭ信号演算手段），Ａ／Ｄ変換部７（電流検出手段），ＵＶＷ／αβ座標（Clark）変換器８（ベクトル演算手段），αβ／ｄｑ座標（Park）変換器９（ベクトル演算手段），ｓｉｎ・ｃｏｓ演算部１０，Ｒ／Ｄ変換部１１（位置情報出力手段，位置検出手段）及び速度算出部１２を備えており、定常状態ではシーケンス制御動作を行なう。

速度制御部２は、減算器１３と、この減算器１３の減算結果をＰＩＤ（Proportional-Integral-Differential）制御するＰＩＤ制御器１４とを接続して構成され、ＰＩＤ制御器１４は、ｄ軸電流指令Ｉdref及びｑ軸電流指令Ｉqrefを出力する。電流制御部３は、減算器１５ｄ及び１５ｑ，ＰＩＤ制御器１６ｄ及び１６ｑにより構成されている。減算器１５ｄは、速度制御部２から与えられるｄ軸電流指令Ｉdrefからｄ軸電流Ｉｄを減算してｄ軸電流偏差ΔIｄを求める。また、減算器１５ｑは、速度制御部２から与えられるｑ軸電流指令Ｉqrefからｑ軸電流Iｑを減算し、ｑ軸電流偏差ΔIｑを求める。ＰＩＤ制御部１６ｄは、ｄ軸電流偏差ΔＩｄに対するＰＩＤ演算を実行し、ｄ−ｑ座標系で表されるｄ軸電圧指令Ｖｄを生成する。また、ＰＩＤ制御部１６ｑは、ｑ軸電流偏差ΔＩｑに対するＰＩＤ演算を実行し、ｄ−ｑ座標系で表されるｑ軸電圧指令Ｖｑを生成する。

ｄ軸電圧指令Ｖｄ及びｑ軸電圧指令Ｖｑは、ｄｑ／αβ座標変換器４によりα−β座標系で表した値に変換され、さらにαβ／ＵＶＷ座標変換器５により各相電圧指令Ｖｕ，Ｖｖ，Ｖｗに変換される。ｄｑ／αβ座標変換器４における座標変換の計算には、回転子の回転角度θにより、ｓｉｎ・ｃｏｓ演算部１０を介してｓｉｎθ，ｃｏｓθが演算されたものが用いられる。

速度制御部２及びαβ／ＵＶＷ座標変換器５には、インバータ回路１７に供給されているＤＣ電源電圧ＶdcがＡ／Ｄ変換部７によりＡ／Ｄ変換されたデータＶdc＿adcも与えられており、この電源電圧Ｖdcも考慮して、ｄ軸電流指令Ｉdref及びｑ軸電流指令Ｉqref並びに各相電圧指令Ｖｕ，Ｖｖ，Ｖｗが出力される。Ｒ／Ｄ変換部１１は、モータ１８の回転子の回転角検出器であるレゾルバ１９（位置情報出力手段，位置検出手段）からの信号を回転子の回転角度θに変換して、速度算出部１２に入力する。速度算出部１２は、回転角度θに基づきモータ１８の角速度ωを算出して速度制御部２に入力する。

インバータ回路１７の各相出力端子は、それぞれモータ１８の各相固定子巻線（図示せず）に接続されており、両者間を接続する配線には、電流センサ２０ｕ，２０ｖ，２０ｗ（電流検出手段）が配置されている。電流センサ２０ｕ，２０ｖ，２０ｗは、それぞれ相電流Ｉｕ，Ｉｖ，Ｉｗを検出し、検出信号をＡ／Ｄ変換部７に入力する。電流センサ２０ｕ，２０ｖ，２０ｗは、インバータ回路１７の下アーム側に配置しても良い。また、電流センサ２０に替えてシャント抵抗を用いても良い。Ａ／Ｄ変換部７は、各相電流Ｉｕ，Ｉｖ，ＩｗをＡ／Ｄ変換したデータをＵＶＷ／αβ座標変換器８に入力する。

ＵＶＷ／αβ座標変換器８は、入力されたデータをα−β座標系に変換してαβ／ｄｑ座標変換器９に入力し、αβ／ｄｑ座標変換器９は、入力されたデータをｄ−ｑ座標系に変換してｄ軸電流Ｉｄ及びｑ軸電流Ｉｑを演算し、電流制御部３に入力する。αβ／ｄｑ座標変換器９には、ｓｉｎ・ｃｏｓ演算部１０により演算されたｓｉｎθ，ｃｏｓθが入力されている。

図１に示す制御処理は、図２に示すように、大きくＤＣ電圧処理，電流・電圧処理，角度処理の３つに分けられる。また、図中に丸印で示すように、電流電圧処理はα軸・ｄ軸処理とβ軸・ｑ軸処理とに、角度処理はＳＩＮ演算とＣＯＳ演算とに分けられる。したがって、これらの処理は並列化が可能である。

図３（ａ）及び図４（ａ）は、図１に示す処理内容を、１個のプロセッサコアによりステップＳ１〜Ｓ１２として処理する場合を示している。そして、図３（ｂ）及び図４（ｂ）は、これらの処理を、図２に示したように並列化が可能な部分を考慮して、２個のプロセッサコアに振り分けた一例をそれぞれ示している。図３（ｂ）では、ステップＳ４，Ｓ６を、それぞれステップＳ４（α），Ｓ４（β）と、ステップＳ６（Ｓ），Ｓ６（Ｃ）とに分割して２個のプロセッサコア（１），（２）に振り分けている。一方、図３（ｂ）では、ステップＳ４をプロセッサコア（１）に、ステップＳ６をプロセッサコア（２）に振り分けている。この場合、各プロセッサコアの処理ができるだけ平均化されるように、各制御処理をどちらのプロセッサコアで実施するか検討する必要がある。

図５は、本実施形態におけるモータ制御用デバイス２１の構成を示す。メインプロセッサコア２２とは別にモータ制御に特化した２個の専用プロセッサコア２３（１），２３（２）があり、それぞれが別の制御機能（タスク）を実行する。尚、各処理の振り分けは、図４（ｂ）に示したものと同様である。また、各コア２２，２３（１）及び２３（２）が共通にアクセスするメモリ２４（共有メモリ）があり、プロセッサコア２３（１），２３（２）間でのデータの受け渡しは、メモリ２４を介して行われる。

プロセッサコア２３（１）では、以下の各処理を実行する。
・ＤＣ電圧・フィルタ処理（Ｓ１）
・出力補正係数算出；Ｓ１１
・モータ電流オフセット補正；Ｓ２
・ＳＩＮ演算；Ｓ６（Ｓ）
・Clark変換（α軸電流演算）；Ｓ４（α）
・Park変換（ｄ軸電流演算）；Ｓ７（ｄ）
・ｄ軸電流制御；Ｓ８（ｄ）
・ｄ軸非干渉制御；Ｓ９（ｄ）
・逆Park変換（α軸電圧演算）；Ｓ１０（α）
・逆Clark変換；Ｓ１２

一方、プロセッサコア２３（２）では、以下の各処理を実行する。
・角速度演算・フィルタ処理；Ｓ３
・位相補間；Ｓ５
・ＣＯＳ演算；Ｓ６（Ｃ）
・Clark変換（β軸電流演算）；Ｓ４（β）
・Park変換（ｑ軸電流演算）；Ｓ７（ｑ）
・ｑ軸電流制御；Ｓ８（ｑ）
・ｑ軸非干渉制御；Ｓ９（ｑ）
・逆Park変換（β軸電圧演算）；Ｓ１０（β）

以降は、プロセッサコア２３（１），２３（２）間において、メモリ２４を介して互いの演算に必要なパラメータの転送を行う処理について説明する。
＜Ｓ５→Ｓ６（Ｓ）＞
プロセッサコア２３（２）の位相補間（Ｓ５）で出力される回転角度θは、プロセッサコア２３（１）のＳＩＮ演算（Ｓ６（Ｓ））でも使用されるため、メモリ２４に保存される。

＜Ｓ２→Ｓ４（β）＞
プロセッサコア２３（１）のモータ電流オフセット補正（Ｓ２）で出力されるＶ相電流ＩｖとＷ相電流Ｉｗとは、プロセッサコア２３（２）のClark変換（Ｓ４（β））でも使用されるためメモリ２４に保存される。

＜Ｓ６（Ｓ）→Ｓ４（β）＞
メモリ２４に保存されている回転角度θを使ってプロセッサコア２３（１）のＳＩＮ演算（Ｓ６（Ｓ））で出力されるｓｉｎθは、プロセッサコア２３（２）のClark変換（Ｓ４（β））でも使用されるためメモリ２４に保存される。

＜Ｓ６（Ｃ）→Ｓ４（α）＞
プロセッサコア２３（２）のＣＯＳ演算Ｓ６（Ｃ）で出力されるｃｏｓθは、プロセッサコア２３（１）のClark変換（Ｓ４（α））でも使用されるためメモリ２４に保存される。

＜Ｓ６の実行待ち→Ｓ４＞
ｓｉｎθ及びｃｏｓθは、プロセッサコア２３（１）及び２３（２）のClark変換（Ｓ４（α）及びＳ４（β））で使用されるため、プロセッサコア２３（１）のＳＩＮ演算（Ｓ６（Ｓ）及びプロセッサコア２３（２）のＣＯＳ演算（Ｓ６（Ｃ））が完了するまで処理の待ちを設ける。

＜Ｓ４（α）→Ｓ７（ｑ）＞
メモリ２４に保存されているｃｏｓθを使ってプロセッサコア２３（１）のClark変換（Ｓ４（α））で出力されるα軸電流Ｉαは、プロセッサコア２３（２）のPark変換（Ｓ７（ｑ））でも使用されるためメモリ２４に保存される。

＜Ｓ４（β）→Ｓ７（ｄ）＞
メモリ２４に保存されているＩｖ，Ｉｗ，ｓｉｎθを使ってプロセッサコア２３（２）のClark変換（Ｓ４（β））で出力されるβ軸電流Ｉβは、プロセッサコア２３（１）のPark変換（Ｓ７（ｄ））でも使用されるためメモリ２４に保存される。

＜Ｓ４の実行待ち→Ｓ７＞
α軸電流Ｉα及びβ軸電流Ｉβは、プロセッサコア２３（１）及び２３（２）のPark変換（Ｓ７（ｄ）及びＳ７（ｑ））で使用されるため、プロセッサコア２３（１）及び２３（２）のClark変換（Ｓ４（α）及びＳ４（β））が完了するまで処理の待ちを設ける。

＜Ｓ９（ｄ）→Ｓ１０（β）＞
プロセッサコア２３（１）のｄ軸非干渉制御（Ｓ９（ｄ））で出力されるｄ軸電圧Ｖｄ’は、プロセッサコア２３（２）の逆Park変換（Ｓ１０（β））でも使用されるためメモリ２４に保存される。

＜Ｓ９（ｑ）→Ｓ１０（α）＞
一方、プロセッサコア２３（２）のｑ軸非干渉制御（Ｓ９（ｑ））で出力されるｑ軸電圧Ｖｑ’は、プロセッサコア２３（１）の逆Park変換（Ｓ１０（α））でも使用されるためメモリ２４に保存される。

＜Ｓ９の実行待ち→Ｓ１０＞
ｄ軸電圧Ｖｄ’及びｑ軸電圧Ｖｑ’は、プロセッサコア２３（１）及び２３（２）の逆Park変換（Ｓ１０（α）及びＳ１０（β））で使用されるため、プロセッサコア２３（１）及び２３（２）の非干渉制御（Ｓ９（ｄ）及びＳ９（ｑ））が完了するまで処理の待ちを設ける。

＜Ｓ１０（β）→Ｓ１２＞
メモリ２４に保存されているｄ軸電圧Ｖｄ’を使ってプロセッサコア２３（２）の逆Park変換で（Ｓ１０（β））出力されるβ軸電圧Ｖβは、プロセッサコア２３（１）の逆Clark変換（Ｓ１２）でも使用されるためメモリ２４に保存される。

＜Ｓ１０の実行待ち→Ｓ１２＞
β軸電圧Ｖβは、プロセッサコア２３（１）の逆Clark変換（Ｓ１２）で使用されるため、プロセッサコア２３（１）及び２３（２）の逆Park変換（Ｓ１０（α）及びＳ１０（β））が完了するまで処理の待ちを設ける。

以上のようにして、２つのプロセッサコア２３（１）及び２３（２）がそれぞれ実行した処理結果のうち、相手側の処理に必要となるパラメータは、メモリ２４を介して相手側転送され、必要に応じて処理に待ち（ウェイト）を設けることで互いの処理の同期がとられ、ステップＳ１〜Ｓ１２の処理が進行して行くことになる。尚、処理の同期は、例えばポーリングや割込みによって行う。

図６は、図５に示すモータ制御用デバイス２１を、より実態に近いハードウェア構成で示している。プロセッサコア２３は、演算ユニット２５と、ローカルなメモリ（RAM）２６と、間接アクセス制御部（indirect access control）２７とを備えている。プロセッサコア２３がメモリ（Shared RAM）２４にアクセスを行う場合は、間接アクセス制御部２７を介し、メモリ２４へのアクセスを調停するアービタ２８を介して行う。

メインプロセッサコア２２は、プロセッサコア２３のメモリ２６にもアクセス可能であり、アービタ２８を介してメモリ２４へのアクセスも可能となっている。尚、アービタ２８においては、メインプロセッサコア２２，プロセッサコア２３（１）及び２３（２）によるアクセス権が、例えばコア２３（１）→コア２３（２）→コア２２→コア２３（１）→…というように、循環的に割り当てられる（ラウンドロビン方式）。

図７は、各コア２２，２３（１）及び２３（２）がメモリ２４にアクセスを行う場合のタイミングチャートである。プロセッサコア２３（１）及び２３（２）は、メモリ２４にアクセスを行う際には、間接アクセス制御部２７（１），２７（２）に対してリード／ライトコマンドを発行する。間接アクセス制御部２７は、上述した優先順位に従いプロセッサコア２３（１），２３（２）にメモリ２４へのアクセス権が巡って来ると、メモリ２４にアクセスする。メインプロセッサコア２２に関するアクセス調停は、アービタ２８において行われる。

尚、これに限らず、例えば、
コア２３（１）→コア２３（２）２→コア２３（１）→コア２２→…
というように、プロセッサコア２３（１）の優先度を見かけ上高く設定することも可能である。

以上のように本実施形態によれば、電流センサ２０ｕ，２０ｖ，２０ｗがモータ１８の巻線に流れる電流Ｉｕ，Ｉｖ，Ｉｗを検出すると、ＵＶＷ／αβ座標変換器８及びαβ／ｄｑ座標変換器９は、電流Ｉｕ，Ｉｖ，Ｉｗに基づいてＵＶＷ／αβ座標変換処理及びαβ／ｄｑ座標変換処理を行いｄ軸及びｑ軸電流を求める。レゾルバ１９は、モータ１８の回転位置に関する情報を出力し、速度制御部２は、外部より与えられる制御指令ωrefに対し、モータ１８の制御状態が一致するようにｄ軸及びｑ軸電流指令Ｉdref及びＩqrefを出力する。

電流制御部３は、ｄ軸及びｑ軸電流がそれぞれｄ軸及びｑ軸電流指令に一致するようにｄ軸及びｑ軸電圧指令Ｖｄ，Ｖｑを出力し、ｄｑ／αβ座標変換器４は、ｄ軸及びｑ軸電圧指令に基づき、ｄｑ／αβ座標変換器によりα−β座標系で表わした値に変換し、αβ／ＵＶＷ座標変換器５によりモータの各相電圧指令値Ｖｕ，Ｖｖ，Ｖｗを求める。ＰＷＭ系制御部６は、電圧指令値Ｖｕ，Ｖｖ，Ｖｗに一致する電圧をモータ１８に供給するためＰＷＭ信号を出力する。

そして、モータ制御用デバイス２１は、これらが実行する処理を専用のプロセッサコア２３（１）及び２３（２）を用いて行う。具体的には、プロセッサコア２３（１）にはα軸及びｄ軸に係る処理を実行させ、プロセッサコア２３（２）にはβ軸及びｑ軸に係る処理を実行させるようにした。これにより、プロセッサコア２３（１）及び２３（２）の動作クロックの周波数を上昇させず消費電力を抑えつつも、モータ１８の駆動制御処理を高速化することが可能となる。また、制御処理はプロセッサコア２３（１）及び２３（２）のソフトウェア処理により実現されるので、ユーザ毎の個別の設計変更についても柔軟に対応できる。

また、プロセッサコア２３（１）及び２３（２）が共通にアクセスするメモリ２４を備え、相互に使用する制御パラメータを互いにメモリ２４を介して転送するようにした。したがって、両者間に振り分けた処理を互いがスムーズに実行できる。そして、プロセッサコア２３（１）及び２３（２）よるメモリ２４へのアクセスについて優先順位を付与することで、互いによるアクセスが競合する場合でも、各プロセッサコア２３（１），２３（２）がそれぞれ効率良く処理を実行できる。

更に、プロセッサコア２３（１），２３（２）の間で、それぞれで実行される処理の同期をとるようにしたので、両者に処理を振り分けた場合でも、各処理の段階で必要な演算パラメータを確実に得ることができる。

（第２実施形態）
図８は第２実施形態であり、第１実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。第２実施形態では、図８（ａ）に示すように、第１実施形態で行う処理（Ｓ１〜Ｓ１２）に加えて、矩形波トルク推定（Ｓ１３），矩形波トルク制御（Ｓ１５）及び矩形波スイッチング制御（Ｓ１６）が追加されている。これらの処理は、例えばモータ１８の出力を向上させるため、正弦波駆動方式から矩形波駆動方式に切替える場合に必要となるものである。

そして、これらの追加された処理を実行するため、図８（ｂ）に示すように、もう１つのプロセッサコア２３（３）を使用し、ステップＳ１３〜Ｓ１５の処理はプロセッサコア２３（３）に実行させるように振り分けている。このように、３つ以上の専用のプロセッサコア２３に処理を振り分けて実行させることもできる。尚、プロセッサコア２３（３）に実行させるその他の処理としては、例えばフィルタ処理なども考えられる。

（第３実施形態）
図９は第３実施形態を示すものである。図９（ａ）は第１実施形態におけるモータ１８の制御形態を示しており、２つのプロセッサコア２３（１），２３（２）により１つのインバータ回路１７及びモータ１８を制御している。しかし、このように、ステップＳ１〜Ｓ１２の処理をプロセッサコア２３（１），２３（２）に振り分けず、それぞれがステップＳ１〜Ｓ１２の処理を実行すれば、図９（ｂ）に示すように、プロセッサコア２３（１）によりインバータ回路１７（１）及びモータ１８（１）を制御し、プロセッサコア２３（２）によりインバータ回路１７（２）及びモータ１８（３）を制御することも可能である（但し、処理速度は低下する）。

以上のように第３実施形態によれば、プロセッサコア２３（１），２３（２）が、それぞれモータ１８（１），１８（２）を個別に制御するので、処理を高速に実行する必要が無い場合にはこのような制御形態を採用することもできる。

（その他の実施形態）
レゾルバ１９を用いることなく、位置センサレス方式により位置推定を行っても良い。
処理の振り分け方は、第１実施形態に示すものに限ることなく、個別の設計に応じて適宜変更しても良い。
４つ以上のプロセッサを用いて処理を振り分けても良い。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

図面中、１はモータ制御装置、２は速度制御部（電流指令出力手段）、３は電流制御部（電圧制御手段）、４はｄｑ／αβ座標変換器（電圧指令値演算手段）、５はαβ／ＵＶＷ座標変換器（電圧指令値演算手段）、６はＰＷＭ形成部（ＰＷＭ信号演算手段）、７はＡ／Ｄ変換部（電流検出手段）、８はＵＶＷ／αβ座標変換器（ベクトル演算手段）、９はαβ／ｄｑ座標変換器９（ベクトル演算手段）、１１はＲ／Ｄ変換部（位置情報出力手段，位置検出手段）、１９はレゾルバ（位置情報出力手段，位置検出手段）、２０は電流センサ（電流検出手段）、２１はモータ制御用デバイス、２３（１），２３（２）はプロセッサコアを示す。

Claims (5)

1. モータの巻線に流れる電流を検出する電流検出手段と、
   前記電流に基づいてＵＶＷ／αβ座標変換処理及びαβ／ｄｑ座標変換処理を行い、励磁成分電流であるｄ軸電流と、トルク成分電流であるｑ軸電流とを求めるベクトル演算手段と、
   前記モータの回転位置に関する情報を出力する位置情報出力手段と、
   外部より与えられる制御指令に対し、前記モータの制御状態が一致するようにｄ軸電流指令、ｑ軸電流指令を出力する電流指令出力手段と、
   前記ｄ軸電流、前記ｑ軸電流が、それぞれ前記ｄ軸電流指令、前記ｑ軸電流指令に一致するようにｄ軸電圧指令、ｑ軸電圧指令を出力する電圧制御手段と、
   前記ｄ軸電圧指令、ｑ軸電圧指令に基づき、ｄｑ／αβ座標変換器によりα−β座標系で表わした値に変換され、αβ／ＵＶＷ座標変換器により前記モータの各相電圧指令値を求める電圧指令値演算手段と、
   前記電圧指令値に一致する電圧を前記モータに供給するため、ＰＷＭ信号を出力するＰＷＭ信号演算手段とを備え、
   前記電流検出手段、前記ベクトル演算手段、前記電圧制御手段、電圧指令値演算手段及びＰＷＭ信号演算手段のうち、複数の手段が実行する処理を、複数の専用プロセッサを用いて行い、
   前記専用のプロセッサが２個ある構成において、一方のプロセッサにはα軸及びｄ軸に係る処理を実行させ、他方のプロセッサにはβ軸及びｑ軸に係る処理を実行させることを特徴とするモータ制御用デバイス。
2. 前記複数の専用プロセッサが共通にアクセスする共有メモリを有することを特徴とする請求項１記載のモータ制御用デバイス。
3. 前記複数の専用プロセッサによる前記共有メモリへのアクセスについて、優先順位が付与されていることを特徴とする請求項２記載のモータ制御用デバイス。
4. 前記複数の専用プロセッサ間において、それぞれで実行される処理の同期をとることを特徴とする請求項１から３の何れか一項に記載のモータ制御用デバイス。
5. 前記複数の専用プロセッサが、個別にモータを制御することを特徴とする請求項１から４の何れか一項に記載のモータ制御用デバイス。

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