JP6261473B2 - 電子スコープ及び電子スコープの製造方法 - Google Patents

Description

本発明は、撮像モジュール、該撮影モジュールの製造方法及び該撮像モジュールを備える電子スコープに関する。

病変部等の被写体を観察するための電子スコープが知られている。電子スコープには、被写体を撮像するための撮像素子が備えられている。例えば特許文献１に、この種の電子スコープの具体的構成が記載されている。

特許文献１において、撮像素子は、受光面側から側面を経由して後方側へリードピンが引き出されている。各リードピンは、撮像素子の後方に配置された回路基板のランドに接続されている。

特開２０１２−１８３３３０号公報

電子スコープには、電子スコープを体腔内に挿入しているときの患者の負担を軽減するため、細径化の要請が恒常的に存在する。ここで、撮像素子のパッケージサイズは、電子スコープの先端部の外径を決める主たる要因の一つである。しかし、特許文献１に記載の撮像素子は、パッケージサイズの小型化に有利な構造ではない。そのため、特許文献１に記載の撮像素子を用いた場合、電子スコープの細径化設計に対する制約が大きい。そこで、リアルサイズのＷＬＣＳＰ（Wafer Level Chip Size Package）構造の撮像素子を電子スコープに実装することが考えられる。

図４は、ＷＬＣＳＰ構造の撮像素子の実装例を示す。撮像素子パッケージ８ａは、ＷＬＣＳＰ構造の素子であり、図４に示されるように、入出力用の半田ボール（電極）８ａａがパッケージ背面に並べて配置されている。各電極８ａａは、撮像素子用回路基板８ｂの前面に形成されたランド（図面上不可視）に半田付けされている。撮像素子用回路基板８ｂの背面の中央領域にはランド部８ｂａが形成されており、後段の信号処理回路と信号の送受信を行うための各種信号線が半田付けされる。また、撮像素子用回路基板８ｂの背面であって、ランド部８ｂａの周囲のスペースには、電子部品８ｃが実装されている。なお、図４において、説明の便宜上、撮像素子パッケージ８ａの背面と平行であって互いに直交する二方向をＸ方向、Ｙ方向と定義し、Ｘ方向及びＹ方向と直交する方向をＺ方向と定義する。

このように、電子スコープにおいてＷＬＣＳＰ構造の撮像素子を採用することにより、図４に示されるように、撮像素子用回路基板８ｂ、ランド部８ｂａ、電子部品８ｃの各構成要素は、ＸＹ平面に関し、撮像素子パッケージ８ａの外形を超えない範囲に収まる。すなわち、撮像素子パッケージ８ａ、撮像素子用回路基板８ｂ、ランド部８ｂａ及び各電子部品８ｃよりなる撮像モジュールは、電子スコープの径方向において、寸法がリアルチップサイズである撮像素子パッケージ８ａの外形以下に収まるため、径の細い電子スコープへの組み込みに好適である。

しかし、撮像素子パッケージ８ａの更なる小型化が進むと、撮像素子用回路基板８ｂの背面上での部品実装スペースが少なくなり、撮像素子用回路基板８ｂの背面に電子部品８ｃを実装することが難しくなる。

本発明は上記の事情に鑑みてなされたものであり、その目的とするところは、ＷＬＣＳＰ等の超小型な撮像素子パッケージが実装される回路基板上での電子部品の実装スペースを確保しつつ電子スコープの細径化設計に好適な撮像モジュール及びその製造方法並びに該撮像モジュールを備える電子スコープを提供することである。

本発明の一実施形態に係る撮像モジュールは、パッケージ背面に複数の電極が並べて配置された撮像素子パッケージと、各電極が接続されるランドが形成されており、所定の電子部品が実装される実装領域を持つ回路基板とを備える。回路基板は、パッケージ背面と直交する方向に向けられた複数の被積層基板を該パッケージ背面と平行な方向に積層した多層基板である。回路基板に形成されたランドは、パッケージ背面と対向し且つ複数の被積層基板の基板端面を同一面上に揃えることによって形成された積層端面において、各電極に対応する位置に並べて配置されている。

本発明の一実施形態によれば、パッケージ背面に複数の電極が並べて配置された、ＷＬＣＳＰ等の超小型な撮像素子パッケージと直交する方向の領域（被積層基板上の領域）に電子部品の実装領域が確保されるため、電子スコープの径方向のスペースを広げて電子部品の実装領域を確保する必要が無い。そのため、本発明の一実施形態に係る撮像モジュールは、細径化設計された電子スコープへの組み込みに好適である。

また、本発明の一実施形態において、複数の被積層基板は、その積層方向において互いに隣接して積層される第一の被積層基板と第二の被積層基板を含む構成としてもよい。第一の被積層基板は、例えば、パッケージ背面と直交する方向において第一の寸法を持ち、第二の被積層基板は、例えば、パッケージ背面と直交する方向において第一の寸法よりも小さい第二の寸法を持つ。この場合、回路基板は、第一の被積層基板と第二の被積層基板との寸法差によって生じる、第二の被積層基板が重ならない第一の被積層基板上の領域に、電子部品の実装領域を持つ。

また、本発明の一実施形態において、被積層基板の積層方向を第一の方向と定義し、第一の方向と直交し且つパッケージ背面と平行な方向を第二の方向と定義した場合に、回路基板は、例えば、第一の方向及び第二の方向に関し、撮像素子パッケージの外形を超えない範囲に収まる大きさとなっている。

また、本発明の一実施形態において、第二の被積層基板を含む、第一の被積層基板よりも上方に積層された被積層基板の合計の厚みは、例えば、第一の被積層基板上の実装領域に実装される電子部品の、第一の方向の寸法よりも大きい。

また、本発明の一実施形態において、ランドは、例えば、被積層基板に形成されたビアホールを半割りすることによって形成された半割ビアホールメッキである。

また、本発明の一実施形態において、複数の被積層基板は、基板端面にランドが形成された端面ランド付基板と、基板端面にランドが形成されていない端面ランド無し基板とを備える構成としてもよい。この場合、回路基板は、端面ランド付基板と端面ランド無し基板とが交互に積層された構成としてもよい。

また、本発明の一実施形態において、被積層基板の積層方向を第一の方向と定義し、第一の方向と直交し且つパッケージ背面と平行な方向を第二の方向と定義した場合に、複数の電極は、パッケージ背面において、第一、第二の方向のそれぞれに、第一、第二のピッチでマトリックス状に並べて配置されていてもよい。この場合、ランドは、積層端面において、第一、第二の方向のそれぞれに、第一、第二のピッチでマトリックス状に並べて配置されている。

また、本発明の一実施形態において、端面ランド付基板は、ランドがその基板端面上において第二の方向に第二のピッチで並べて配置され、且つ端面ランド無し基板を挟んで第一の方向に第一のピッチで積層された構成としてもよい。

また、本発明の一実施形態において、撮像素子パッケージは、例えばＷＬＣＳＰ構造の素子である。

また、本発明の一実施形態に係る電子スコープは、上記撮像モジュールと該撮像モジュールの回路基板の実装領域に実装された電子部品とを備える。

また、本発明の一実施形態に係る撮像モジュールの製造方法は、ビアホールが形成された基板を含む複数の被積層基板を積層する基板積層ステップと、積層された被積層基板群をビアホールが半割りされる位置で積層方向に切断し、切断面に、ランドである半割ビアホールメッキを露出させるランド形成ステップと、各ランドに対応する電極が並べて配置された撮像素子パッケージの背面を上記の切断面と対向させて、対応するランドと電極とが合わさる位置で、撮像素子パッケージを該切断面上に配置する撮像素子パッケージ配置ステップと、該切断面上に配置された撮像素子パッケージの各電極を、対応するランドに電気的に接続するランド接続ステップとを含む。

また、本発明の一実施形態において、撮像素子パッケージの背面と直交する方向において第一の寸法を持つ被積層基板を第一の被積層基板と定義し、撮像素子パッケージの背面と直交する方向において第一の寸法よりも小さい第二の寸法を持つ被積層基板を第二の被積層基板と定義した場合に、基板積層ステップにて、第一の被積層基板と第二の被積層基板との寸法差によって生じる、第二の被積層基板が重ならない第一の被積層基板上の領域に、所定の電子部品の実装領域が位置するように、第一の被積層基板と第二の被積層基板とを積層してもよい。

また、本発明の一実施形態において、基板積層ステップにて、ランド形成ステップでの切断時に上記の切断面に半割ビアホールメッキとして露出されるビアホールが形成されている被積層基板と、該ビアホールが形成されていない被積層基板とを交互に積層してもよい。

本発明の一実施形態によれば、ＷＬＣＳＰ等の超小型な撮像素子パッケージが実装される回路基板上での電子部品の実装スペースを確保しつつ電子スコープの細径化設計に好適な撮像モジュール及びその製造方法並びに該撮像モジュールを備える電子スコープが提供される。

本発明の実施形態の電子内視鏡システムの構成を示すブロック図である。 本発明の実施形態の電子スコープに組み込まれる撮像モジュールの製造工程を説明するための図である。 本発明の実施形態の撮像モジュールの側面図である。 ＷＬＣＳＰ構造の撮像素子の実装例を示す図である。

以下、本発明の実施形態について図面を参照しながら説明する。なお、以下においては、本発明の一実施形態として電子内視鏡システムを例に取り説明する。

［電子内視鏡システム１全体の構成］
図１は、本実施形態の電子内視鏡システム１の構成を示すブロック図である。図１に示されるように、電子内視鏡システム１は、電子スコープ１００、プロセッサ２００及びモニタ３００を備えている。

プロセッサ２００は、システムコントローラ２０２及びタイミングコントローラ２０４を備えている。システムコントローラ２０２は、メモリ２１２に記憶された各種プログラムを実行し、電子内視鏡システム１全体を統合的に制御する。また、システムコントローラ２０２は、操作パネル２１４に接続されている。システムコントローラ２０２は、操作パネル２１４より入力されるユーザからの指示に応じて、電子内視鏡システム１の各動作及び各動作のためのパラメータを変更する。タイミングコントローラ２０４は、各部の動作のタイミングを調整するクロックパルスを電子内視鏡システム１内の各回路に出力する。

ランプ２０８は、ランプ電源イグナイタ２０６による始動後、照射光Ｌを射出する。ランプ２０８は、例えば、キセノンランプ、ハロゲンランプ、水銀ランプ、メタルハライドランプ等の高輝度ランプ又はＬＥＤ（Light Emitting Diode）である。照射光Ｌは、主に可視光領域から不可視である赤外光領域に広がるスペクトルを持つ光（又は少なくとも可視光領域を含む白色光）である。

ランプ２０８より射出された照射光Ｌは、集光レンズ２１０によりＬＣＢ（Light Carrying Bundle）１０２の入射端面に集光されてＬＣＢ１０２内に入射される。

ＬＣＢ１０２内に入射された照射光Ｌは、ＬＣＢ１０２内を伝播して電子スコープ１００の先端に配置されたＬＣＢ１０２の射出端面より射出され、配光レンズ１０４を介して被写体に照射される。

電子スコープ１００の先端には、撮像モジュール１０８が配置されている。撮像モジュール１０８には、撮像素子パッケージ１０８ａが備えられている。撮像素子パッケージ１０８ａには、補色市松型画素配置を有するインターレース方式の単板式カラーＣＣＤ（Charge Coupled Device）イメージセンサ又はＣＭＯＳ（Complementary Metal Oxide Semiconductor）イメージセンサがパッケージングされている。イメージセンサの受光面上には、照射光Ｌにより照射された被写体からの戻り光が対物レンズ１０６を介して光学像を結ぶ。イメージセンサは、受光面上の各画素で結像した光学像を光量に応じた電荷として蓄積して、イエローＹｅ、シアンＣｙ、グリーンＧ、マゼンタＭｇの画像信号を生成し、生成された垂直方向に隣接する２つの画素の画像信号を加算し混合して出力する。イメージセンサはまた、原色系フィルタ（ベイヤ配列フィルタ）を搭載したものであってもよい。

電子スコープ１００の接続部内には、ドライバ信号処理回路１１０が備えられている。ドライバ信号処理回路１１０は、信号ケーブル束１１４を介してイメージセンサと各種信号の送受信を行う。信号ケーブル束１１４には、各種信号を伝送する複数の信号線１１４ａが束ねられている。

ドライバ信号処理回路１１０には、信号ケーブル束１１４を介して画像信号がフィールド周期でイメージセンサより入力される。なお、以降の説明において「フィールド」は「フレーム」に置き替えてもよい。本実施形態において、フィールド周期、フレーム周期はそれぞれ、１／６０秒、１／３０秒である。ドライバ信号処理回路１１０は、イメージセンサより入力される画像信号に対して所定の処理を施してプロセッサ２００の前段信号処理回路２２０に出力する。

ドライバ信号処理回路１１０はまた、メモリ１１２にアクセスして電子スコープ１００の固有情報を読み出す。メモリ１１２に記録される電子スコープ１００の固有情報には、例えば、イメージセンサの画素数や感度、動作可能なフィールドレート、型番等が含まれる。ドライバ信号処理回路１１０は、メモリ１１２より読み出された固有情報をシステムコントローラ２０２に出力する。

システムコントローラ２０２は、電子スコープ１００の固有情報に基づいて各種演算を行い、制御信号を生成する。システムコントローラ２０２は、生成された制御信号を用いて、プロセッサ２００に接続されている電子スコープに適した処理がなされるようにプロセッサ２００内の各種回路の動作やタイミングを制御する。

タイミングコントローラ２０４は、システムコントローラ２０２によるタイミング制御に従って、ドライバ信号処理回路１１０にクロックパルスを供給する。ドライバ信号処理回路１１０は、タイミングコントローラ２０４から供給されるクロックパルスに従い、信号ケーブル束１１４を介して、イメージセンサをプロセッサ２００側で処理される映像のフィールドレートに同期したタイミングで駆動制御する。

前段信号処理回路２２０は、ドライバ信号処理回路１１０より１フィールド周期で入力される画像信号に対して色補完、マトリクス演算、Ｙ／Ｃ分離等の所定の信号処理を施して、後段信号処理回路２３０に出力する。

後段信号処理回路２３０は、前段信号処理回路２２０より入力される画像信号を処理してモニタ表示用の画面データを生成し、生成されたモニタ表示用の画面データを所定のビデオフォーマット信号に変換する。変換されたビデオフォーマット信号は、モニタ３００に出力される。これにより、被写体のカラー画像がモニタ３００の表示画面に表示される。

［撮像モジュール１０８の製造工程］
図２（ａ）〜図２（ｅ）に、撮像モジュール１０８の製造工程を説明するための図を示す。

（被積層基板の積層工程）
図２（ａ）及び図２（ｂ）に示されるように、本製造工程においては、複数の被積層基板が積層される。具体的には、９枚の被積層基板１０８０Ａ〜１０８０Ｉが積層される。被積層基板１０８０Ａ〜１０８０Ｉは、例えばセラミックス基板である。なお、説明の便宜上、図２（ａ）中、被積層基板１０８０Ａ〜１０８０Ｉの積層方向をＹ方向と定義し、Ｙ方向と直交し且つ紙面と平行な方向をＸ方向と定義し、Ｘ方向及びＹ方向と直交する方向をＺ方向と定義する。本実施形態の他の図面においてもＸＹＺの三方向を同様に定義する。附言するに、Ｘ方向及びＹ方向は、電子スコープ１００の径方向であり、Ｚ方向は、電子スコープ１００の軸線方向である。

図２（ｂ）に示されるように、被積層基板１０８０Ａ〜１０８０Ｉは、基板端面１０８１が同一面上に揃えられた状態で積層される。被積層基板１０８０Ａ〜１０８０Ｉは、Ｘ方向の幅寸法は等しいが、Ｚ方向の長さ寸法は異なる。具体的には、被積層基板１０８０Ａ〜１０８０Ｅは、Ｚ方向に長さＬ１を持つ。被積層基板１０８０Ｆ及び１０８０Ｉは、Ｚ方向に長さＬ１よりも長い長さＬ２を持つ。被積層基板１０８０Ｇ及び１０８０Ｈは、Ｚ方向に長さＬ２よりも長い長さＬ３を持つ。

そのため、被積層基板１０８０Ｆ上には、被積層基板１０８０Ｅとの寸法差により、被積層基板１０８０Ｅが重ならない領域が存在する。この領域には、イメージセンサを駆動させるために必要な電子部品１０８ｂを実装するための部品実装パターン１０８２が形成されている。また、信号線１１４ａが半田付けされる信号線用ランド１０８３が形成されている。

被積層基板１０８０Ｇ上には、被積層基板１０８０Ｆとの寸法差により、被積層基板１０８０Ｆが重ならない領域が存在する。また、被積層基板１０８０Ｈ上には、被積層基板１０８０Ｉとの寸法差により、被積層基板１０８０Ｉが重ならない領域が存在する。これらの領域には、信号線用ランド１０８３が形成されている。

被積層基板１０８０Ｂ、１０８０Ｄ、１０８０Ｆ、１０８０Ｈの各被積層基板には、基板端面１０８１からＺ方向に所定量オフセットされた位置に４つのビアホール１０８４がＸ方向にピッチαで並べて形成されている。ビアホール１０８４は、該ビアホール１０８４を持つ被積層基板上に形成されたパターンに接続されており、若しくは積層時に上面又は下面に隣接する被積層基板に形成されたパターンに接続される。ビアホール１０８４は、被積層基板に形成されたパターンを介して、対応する信号線用ランド１０８３に（電子部品１０８ｂを介して）接続される。

なお、例えばイメージセンサと信号線用ランド１０８３とを接続するパターンなど、部品実装パターン１０８２、信号線用ランド１０８３及びビアホール１０８４以外のパターンについては、図面の複雑化を避ける都合上、その図示を省略する。

（被積層基板群の切断工程）
積層された被積層基板１０８０Ａ〜１０８０Ｉは、被積層基板１０８０Ｂ、１０８０Ｄ、１０８０Ｆ、１０８０Ｈの各被積層基板に形成されたビアホール１０８４が半割される位置（図２（ｂ）中、破線にて示される位置）で切断される。これにより、図２（ｃ）に示されるように、切断面（同一面上に揃う、切断後の被積層基板１０８０Ａ〜１０８０Ｉの各基板端面よりなる積層端面）１０８１’に、ビアホール１０８４を半割りすることによって形成された半割ビアホールメッキ１０８４’が露出され、撮像素子用回路基板１０８０が完成する。

（電子部品１０８ｂの実装工程）
図２（ｄ）に示されるように、被積層基板１０８０Ｆに形成された部品実装パターン１０８２に電子部品１０８ｂが設置されて半田付けされる。

（撮像素子パッケージ１０８ａの実装工程）
撮像素子パッケージ１０８ａは、電子スコープ１００の細径化のため、リアルサイズであるＷＬＣＳＰ構造の素子となっており、外形寸法が例えば２ｍｍ角である。図２（ｅ）に、撮像素子パッケージ１０８ａのパッケージ背面を示す。図２（ｅ）に示されるように、撮像素子パッケージ１０８ａのパッケージ背面には、４×４個の入出力用の半田ボール（電極）１０８ａａがＸ方向及びＹ方向にマトリックス状に並べて配置されている。半田ボール１０８ａａは、Ｘ方向に関してピッチαで並び、Ｙ方向に関してピッチβで並ぶ。

一方、被積層基板１０８０Ｂ、１０８０Ｄ、１０８０Ｆ、１０８０Ｈの各被積層基板の切断後の基板端面上には、図２（ｃ）に示されるように、４つの半割ビアホールメッキ１０８４’がＸ方向にピッチαで並ぶ。ここで、説明の便宜上、被積層基板１０８０Ｂ、１０８０Ｄ、１０８０Ｆ、１０８０Ｈの各被積層基板を「半割ビア付基板」と記す。また、半割ビア付基板に挟まれた位置に積層された被積層基板１０８０Ｃ、１０８０Ｅ、１０８０Ｇの各被積層基板を「半割ビア無し基板」と記す。４枚の半割ビア付基板は同一の厚み寸法を持つ。また、３枚の半割ビア無し基板も同一の厚み寸法を持つ。１枚の半割ビア付基板と１枚の半割ビア無し基板の厚み寸法の合計は、値βである。そのため、半割ビア付基板は半割ビア無し基板を挟んでＹ方向にピッチβで積層され、これに伴い、半割ビアホールメッキ１０８４’もＹ方向にピッチβで並ぶ。すなわち、撮像素子用回路基板１０８０の積層端面（切断面）１０８１’には、Ｘ方向及びＹ方向において４×４個の半割ビアホールメッキ１０８４’が所定のピッチでマトリックス状に並ぶ。

このように、撮像素子用回路基板１０８０の積層端面（切断面）１０８１’には、撮像素子パッケージ１０８ａの半田ボール１０８ａａと同一数の半割ビアホールメッキ１０８４’が同一のマトリックス配置で並べられている。半割ビアホールメッキ１０８４’は、半田ボール１０８ａａ用のランドであり、対応する位置関係にある半田ボール１０８ａａと電気的にも対応している。

図２（ｄ）に示されるように、撮像素子パッケージ１０８ａのパッケージ背面が撮像素子用回路基板１０８０の積層端面（切断面）１０８１’に対向されて、対応する半割ビアホールメッキ１０８４’と半田ボール１０８ａａとが合わさる位置で、撮像素子パッケージ１０８ａが積層端面１０８１’上に配置される。次いで、対応する半割ビアホールメッキ１０８４’と半田ボール１０８ａａとが半田付けされて電気的に接続される。これにより、撮像モジュール１０８が完成する。

［撮像モジュール１０８の構成］
図３に、撮像モジュール１０８の側面図を示す。図３に示されるように、撮像素子用回路基板１０８０に形成された各信号線用ランド１０８３に、対応する信号線１１４ａが半田付けされる。各種信号線１１４ａは、ドライバ信号処理回路１１０と接続されている。そのため、イメージセンサとドライバ信号処理回路１１０とが電気的に接続される。

図３に示されるように、撮像素子用回路基板１０８０は、Ｘ方向及びＹ方向（電子スコープ１００の径方向）に関し、撮像素子パッケージ１０８ａの外形を超えない範囲に収まる大きさとなっている。また、被積層基板１０８０Ａ〜１０８０Ｅの合計の厚み（Ｙ方向の寸法）は、被積層基板１０８０Ｆ上に実装された電子部品１０８ｂの高さ（Ｙ方向の寸法）よりも高い。そのため、電子部品１０８ｂも、Ｘ方向及びＹ方向に関し、撮像素子パッケージ１０８ａの外形を超えない範囲に収まっている。従って、撮像モジュール１０８は、電子スコープ１００の径方向の最大寸法が撮像素子パッケージ１０８ａの外形寸法により規定される。

このように、本実施形態では、撮像素子パッケージ１０８ａと直交する、撮像素子用回路基板１０８０の積層端面（切断面）１０８１’上に、撮像素子パッケージ１０８ａを実装する構成が採用されている。この構成が採用されることにより、撮像素子パッケージ１０８ａと直交するＺ方向の領域（被積層基板上の領域）に、電子部品１０８ｂの実装スペースを確保することが可能となっている。電子スコープ１００の径方向（Ｘ方向及びＹ方向）のスペースを広げて電子部品１０８ｂの実装スペースを確保する必要が無いことから、電子スコープ１００の径方向に関し、撮像モジュール１０８の最大寸法がリアルサイズである超小型な撮像素子パッケージ１０８ａの外形寸法により規定される。そのため、撮像モジュール１０８は、細径化設計された電子スコープ１００への組み込みに好適である。

以上が本発明の例示的な実施形態の説明である。本発明の実施形態は、上記に説明したものに限定されず、本発明の技術的思想の範囲において様々な変形が可能である。例えば明細書中に例示的に明示される実施形態等又は自明な実施形態等を適宜組み合わせた内容も本願の実施形態に含まれる。例えば、本実施形態では、半割ビア付基板と半割ビア無し基板とが交互に（半割ビア付基板間に一枚の半割ビア無し基板が）積層されているが、別の実施形態では、半割ビアホールメッキ１０８４’のＹ方向のピッチβとの兼ね合いで半割ビア付基板間に半割ビア無し基板が複数枚積層されていてもよい。

１ 電子内視鏡システム
１００ 電子スコープ
１０２ ＬＣＢ
１０４ 配光レンズ
１０６ 対物レンズ
１０８ 撮像モジュール
１０８ａ 撮像素子パッケージ
１０８ａａ 半田ボール（電極）
１０８ｂ 電子部品
１１０ ドライバ信号処理回路
１１２ メモリ
１１４ 信号ケーブル束
１１４ａ 信号線
２００ プロセッサ
２０２ システムコントローラ
２０４ タイミングコントローラ
２０６ ランプ電源イグナイタ
２０８ ランプ
２１０ 集光レンズ
２１２ メモリ
２１４ 操作パネル
２２０ 前段信号処理回路
２３０ 後段信号処理回路
１０８０ 撮像素子用回路基板
１０８０Ａ〜１０８０Ｉ 被積層基板
１０８１ （被積層基板の）基端端面
１０８１’ （撮像素子用回路基板１０８０の）積層端面（切断面）
１０８２ 部品実装パターン
１０８３ 信号線用ランド
１０８４ ビアホール
１０８４’ 半割ビアホールメッキ

Claims (10)

1. パッケージ背面に複数の電極が配置された撮像素子パッケージと、
   各前記電極が接続されるランドが形成されており、所定の電子部品が実装される実装領域を持つ回路基板と、
   を備え、
   前記回路基板は、
   前記パッケージ背面と直交する方向に向けられた複数の被積層基板を該パッケージ背面と平行な方向に積層した多層基板であり、
   前記電極は、
   前記パッケージ背面において、前記被積層基板の積層方向に複数配置され、
   前記ランドは、
   前記パッケージ背面と対向し且つ前記複数の被積層基板の基板端面を同一面上に揃えることによって形成された積層端面において、前記各電極に対応する位置に配置され、
   前記複数の被積層基板は、
   前記被積層基板の積層方向において互いに隣接して積層される第一の被積層基板と第二の被積層基板
   を含み、
   前記第一の被積層基板は、
   前記パッケージ背面と直交する方向において第一の寸法を持ち、
   前記第二の被積層基板は、
   前記パッケージ背面と直交する方向において前記第一の寸法よりも小さい第二の寸法を持ち、
   前記回路基板は、
   前記第一の被積層基板と前記第二の被積層基板との寸法差によって生じる、該第二の被積層基板が重ならない該第一の被積層基板上の領域に、前記電子部品の実装領域を持ち、
   前記ランドは、
   前記被積層基板に形成されたビアホールを半割りすることによって形成された半割ビアホールメッキであり、
   前記複数の被積層基板は、
   前記半割ビアホールメッキである前記ランドが前記基板端面に形成された端面ランド付基板と、
   前記基板端面に前記ランドが形成されていない端面ランド無し基板と、
   を備え、
   前記回路基板は、
   前記端面ランド付基板と前記端面ランド無し基板とが積層されたものであり、
   前記端面ランド付基板の基板端面に形成されたランドは、
   前記端面ランド無し基板の基板端面を挟んで前記各電極に対応する位置に配置されている、
   電子スコープ。
2. 前記被積層基板の積層方向を第一の方向と定義し、該第一の方向と直交し且つ前記パッケージ背面と平行な方向を第二の方向と定義した場合に、
   前記回路基板は、
   前記第一の方向及び前記第二の方向に関し、前記撮像素子パッケージの外形を超えない範囲に収まる大きさとなっている、
   請求項１に記載の電子スコープ。
3. 前記第二の被積層基板を含む、前記第一の被積層基板よりも上方に積層された被積層基板の合計の厚みは、
   前記第一の被積層基板上の実装領域に実装される電子部品の、前記被積層基板の積層方向の寸法よりも大きい、
   請求項１又は請求項２に記載の電子スコープ。
4. 前記回路基板は、
   前記端面ランド付基板と前記端面ランド無し基板とが交互に積層されたものである、
   請求項１から請求項３の何れか一項に記載の電子スコープ。
5. 前記被積層基板の積層方向を第一の方向と定義し、該第一の方向と直交し且つ前記パッケージ背面と平行な方向を第二の方向と定義した場合に、
   前記複数の電極は、
   前記パッケージ背面において、前記第一、前記第二の方向のそれぞれに、第一、第二のピッチでマトリックス状に配置され、
   前記ランドは、
   前記積層端面において、前記第一、前記第二の方向のそれぞれに、前記第一、前記第二のピッチでマトリックス状に配置されている、
   請求項１から請求項４の何れか一項に記載の電子スコープ。
6. 前記端面ランド付基板は、
   前記ランドが前記基板端面上において前記第二の方向に前記第二のピッチで配置されており、且つ前記端面ランド無し基板を挟んで前記第一の方向に前記第一のピッチで積層されている、
   請求項５に記載の電子スコープ。
7. 前記撮像素子パッケージは、
   ＷＬＣＳＰ（Wafer Level Chip Size Package）構造の素子である、
   請求項１から請求項６の何れか一項に記載の電子スコープ。
8. ビアホールが形成された基板を含む複数の被積層基板を積層する基板積層ステップと、
   積層された被積層基板群を前記ビアホールが半割りされる位置で積層方向に切断し、切断面に、ランドである半割ビアホールメッキを露出させるランド形成ステップと、
   各前記ランドに対応する電極が前記被積層基板の積層方向に複数配置された撮像素子パッケージの背面を前記切断面と対向させて、対応する該ランドと該電極とが合わさる位置で、撮像素子パッケージを該切断面上に配置する撮像素子パッケージ配置ステップと、
   前記切断面上に配置された撮像素子パッケージの各電極を、対応するランドに電気的に接続するランド接続ステップと、
   を含み、
   前記撮像素子パッケージの背面と直交する方向において第一の寸法を持つ被積層基板を第一の被積層基板と定義し、該撮像素子パッケージの背面と直交する方向において該第一の寸法よりも小さい第二の寸法を持つ被積層基板を第二の被積層基板と定義し、前記ランド形成ステップでの切断時に前記切断面に半割ビアホールメッキとして露出することになるビアホールが形成されている被積層基板をビアホール付基板と定義し、該ビアホールが形成されていない被積層基板をビアホール無し基板と定義した場合に、
   前記基板積層ステップにて、
   前記第一の被積層基板と前記第二の被積層基板との寸法差によって生じる、該第二の被積層基板が重ならない該第一の被積層基板上の領域に、所定の電子部品の実装領域が位置するように、該第一の被積層基板と該第二の被積層基板とを積層し、且つ前記ランド形成ステップにおける前記被積層基板群の切断によって前記ビアホール付基板の切断面に露出する前記ランドが、前記ビアホール無し基板の切断面を挟んで前記各電極に対応する位置に配置されるように、前記ビアホール付基板と前記ビアホール無し基板とを積層する、
   電子スコープの製造方法。
9. 前記基板積層ステップにて、
   前記ビアホール付基板と前記ビアホール無し基板とを交互に積層する、
   請求項８に記載の電子スコープの製造方法。
10. 前記撮像素子パッケージは、
    ＷＬＣＳＰ構造の素子である、
    請求項８又は請求項９に記載の電子スコープの製造方法。

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