JP6261210B2 - 走査回路、光電変換装置、および撮像システム - Google Patents

Description

本発明は、走査回路、光電変換装置、および撮像システムに関する。

撮像装置において、行列状に設けられた複数の画素を選択するために、シフトレジスタを用いることが知られている。また、撮像装置において、画素部の一部の領域から信号を読み出すことも知られている。

特許文献１では、ウインドウ切り出し読み出しを実現するために、信号を読み出さない領域と読み出す領域のアドレスを指定するデコーダと、順次走査を行うシフトレジスタとを組み合わせることが記載されている。

特開２００６−１４０５４９号公報

しかしながら、デコーダを設けるために、回路が複雑になる。

そこで、本発明は、従来より簡素な構成で、信号を読み出す領域と信号を読み出さない領域のアドレスを指定できる構成並びに動作を提供することを目的とする。

上記目的を達成するための本発明の一の側面である走査回路は、直列に接続された複数のレジスタを含み、前記複数のレジスタのうち、走査をスキップするレジスタを指定可能な第１のシフトレジスタと、前記スキップするレジスタを指定するためのスキップ情報を伝送する、第２のシフトレジスタと、前記複数のレジスタに対応して設けられた複数のバイパス部と、それぞれが前記複数のレジスタの連続する２つの出力ノードと入力ノードとを接続する、複数のスイッチと、を備え、前記第２のシフトレジスタは前記スキップ情報に基づいて前記複数のバイパス部および前記複数のスイッチを、オン状態とオフ状態とに制御し、前記第２のシフトレジスタは、前記複数のレジスタに含まれる１つのレジスタの入力ノードに接続された前記バイパス部と、前記１つのレジスタの出力ノードに接続された前記スイッチとに対して、互いに逆位相の信号を供給すること、を特徴とする。

従来より簡素な構成で、信号を読み出す領域と信号を読み出さない領域のアドレスを指定できる。

実施例１に係る光電変換装置の構成を示すブロック図である。 実施例１に係る光電変換装置の構成を示す回路図である。 実施例１に係る画素の構成を示す回路図である。 実施例１に係る動作を説明するためのタイミング図である。 実施例２に係る光電変換装置の構成を示す回路図である。 実施例２に係る画素の構成を示す回路図である。 実施例２に係る動作を説明するためのタイミング図である。 実施例３に係る光電変換装置の構成を示す回路図である。 実施例３に係る光電変換装置の構成を示す回路図である。 実施例４に係る撮像システムの構成を示すブロック図である。

図面を参照しながら、本発明の実施例を説明する。

（実施例１）
図１は、本実施例に係る光電変換装置の構成を示すブロック図である。光電変換装置０１は、複数の画素０２が行列状に配された画素アレイ０３と、列信号処理部０４と、を含む。光電変換装置０１は、さらに、画素０２の動作を行単位で制御する行選択部としての垂直走査回路０５と、水平走査回路０６と、制御部０７と、を含む。各列の画素０２は信号線を介して列信号処理部０４と接続される。列信号処理部０４の各々は、例えば、画素０２から出力された信号をバッファするバッファや、増幅器、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ）回路などのノイズ低減回路を含む。

垂直走査回路０５は、第１のシフトレジスタである走査用シフトレジスタ０８と、第２のシフトレジスタであるメモリ部０９を含む。本実施例に係る走査用シフトレジスタ０８は、複数の単位レジスタ０８ｕを直列に接続して構成されており、制御部０７からスタートパルスＶＳＴおよびクロック信号ＶＣＬＫを受けて、クロック信号ＶＣＬＫに同期してデータのシフト動作を行う。図１においては、複数の単位レジスタ０８ｕのうち、１〜３段目の単位レジスタ０８ｕ−１〜０８ｕ−３のみに符号を付している。以下では、単位レジスタ０８ｕに付した枝番を省略して説明する場合がある。後述する他の要素についても同様である。走査用シフトレジスタ０８は、走査をスキップするレジスタを指定可能なように構成されている。メモリ部０９は、制御部から供給されるスキップ情報ｓｋｐを伝送するとともに、これを保持して、保持したスキップ情報に基づいて、走査用シフトレジスタ０８のスキップ機能を制御する。本実施例では、第２のシフトレジスタが、スキップ情報を記憶するメモリ部としても機能するが、第２のシフトレジスタとは別に、第２のシフトレジスタによって伝送されたスキップ情報ｓｋｐを保持するメモリ部を別に設けても良い。

水平走査回路０６は、制御部からスタートパルスＨＳＴおよびクロック信号ＨＣＬＫを受けて、クロック信号ＨＣＬＫに同期してデータのシフト動作を行う。これにより、列信号処理部０４の各列の回路を走査して、順次信号を出力させる。

制御部０７は、光電変換装置０１の動作を制御する信号を供給する。

図２は、本実施例に係る光電変換装置の構成を示す回路図である。この図においては、画素アレイ０３のうち、１０行×３列分の画素０２を示している。

本実施例に係る走査用シフトレジスタ０８は、隣接する２個の単位レジスタ０８ｕをスキップできるように構成されている。走査用シフトレジスタ０８に入力されるスタートパルスＶＳＴは、１段目の単位レジスタ０８ｕ−１のデータ入力ノードおよび、バイパススイッチＢＳ１を介して３段目の単位レジスタ０８ｕ−３のデータ入力ノードに与えられる。１段目の単位レジスタ０８ｕ−１の出力ノードは、レジスタ間スイッチＳＷ１を介して２段目の単位レジスタ０８ｕ−２のデータ入力ノードと接続される。２段目の単位レジスタ０８ｕ−２の出力ノードは、レジスタ間スイッチＳＷ２を介して３段目の単位レジスタ０８ｕ−３のデータ入力ノードと接続される。バイパススイッチＢＳ１はレジスタ間スイッチＳＷ１、ＳＷ２と逆相の信号で制御される。つまり、バイパススイッチＢＳ１がオフしている場合には、レジスタ間スイッチＳＷ１、ＳＷ２はオンしているので、スタートパルスＶＳＴは、単位レジスタ０８ｕ−１、０８ｕ−２によるシフト動作を経て単位レジスタ０８ｕ−３に入力される。逆に、バイパススイッチＢＳ１がオンしている場合には、レジスタ間スイッチＳＷ１、ＳＷ２はオフしているので、スタートパルスＶＳＴは、単位レジスタ０８ｕ−１、０８ｕ−２によるシフト動作を経ずに、単位レジスタ０８ｕ−３に入力される。これにより、１段目と２段目の単位レジスタ０８ｕをスキップすることができる。本例では、隣接する２個の単位レジスタ０８ｕを機能的ブロックとして、複数の機能的ブロックが直列に接続されている。言い換えると、走査用シフトレジスタ０８は、直列に接続された複数の機能的ブロックを含んで構成される。また、各単位レジスタ０８ｕの出力は、信号Ｖ＿ｎとして、画素アレイ０３に供給され、画素の行を選択する。ここで、Ｖ＿ｎの「ｎ」は、ｎ段目の単位レジスタ０８ｕの出力であることを意味する。以降では、バイパススイッチＢＳ１がオンすることによって導通状態が制御される電気的経路のことをバイパス部と呼ぶ。

本実施例に係るメモリ部０９に含まれる複数のメモリ０９ｕは、それぞれがＤラッチを有し、後述するクロック信号ＳＣＬＫ’に同期してシフト動作を行うシフトレジスタを構成する。メモリ部０９を構成するメモリ０９ｕは、スキップ情報をデータとしてシフトさせる。つまり、本実施例において、垂直走査回路０５は、第１のシフトレジスタである走査用シフトレジスタ０８と、対応するバイパス部の状態を制御する情報を記憶する、第２のシフトレジスタであるメモリ部０９と、を含むと言い換えられる。

制御部０７は、カウンタＣＮＴＲと、ＡＮＤ回路と、パラレル／シリアル変換部（以下、Ｐ／Ｓ変換部と称す）ＰＳＣと、を含む。カウンタＣＮＴＲは、クロック信号ＳＣＬＫに同期してカウント動作を行うように構成されており、さらに、所定のカウント値に達するまではハイレベルの論理値を、そして所定のカウント値に達すると、ローレベルの論理値を、ＡＮＤ回路の一方の入力端子に入力する。ＡＮＤ回路の他方の入力端子には、クロック信号ＳＣＬＫが入力される。この構成により、カウンタＣＮＴＲのカウント値が所定値に達するまでの間だけ、クロック信号ＳＣＬＫがＡＮＤ回路を介して走査用シフトレジスタ０８に与えられる。ここでは、ＡＮＤ回路の出力をＳＣＬＫ’と標記している。クロック信号ＳＣＬＫ’は、クロック信号ＳＣＬＫに対して、ＡＮＤ回路で生じる遅延量だけ位相が遅れたクロック信号である。一方、Ｐ／Ｓ変換部ＰＳＣは、外部から入力されるパラレルデータとしてのスキップ情報をシリアルデータとしてのスキップ情報に変換し、クロック信号ＳＣＬＫ’に同期して出力する。上記の構成により、シリアルデータとしてのスキップ情報は、カウンタＣＮＴＲのカウント値が所定の値に達するまでの間、メモリ部０９に順次入力され、クロック信号ＳＣＬＫ’に同期してメモリ部０９内をシフトされる。なお、カウンタＣＮＴＲに設定される所定のカウント値Ｍは、メモリ部０９に含まれるメモリ０９ｕの数と等しい数にすることで、スキップ情報を全てのメモリ０９ｕに保持させた状態でシフト動作を停止させることができる。本実施例に係る画素０２は、いわゆるグローバルシャッタ動作ができる回路構成となっている。

図３に、本実施例に係る画素０２の構成を示す。画素０２は、光電変換素子ＰＤ、第１の増幅トランジスタＳＦ１、リセットトランジスタＲＥＳ、定電流源Ｉ、第１の保持容量Ｃ１、第２の保持容量Ｃ２、第２の増幅トランジスタＳＦ２、第３の増幅トランジスタＳＦ３を含んでなる。光電変換素子ＰＤのアノードは、第１の増幅トランジスタＳＦ１のゲートノードに接続されるとともに、リセットトランジスタＲＥＳを介してリセット電源ＶＲＥＳに接続される。第１の増幅トランジスタＳＦ１は、定電流源Ｉとともにソースフォロワ回路として動作する。第１の増幅トランジスタＳＦ１の出力ノードは、サンプルホールドスイッチＳＨ１またはＳＨ２を介して第１の保持容量Ｃ１または第２の保持容量に保持される。第１の保持容量は、第２の増幅トランジスタＳＦ２のゲートノードと接続される。第２の増幅トランジスタは、行選択スイッチｓｅｌ＿Ｓが導通すると、垂直信号線に設けられた不図示の定電流源とともにソースフォロワ回路を構成する。第２の保持容量は、第３の増幅トランジスタＳＦ３のゲートノードと接続される。第２の増幅トランジスタは、行選択スイッチｓｅｌ＿Ｎが導通すると、垂直信号線に設けられた不図示の定電流源とともにソースフォロワ回路を構成する。本実施例において、サンプルホールドスイッチＳＨ１、ＳＨ２は、それぞれ制御信号ＰＴＳ、ＰＴＮによって制御される。制御信号ＰＴＳ、ＰＴＮは、例えば制御部０７から供給され、本実施例では、画素アレイ０３の全ての画素０２に共通に与えられる。行選択スイッチｓｅｌ＿Ｓおよびｓｅｌ＿Ｎは、垂直走査回路０５の出力Ｖ＿ｎで制御される。

次に、光電変換装置１の動作を説明する。図４のタイミング図は、画素アレイ０３のうちのｍ行目からｎ行目の画素０２からのみ信号を読み出し、それ以外の行の画素０２からは信号を読み出さない場合の動作を示している。また、制御部０７のＡＮＤ回路で生じる遅延は無視できるものとして取り扱う。

スキップ設定期間Ｔにおいては、クロック信号ＳＣＬＫが周期的な遷移を繰り返す。本実施例では、メモリ部０９のメモリ０９ｕの数と同数のクロック信号ＳＣＬＫのパルスが入力される。スキップ情報ｓｋｐは、メモリ部０９に供給されて、クロック信号ＳＣＬＫに同期して次段のメモリ０９ｕに伝達される。スキップ設定期間が終了した時点では、画素アレイ０３の１行目からｍ行目までに対応する領域と、ｎ行目以降に対応する領域のメモリ０９にハイレベルのデータが書き込まれた状態になる。つまり、ｍ段目から（ｎ−１）段目までの単位レジスタ０８ｕのみが、その出力が次段の単位レジスタ０８ｕに入力されることになる。

次に、信号ＰＲＥＳがハイレベルになると、光電変換素子１と、第１の増幅トランジスタＳＦ１のゲートノードがリセットされる。この期間に信号ＰＴＳ、ＰＴＮによりサンプルホールドスイッチＳＨ１、ＳＨ２を一時的にオンすることで、保持容量Ｃ１、Ｃ２がリセットされる。信号ＰＲＥＳをローレベルにすると、光電変換素子１における電荷の蓄積が開始する。蓄積時間の経過後に、信号ＰＴＳを一時的にハイレベルにすると、この時点までに光電変換素子１に蓄積された電荷の量に応じた、第１の増幅トランジスタＳＦ１の出力が、第１の保持容量Ｃ１に保持される。その後、ふたたび信号ＰＲＥＳおよびＰＴＮを一時的にハイレベルにすると、第１の増幅トランジスタＳＦ１のゲートノードをリセットした状態における、第１の増幅トランジスタＳＦ１の出力が、第２の保持容量Ｃ２に保持される。以上の動作は、全画素について共通に行われる。第１および第２の保持容量Ｃ１、Ｃ２には、第１の増幅トランジスタＳＦ１に起因するオフセット成分がともに含まれるので、列信号処理部０４以降の回路で、両者の信号を差分処理することで、オフセット成分を低減できる。

次に、信号ＶＳＴが走査用シフトレジスタ０８に入力されると、クロック信号ＶＣＬＫの立ち上がりに同期して、ｍ段目の単位レジスタ０８ｕ−ｍの出力Ｖ＿ｍがハイレベルになる。これにより、ｍ行目の画素０２の出力が、各列の垂直信号線に現れて、列読み出し回路０４に伝達される。その後、スタート信号ＨＳＴとクロック信号ＨＣＬＫにより、列読み出し回路０４から、信号が順次出力される。

これ以降は、クロック信号ＶＣＬＫの立ち上がりに同期して、（ｍ＋１）行目、（ｍ＋２）行目、・・・、（ｎ−１）行目、ｎ行目と同様の動作が行われる。以上で、１フレームの動作が終了する。

本実施例では、直列に接続された複数のメモリ０９ｕを含んでなるメモリ部０９が第２のシフトレジスタとして機能することによって、第１のシフトレジスタの走査をスキップするアドレスを、シリアルデータとして設定している。これにより、従来のように、走査をスキップするアドレスを、デコーダを用いて設定する場合と比べて、回路を簡素にできる。

また、本開示に係る技術は、光電変換装置を半導体基板上に形成する場合において、複数の領域の素子を、同一のマスクパターンを用いて形成する場合に、特に有用である。図２において、光電変換装置１は、画素０２と垂直走査回路０５の一部に加えて、制御部０７、列信号処理部０４、水平走査回路０６を含む領域（ＳｈｏｔＡ）と、画素アレイ０３と垂直走査回路の一部のみを含む領域（ＳｈｏｔＢ）とに分けられるとする。ここで、ＳｈｏｔＢで示された領域は同じ単位の繰り返しとなるため、同一のマスクパターンを複数回用いて形成することができる。仮に、このような手法を用いた場合に、デコーダによってスキップ情報を設定すると、複数のＳｈｏｔＢの領域のそれぞれで、相対的に同じアドレスが同時に選択されるという問題が生じる。これに対して、本開示に係る技術によれば、シリアルデータとしてスキップ情報を供給することにより、同一のマスクパターンを用いて光電変換装置の複数の領域を構成することができる。

（実施例２）
図５（ａ）は、本実施例に係る光電変換装置０１’の構成を示す回路図である。図２との相違点は、ゲート部１０が設けられた点である。これにより、いわゆるローリングシャッタ動作が可能になる。

ゲート部１０は、複数の単位ゲート部１０ｕを含む。単位ゲート部１０ｕの構成例を図５（ｂ）に示す。単位ゲート部１０ｕは、２個のＡＮＤ回路を用いて構成できる。２個のＡＮＤ回路のそれぞれは、一方の入力端子に共通にメモリ部０９の出力Ｖ＿ｎを受ける。他方の入力端子には、信号ＰＲＥＳあるいはＰＴＸを受ける。この構成により、ハイレベルの信号Ｖ＿ｎが入力されている単位ゲート部１０ｕに対応する行の画素０２のみが制御される。

図６は、本実施例に係る画素０２の等価回路図である。図３に示した構成に対して、サンプルホールドスイッチＳＨ１、ＳＨ２、保持容量Ｃ１、Ｃ２、第２および第３の増幅トランジスタＳＦ２、ＳＦ３、定電流源、行選択スイッチｓｅｌ＿Ｓおよびｓｅｌ＿Ｎがなくなっている。その上で、光電変換素子ＰＤのアノードと第１の増幅トランジスタＳＦ１のゲートノードとの間に転送トランジスタＴＸが設けられ、さらに、行選択スイッチＳＥＬが、第１の増幅トランジスタＳＦ１のソースノードと、垂直信号線との間に設けられている。第１の増幅トランジスタＳＦ１は、垂直信号線上に設けられた不図示の定電流源とともにソースフォロワ回路を構成する。転送トランジスタＴＸは、対応する単位ゲート部１０ｕの出力ＰＴＸ＿ｎによって制御され、リセットトランジスタＲＥＳは、対応する単位ゲート部１０ｕの出力ＰＲＥＳ＿ｎによって制御される。また、行選択トランジスタＳＥＬは、対応する単位レジスタ０８ｕの出力Ｖ＿ｎによって制御される。

次に、光電変換装置１の動作を説明する。図７のタイミング図は、画素アレイ０３のうちのｍ行目からｎ行目の画素０２からのみ信号を読み出し、それ以外の行の画素０２からは信号を読み出さない場合の動作を示している。また、制御部０７のＡＮＤ回路で生じる遅延は無視できるものとして取り扱う。

スキップ設定期間の動作は、図４と同様である。

スキップ設定期間の終了後、各行の画素からの信号が読み出される。スタートパルスＶＳＴが１段目の走査用シフトレジスタ０８に入力されると、それ以降は、クロック信号ＶＣＬＫの立ち上がりに同期して、走査用シフトレジスタ０８の出力がシフトする。

信号Ｖ＿ｎによってｎ行目の画素が選択されている期間に、信号ＰＲＥＳ＿ｎがハイレベルになり、第１の増幅トランジスタＳＦ１のゲートノードがリセットされる。この期間に信号ＰＴＮおよびＰＴＳがハイレベルになることで、この時点における第１の増幅トランジスタＳＦ１の出力が、列信号処理部０４に含まれる２個のサンプルホールド回路に保持される。この後、信号ＰＴＸ＿ｎが一時的にハイレベルになることで、転送トランジスタＴＸがオンになり、この結果、光電変換素子ＰＤに蓄積された電荷が第１の増幅トランジスタＳＦ１のゲートノードに転送される。これにより第１の増幅トランジスタＳＦ１の出力が変動する。このときの信号が、信号ＰＴＳにより、列信号処理部０４に含まれる２個のサンプルホールド回路のうち１個に保持される。

上記の動作が、ｍ行目からｎ行目の画素に対して行われることで、蓄積時間が各行で異なる、ローリングシャッタ動作が行われる。

本実施例も、実施例１と同様の効果が得られる。

（実施例３）
図８は、本実施例に係る光電変換装置０１’’の構成を示す回路図である。実施例１および２との相違点は、走査用シフトレジスタ０８が、メモリ部０９の機能の一部を兼ねている点である。本実施例では、メモリ部０９に、スキップ情報を保持する機能のみを持たせ、スキップ情報を伝送する第２のシフトレジスタとしての機能は、第１のシフトレジスタである走査用シフトレジスタ０８に担わせる。下記では、先述の実施例とは異なる点を中心に説明する。図８では、制御部０７を省略している。

２個の単位レジスタ０８ｕ毎に１個のメモリ０９ｕが設けられる。各メモリ０９ｕは、対応する単位レジスタ０８ｕが伝送するスキップ情報を保持するように構成されている。各メモリ０９ｕが保持したスキップ情報は、バイパススイッチＢＳ１、レジスタ間スイッチＳＷ１、ＳＷ２を制御するために用いられ、信号ＲＳＴ＿ＬＡＴＣＨによってリセットされる。信号ＲＳＴ＿ＬＡＴＣＨがハイレベルである場合に、メモリ０９ｕはリセットされ、信号ＲＳＴ＿ＬＡＴＣＨがローレベルに遷移すると、その時点における走査用シフトレジスタ０８の出力がメモリ０９ｕに保持される。

信号ＲＳＴ＿ＬＡＴＣＨは、例えば制御部から供給される信号で、各メモリ０９ｕに共通に入力されるとともに、その反転信号が、走査用シフトレジスタ０８にも与えられる。第１のシフトレジスタ０８の１段目の単位レジスタ０８ｕ−１には、スタートパルスＶＳＴもしくはスキップ情報ｓｋｐのいずれかが入力される。スタートパルスＶＳＴは、信号ＲＳＴ＿ＬＡＴＣＨの反転信号によって制御されるスイッチを介して単位レジスタ０８ｕ−１に入力される。スキップ情報ｓｋｐは、スイッチＳＷ３を介して単位レジスタ０８ｕ−１に入力される。スイッチＳＷ３は、制御部から供給される信号によって制御される。

図９のタイミング図を参照しながら、本実施例に係る動作を説明する。画素アレイ０３のうちのｍ行目からｎ行目の画素０２からのみ信号を読み出し、それ以外の行の画素０２からは信号を読み出さない場合の動作を示している。

実施例１と異なる部分は、スキップ設定期間Ｔのみである。以下では、スイッチＳＷ３は、信号ＲＳＴ＿ＬＡＴＣＨによって制御されるものとして説明する。

スキップ設定期間においては、信号ＲＳＴ＿ＬＡＴＣＨがハイレベルとなっており、メモリ０９ｕがリセットされた状態となる。この状態では、スイッチＳＷ３がオンするので、スキップ情報ｓｋｐが走査用シフトレジスタ０８に入力される。本実施例に係るスキップ情報ｓｋｐは、画素アレイ０３のうちのｍ行目〜ｎ行目を除く行がスキップするための情報であって、クロック信号ＶＣＬＫに同期して、走査用シフトレジスタ０８によって順次シフトしながら伝送される。クロック信号ＶＣＬＫが所定の回数だけ走査用シフトレジスタ０８に入力された後、信号ＲＳＴ＿ＬＡＴＣＨがローレベルに遷移する。これにより、この時点における走査用シフトレジスタ０８の出力が、対応するメモリ０９ｕに保持される。このあと、信号ＲＳＴによって走査用シフトレジスタ０８をリセットした後、信号読み出し期間における動作が開始する。

本実施例も、実施例１と同様の効果が得られる。

本実施例では、実施例１と同様に、全画素の蓄積時間が同時刻に定まるグローバルシャッタ動作を行う場合を示した。しかし、実施例２のように、ゲート部１０を設けて、ローリングシャッタ動作を行えるようにしても良い。

本実施例においても、実施例１および２と同様の効果が得られる。

（実施例４）
図１０は、本実施例に係る撮像システムの構成を示す図である。撮像システム８００は、例えば、光学部８１０、撮像素子１００、映像信号処理部８３０、記録・通信部８４０、タイミング制御回路部８５０、システム制御部８６０、及び再生・表示部８７０を含む。撮像装置８２０は、撮像素子１００及び映像信号処理部８３０を有する。撮像素子１００は、先の各実施例で説明した光電変換装置が用いられる。

レンズ等の光学系である光学部８１０は、被写体からの光を撮像素子１００の、複数の画素が２次元状に配列された画素部１０に結像させ、被写体の像を形成する。撮像素子１００は、タイミング制御回路部８５０からの信号に基づくタイミングで、画素部１０に結像された光に応じた信号を出力する。撮像素子１００から出力された信号は、映像信号処理部である映像信号処理部８３０に入力され、映像信号処理部８３０が、プログラム等によって定められた方法に従って信号処理を行って、画像データを生成する。映像信号処理部８３０での処理によって得られた信号は画像データとして記録・通信部８４０に送られる。記録・通信部８４０は、画像を形成するための信号を再生・表示部８７０に送り、再生・表示部８７０に動画や静止画像を再生・表示させる。記録・通信部８４０は、また、映像信号処理部８３０からの信号を受けて、システム制御部８６０と通信を行うほか、不図示の記録媒体に、画像を形成するための信号を記録する動作も行う。

システム制御部８６０は、撮像システムの動作を制御するものであり、光学部８１０、タイミング制御回路部８５０、記録・通信部８４０、及び再生・表示部８７０の駆動を制御する。また、システム制御部８６０は、例えば記録媒体である不図示の記憶装置を備え、ここに撮像システムの動作を制御するのに必要なプログラム等が記録される。また、システム制御部８６０は、例えばユーザの操作に応じて駆動モードを切り替える信号を撮像システム内に供給する。具体的な例としては、読み出す行やリセットする行の変更、電子ズームに伴う画角の変更や、電子防振に伴う画角のずらし等である。タイミング制御回路部８５０は、システム制御部８６０による制御に基づいて撮像素子１００及び映像信号処理部８３０の駆動タイミングを制御する。

（その他）
上記の各実施例では、第１のシフトレジスタが２個の単位レジスタ毎にスキップできる構成を説明したが、スキップする単位レジスタの数は２個に限定されるものではない。

上記の各実施例は、光電変換装置および撮像システムを例に取って説明したが、本開示に係る走査回路は、これら以外の装置にも適用できる。

０１ 光電変換装置
０２ 画素
０３ 画素アレイ
０４ 列信号処理部
０５ 垂直走査回路
０６ 水平走査回路
０７ 制御部
０８ 走査用シフトレジスタ
０９ メモリ部

Claims (6)

1. 直列に接続された複数のレジスタを含み、前記複数のレジスタのうち、走査をスキップするレジスタを指定可能な第１のシフトレジスタと、
   前記スキップするレジスタを指定するためのスキップ情報を伝送する、第２のシフトレジスタと、
   前記複数のレジスタに対応して設けられた複数のバイパス部と、
   それぞれが前記複数のレジスタの連続する２つの出力ノードと入力ノードとを接続する、複数のスイッチと、を備え、
   前記第２のシフトレジスタは前記スキップ情報に基づいて前記複数のバイパス部および前記複数のスイッチを、オン状態とオフ状態とに制御し、
   前記第２のシフトレジスタは、前記複数のレジスタに含まれる１つのレジスタの入力ノードに接続された前記バイパス部と、前記１つのレジスタの出力ノードに接続された前記スイッチとに対して、互いに逆位相の信号を供給すること、
   を特徴とする走査回路。
2. 前記第２のシフトレジスタによって、前記スキップ情報を伝送した後に、前記第１のシフトレジスタが走査を開始することを特徴とする請求項１に記載の走査回路。
3. 複数の画素が行列状に配列された画素アレイと、
   前記画素アレイの行を選択する行選択部と、を含む光電変換装置であって、
   前記行選択部は、請求項１または２に記載の走査回路を含むこと
   を特徴とする光電変換装置。
4. 前記行選択部は、前記第１のシフトレジスタの出力をゲーティングするゲート部をさらに備えることを特徴とする請求項３に記載の光電変換装置。
5. 請求項３または４に記載の光電変換装置と、
   前記複数の画素に像を形成する光学系と、
   前記光電変換装置から出力された信号を処理して画像データを生成する映像信号処理部と、を備えたこと
   を特徴とする撮像システム。
6. 直列に接続された複数のレジスタを含み、前記複数のレジスタのうち、走査をスキップするレジスタを指定可能な第１のシフトレジスタと、
   前記スキップするレジスタを指定するためのスキップ情報を伝送する、第２のシフトレジスタと、
   前記複数のレジスタに対応して設けられた複数のバイパス部と、
   それぞれが前記複数のレジスタの連続する２つの出力ノードと入力ノードとを接続する入力ノードとを接続する、複数のスイッチと、を備え、
   前記第２のシフトレジスタは前記スキップ情報に基づいて前記複数のバイパス部および前記複数のスイッチを、オン状態とオフ状態とに制御し、
   前記第２のシフトレジスタは、前記複数のレジスタに含まれる１つのレジスタの入力ノードに接続された前記バイパス部と、前記１つのレジスタの出力ノードに接続された前記スイッチとに対して、互いに逆位相の信号を供給する走査回路の製造方法であって、
   前記第１および第２のシフトレジスタの一部が、同一のマスクパターンを複数回用いて半導体基板上に形成されること
   を特徴とする走査回路の形成方法。

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