JP6261055B2 - 集積回路モジュール - Google Patents

集積回路モジュール Download PDF

Info

Publication number
JP6261055B2
JP6261055B2 JP2015552768A JP2015552768A JP6261055B2 JP 6261055 B2 JP6261055 B2 JP 6261055B2 JP 2015552768 A JP2015552768 A JP 2015552768A JP 2015552768 A JP2015552768 A JP 2015552768A JP 6261055 B2 JP6261055 B2 JP 6261055B2
Authority
JP
Japan
Prior art keywords
lead frame
lead
dap
frame
peripheral
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2015552768A
Other languages
English (en)
Other versions
JP2016503240A5 (ja
JP2016503240A (ja
Inventor
ハン メン ユージーン リー リー
ハン メン ユージーン リー リー
ファウジ ビン アブディク アジズ アニス
ファウジ ビン アブディク アジズ アニス
ゴー ゲオク リン スーザン
ゴー ゲオク リン スーザン
スウィー ティアン エヌジー
スウィー ティアン エヌジー
Original Assignee
日本テキサス・インスツルメンツ株式会社
テキサス インスツルメンツ インコーポレイテッド
テキサス インスツルメンツ インコーポレイテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 日本テキサス・インスツルメンツ株式会社, テキサス インスツルメンツ インコーポレイテッド, テキサス インスツルメンツ インコーポレイテッド filed Critical 日本テキサス・インスツルメンツ株式会社
Publication of JP2016503240A publication Critical patent/JP2016503240A/ja
Publication of JP2016503240A5 publication Critical patent/JP2016503240A5/ja
Application granted granted Critical
Publication of JP6261055B2 publication Critical patent/JP6261055B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565—Moulds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49537—Plurality of lead frames mounted in one device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49548—Cross section geometry
    • H01L23/49551—Cross section geometry characterised by bent parts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L24/80 - H01L24/90
    • H01L24/92—Specific sequence of method steps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08245—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/809—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding with the bonding area not providing any mechanical bonding
    • H01L2224/80901—Pressing a bonding area against another bonding area by means of a further bonding area or connector
    • H01L2224/80904—Pressing a bonding area against another bonding area by means of a further bonding area or connector by means of an encapsulation layer or foil
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

集積回路（ＩＣ）パッケージは典型的にＩＣダイを含み、ＩＣダイは、ＩＣダイ上のコンタクトが回路外に取り付けられることを可能にするリードフレームに取り付けられる。ダイ、及びリードフレームの一部は、大抵、エポキシの被覆、又はダイ及びリードフレームを保護するその他の材料の被覆に封止される。だんだんとＩＣダイが一層小さくなってゆくにつれて、ダイ上のコンタクトの数及び密度が増大されてゆく。その結果、ＩＣパッケージ内の信号配路、及びＩＣパッケージからの熱放散が課題となってきている。１つの最近の開発はデュアルリードフレームＩＣパッケージであり、このパッケージでは、信号配路オプションを増大するために単一パッケージに２つ以上のリードフレームが提供される。しかし、デュアルリードフレームパッケージは大抵、２つのリードフレームが互いとの所望とされない電気的コンタクトを成す傾向など、それら自体の付加的な課題を有する。このようなコンタクトは短絡回路やパッケージ欠陥となり得る。
頂部リードフレームストリップ及びフリップチップダイの底部斜視図である。
フリップチップが各リードフレーム上に搭載された、図１のリードフレームストリップの底部斜視図である。
取り付け前の頂部リードフレームストリップ及び底部リードフレームストリップの頂部斜視図である。
取り付けられた頂部及び底部リードフレームストリップ、及びそれらの間に取り付けられるフリップチップダイの頂部斜視図であり、更に、１つの頂部リードフレーム上のディスクリート回路構成要素の搭載を示す。
ディスクリート回路構成要素が各頂部リードフレーム上に搭載された、図４の取り付けられた頂部及び底部リードフレームストリップの頂部斜視図である。
図５に示すような３つの封止されたデュアルリードフレームアッセンブリの頂部斜視図である。
モールディングされた図６に示すようなデュアルリードフレームアッセンブリからシンギュレートされた集積回路パッケージの断面側立面図である。
図７に示す集積回路パッケージの底部斜視図である。
図７及び図８に示す集積回路パッケージの頂部斜視図である。
集積回路モジュールをつくる方法の一実施例のフローチャートである。
図１は、一体的に接続される頂部リードフレーム１２、１４、１６、１８を有する頂部リードフレームストリップ１０を図示する。頂部リードフレームストリップ１０は、図３の底部表面２２及び頂部表面２４を有する。各頂部リードフレーム１２、１４などは、個別のコンタクトパッド３１、３２、３３、３４、３６、３８などを含む、複数の概して同一平面上にあるコンタクトパッド部３０を有する。例えば３１、３３などのコンタクトパッドの幾つかは、例えば１２である各頂部リードフレームの概して矩形のダイ搭載エリア３７において搭載される。各リードフレームはまた、複数の周辺リード部５０を含み、複数の周辺リード部５０は、複数の比較的大きなリード部５２、５４、５６、５８、及び複数の比較的小さなリード部５３、５５、５７などを含み得る。１つ又は複数の内部リード部５９も、各頂部リードフレーム１２などの上に提供され得る。内部リード部５９は、後述の底部リードフレーム１１０のダイ取り付けパッド（ＤＡＰ）部１３０に取り付けられ得る。各周辺リード部５０は、少なくとも１つのコンタクトパッド部３０に取り付けられる基部端６０を有し、更に、下方及び外方に延びる末部端６２を含む。周辺リード部５０の少なくとも幾つかが、コネクタエクステンション６４、６５を含み、コネクタエクステンション６４、６５は、隣接する接続されたリードフレームがあるか否かに応じて、概して反転されたＵ型又は反転されたＬ型を有し得る。コネクタエクステンション６４、６５は、図３の頂部リードフレームストリップ１０の底部リードフレームストリップ１１０への取り付けを促進する。コネクタエクステンション６４、６５は、頂部及び底部リードフレームストリップ１０、１１０間の接続を促進するために適合される他の形状を含み得る。
図１及び図２を参照して、複数のフリップチップ７２、７４、７６、７８が、それぞれ、頂部リードフレーム１２、１４、１６、１８上に搭載される。各フリップチップは、図７の断面図において最もよくわかるように、第１又は活性側８２と、第２又は不活性側８４とを有する。活性側８２は、矩形のグリッドパターンでその上に形成される、複数のはんだバンプ８５、８７、８９などを有する。はんだバンプの各々は、リフロー過熱の間ダイ搭載領域３７において、例えば３１、３３である、関連するコンタクトパッド部にボンディングされる。頂部リードフレームストリップ１０は、図２に示す構成にあるとき、フリップチップ７２などを頂部リードフレーム１２などにはんだ付けするためリフロー炉（図示せず）に移され得、これは、頂部リードフレームストリップ１０の底部リードフレームストリップへの取り付け前である。
図３は、相互接続される底部リードフレーム１１２、１１４、１１６、１１８を有する底部リードフレームストリップ１１０を図示する。底部リードフレームストリップ１１０は、頂部表面１２２及び底部表面１２４を有する。ダイ取り付けパッド（ＤＡＰ）部１３０が周辺フレーム部１３２に接続され、周辺フレーム部１３２は、複数の延長フレーム部材１３４、１３６、１３８、１４２により形成され得る。各ＤＡＰ部１３０は、関連する周辺フレーム部１３２により周囲を囲まれる。ＤＡＰ部１３０は、囲んでいる周辺フレーム部１３２に複数のタイバー１５２、１５４、１５６、１５８により接続される。各底部リードフレーム１１２、１１４などが延長リードバー１６０を含み、延長リードバー１６０は、ＤＡＰ部１３０、周辺フレーム部１３２、及びタイバー部１５２などが置かれる平面に、平行で、且つ、それより上にある、平面に配置される。第１のリードバーリード部１６２及び第２のリードバーリード部１６４が、リードバー１６０の反対の端部に取り付けられる。リードバーリード部１６２、１６４は、それらの末部端と一体的に形成され、それらの末部端において、関連する周辺フレーム部１３２の延長側部材１３４に取り付けられる。そのため、各リードバーリード部１６２、１６４における末部端１６８は、ＤＡＰ部１３０及び周辺フレーム部１３２と実質的に同じ平面に置かれる。例えば１６、１１６である頂部及び底部リードフレームが、以下に説明するように接続されるとき、リードバー１６０は、頂部リードフレームコンタクトパッド部３０と実質的に同じ平面に置かれ、コンタクトパッド部３０の少なくとも１つの底部表面を連結する。
頂部リードフレームストリップ１０は、頂部リードフレームストリップ１０にフリップチップ７２、７４、７６、７８が取り付けられた後、デュアルリードフレームストリップ１７０を形成するように底部リードフレームストリップ１１０に、底部表面２２を下に、取り付けられる。これは、一実施例において、はんだペーストを底部リードフレームストリップ１１０の周辺フレーム部１３２及びリードバー１６０上に置くこと、及びその後、関連する周辺フレーム部１３２に接する頂部リードフレーム周辺リード部５０、及び頂部リードフレームコンタクトパッド部１３０に接する底部リードフレームリードバー１６０のコネクタエクステンション６４、６５を位置決めすることにより成される。頂部リードフレームストリップ１０は、周辺フレーム部１３２とのリード部コネクタエクステンション６４、６５の正の及びロケ―ティング連結を介して、底部リードフレームストリップ１１０上で「入れ子になる」。頂部リードフレーム周辺リード部５０の各々の末部端６２及びリードバーリード部１６２、１６４は、図４に示すデュアルリードフレームストリップアッセンブリ１７０において垂直スペーサとして機能する。頂部リードフレーム１０、１２などの周辺リード部５０はまた、適切な横方向及び角度位置決めのため、底部リードフレーム１１０、１１２などのリードフレームの周辺フレーム部１３２と協働する。リード末部端６２及びリードバーリード部１６２、１６４は、底部リードフレームＤＡＰ部１３０及び周辺フレーム部１３２より高い所定の高さに頂部リードフレームコンタクトパッド部３０を保持する。リード末部端６２はまた、各底部リードフレーム１１２、１１４、１１６、１１８の周辺フレーム部１３２に対して概して横方向で中央となる関係にコンタクトパッド部３０を保持する。
次に、図４で更に図示するように、受動回路構成要素１８２、１８４、１８６であり得る複数のディスクリート構成要素が、各頂部リードフレーム１２、１４、１６、１８の頂部表面上に搭載され得る。これはまず、はんだペーストを各頂部リードフレームの関連するコンタクトパッド部３０に塗ることにより達成され得る。ディスクリート回路構成要素１８２、１８４、１８６は、その後、デュアルリードフレームストリップ１７０をリフロー炉に置くことにより、例えば１６である関連する頂部リードフレームにはんだ付けされる。１つの方法において、各ディスクリート構成要素１８２、１８４、１８６の下のはんだペーストのリフロー過熱は、周辺フレーム部１３２などの上のはんだペーストのリフローと同時に成され得る。別の実施例において、底部リードフレーム上のはんだペーストは、ディスクリート部材１８２、１８４、１８６が、例えば１６である関連する頂部リードフレーム上に置かれる前に、第１のオペレーションにおいてリフローされる。図５は、各頂部リードフレーム１２、１４、１６、１８上のディスクリート構成要素１８２、１８４、１８６の搭載後のデュアルリードフレームストリップ１７０を図示する。
次に、図５のデュアルリードフレームアッセンブリ１７０は、図６のサポートフレーム１９４上に置かれ、トランスファモールドステーションなどの封止ステーションに移され、そこで、封止されたデュアルリードフレームストリップ１９０を提供するためにモールド化合物がデュアルリードフレームストリップアッセンブリ１７０に塗られる。頂部及び底部リードフレームストリップ１０、１１０の少なくともの一部、及びフリップチップ７２、７４など及び受動回路構成要素１８２、１８４、１８６が、硬い保護被覆を提供するために硬化する従来のモールド化合物などの封止材料２００で覆われる。このように形成された封止されたデュアルリードフレームストリップ１９０は、初期的に共に取り付けられた頂部及び底部リードフレーム１０、１１０のサイズ及び長さに応じて種々のサイズ及び長さであり得る。図６に図示する封止されたデュアルリードフレームストリップ１９０は、封止材料２００で覆われた３つの２×２デュアルリードフレームアッセンブリ１７０を有する。封止されたデュアルリードフレームストリップ１９０は、概して平坦な頂部表面１９２及び平坦な底部（図示せず）及び側面１９５を有する。１９６で示される破線は、３つの４×４封止デュアルリードフレームストリップ１９０の境界を表す。各４×４封止リードフレームアッセンブリ１９０はその後、例えば１２、１１２である各個別の取り付けられた頂部及び底部リードフレームアッセンブリの周りのソーストリート１００、１０１、１０２、１０３（図１〜図５）に沿ってシンギュレートされる。
図７、図８、及び図９において最もよく示されるように、封止されたデュアルリードフレームストリップ１９０のシンギュレーションは、各々、平坦な頂部面２１２と平坦な底部面２１４と複数の平坦な側面２１６とを有する、複数の個別の集積回路（ＩＣ）パッケージ２１０を提供する。ＤＡＰ部１３０の底部表面１３１が、各ＩＣパッケージの底部面２１４において露出される。また、小さなリード部５３、５５など及び大きなリード部５２、５４などを含む頂部リードフレームリード部５０の底部表面部６６及び端子端部表面部６８が、底部面２１４及び側面２１６上で露出される。また、底部リードフレームリード部１６２、１６４の表面部も露出される。ＤＡＰ部１３０の露出された底部表面１３１は、封止層２００の底部面２１４と実質的に同平面にあり得る。頂部リードフレーム周辺リード５０の切断された末部端６２の、及び各リードバーリード部１６２、１６４の切断された末部端１６８の、露出された表面は、封止層２００の底部面２１４及び側面２１６と実質的に同平面にあり得る。
例えば１２である各頂部リードフレームの、例えば１１２である各底部リードフレームへの取り付け、及び後続のシンギュレーション、及び周辺リード部５０及び取り付けられた周辺フレーム部１３２の外側端の除去の記載された方法の結果、図７のかなりのギャップ９２が、ＤＡＰ部１３０と最も近い外方に延びる周辺リード部５０との間に提供される。そのため、頂部リードフレームリードの共通デュアルリードフレームが、底部リードフレームと所望とされない接触をし底部リードフレーム上で短絡するという問題が避けられる。記載される底部リードフレームリードバー構造又は同様の構造を提供することにより付加的な信号配路オプションがパッケージ設計者に提供されることも理解されたい。具体的に説明した実施例においてリードバーは１つのみであるが、２つの付加的なリードが提供され、付加的なリード、そのため、付加的な信号配路オプションが提供され得ることを理解されたい。
図１０は、集積回路パッケージをつくる方法を図示する。図１０に示すように、この方法は、ブロック２３１で示すように、一体的に接続される複数の頂部リードフレーム１２、１４などを含む頂部リードフレームストリップ１０を提供することを含む。この方法はまた、２３２で示すように、頂部リードフレームストリップ１０上に複数のフリップチップダイ７２、７４などを搭載することを含み、各フリップチップダイのはんだバンプ８５、８７などが、頂部リードフレーム１２、１４などの各々の上の所定のコンタクトパッド部３０にボンディングされる。この方法は更に、２３３で示すように、各々中央ダイ取り付けパッド（ＤＡＰ）部１３０と周辺フレーム部１３２とを有する、一体的に接続される複数の底部リードフレーム１１２、１１４などを含む底部リードフレームストリップ１１０を提供することを含む。この方法はまた、ブロック２３４で示すように、頂部リードフレームストリップ１０を底部リードフレームストリップ１１０に取り付けることを含み、各フリップチップダイ７２などの裏面８４が、各底部リードフレーム１１２、１１４などのＤＡＰ部１３０に接し、各頂部リードフレーム１２、１４などの周辺リード部５０が、各底部リードフレーム１１２、１１４などの周辺フレーム部１３２に取り付けられる。
本発明に関連する技術に習熟した者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び他の実施例を実装し得ることが分かるであろう。

Claims (20)

  1. 集積回路（ＩＣ）装置であって、
    第１の平面に実質的に置かれる概して平坦なダイ取り付けパッド（ＤＡＰ）と、
    前記第１の平面より上であり前記第１の平面に平行な第２の平面に実質的に置かれる概して平坦なリードバーであって、前記リードバーから突出し、且つ、前記第１の平面において実質的に終端する、少なくとも１つの下方及び外方に延びる、リードバーリードを有する、前記リードバーと、
    頂部リードフレームであって、前記第２の平面より上であり前記第２の平面に平行な第３の平面に実質的に置かれる複数の概して平坦なコンタクトパッドと、前記コンタクトパッドの一部に接続される基部端部を有し、且つ、前記第１の平面において実質的に終端する下方及び外方に延びる末部端を有する、複数のリードとを含む、前記頂部リードフレームと、
    前記頂部リードフレームの前記複数のコンタクトパッドの少なくとも幾つかに接続される複数の電気的コンタクトと、前記ＤＡＰに取り付けられる表面とを含むＩＣダイと、
    前記ＤＡＰと前記リードバーと前記頂部リードフレームと前記ＩＣダイとの少なくともの一部を封止する封止材料と、
    を含む、装置。
  2. 請求項１に記載の装置であって、
    前記ＩＣダイが、前記頂部リードフレームの前記複数のコンタクトパッドの幾つかに動作可能に電気的に接続される、複数のはんだバンプをその上に備える第１の側と、前記ＤＡＰに接続される前記表面を含む、前記第１の側とは反対の第２の側とを有する、フリップチップを含む、装置。
  3. 請求項１に記載の装置であって、
    前記頂部リードフレームが、前記複数のコンタクトパッドの少なくとも１つに接続される基部端と、前記ＤＡＰに接続される末部端とを有する少なくとも１つのリードを含む、装置。
  4. 請求項１に記載の装置であって、
    前記リードバーが前記頂部リードフレームに接続される、装置。
  5. 請求項１に記載の装置であって、
    前記頂部リードフレーム上の前記コンタクトパッドの少なくとも１つに電気的及び物理的に接続される少なくとも１つの受動構成要素を更に含む、装置。
  6. 請求項１に記載の装置であって、
    前記封止材料が、概して平坦な頂部面と底部面と側面とを備える概して矩形の箱形状を有し、前記ＤＡＰの底部表面が前記底部表面において露出され、前記頂部リードフレームの前記複数のリードの前記末部端と、前記少なくとも１つの下方及び外方に延びるリードバーリードの末部端とが、前記封止材料の前記底部面と前記側面とにおいて露出される、装置。
  7. 請求項６に記載の装置であって、
    前記ＤＡＰの前記露出された底部表面が、前記封止材料の前記底部面と実質的に同一面にあり、前記頂部リードフレームの前記複数のリードの前記末部端と前記リードバーリードの前記末部端との前記露出された表面が、前記封止材料の前記底部面と前記側面と実質的に同一面にある、装置。
  8. 底部リードフレームと頂部リードフレームとを含む集積回路（ＩＣ）装置であって、
    前記底部リードフレームが、
    第１の平面に実質的に置かれる概して平坦な周辺フレーム部と、
    前記周辺フレーム部により周囲を囲まれ、前記第１の平面に実質的に置かれる、概して平坦なダイ取り付けパッド（ＤＡＰ）部と、
    前記周辺フレーム部に接続される第１の端部と前記周辺フレーム部から上方及び内方に配置される第２の端部とを有する、少なくとも１つの底部リードフレームリード部と、
    を含み、
    前記頂部リードフレームが、
    前記第１の平面に平行であって前記第１の平面の上の第２の平面に実質的に置かれる複数の概して平坦なコンタクトパッド部と、
    前記コンタクトパッドに接続される基部端と前記底部リードフレームの前記周辺フレーム部に接続される末部端とを有する、複数の下方及び外方に延びる頂部リードフレーム周辺リード部と、
    を含み、
    前記底部リードフレームリード部の前記第２の端部が前記頂部リードフレームに接続される、装置。
  9. 請求項８に記載の装置であって、
    前記頂部リードフレーム周辺リード部の前記末部端が、一体的に形成されるコネクタエクステンションを含み、前記周辺フレーム部が、前記コンタクトパッド部から所定の距離で前記頂部リードフレーム周辺リード部の前記コネクタエクステンションに入れ子にされる、装置。
  10. 集積回路（ＩＣ）装置をつくる方法であって、
    一体的に接続される複数の頂部リードフレームを含む頂部リードフレームストリップを提供することと、
    前記頂部リードフレーム上に複数のフリップチップダイを搭載することであって、各フリップチップのはんだバンプが前記頂部リードフレームの各々上の所定のパッド部にボンディングされる、前記搭載することと、
    一体的に接続される複数の底部リードフレームを含む底部リードフレームストリップを提供することであって、前記複数の底部リードフレームの各々が中央ダイ取り付けパッド（ＤＡＰ）部と周辺フレーム部とを有する、前記提供することと、
    前記頂部リードフレームストリップを前記底部リードフレームストリップに取り付けることであって、各フリップチップダイの裏面が各底部リードフレームの前記ＤＡＰ部に接し、各頂部リードフレームのリード部が各底部リードフレームの前記周辺フレーム部に取り付けられる、前記取り付けることと、
    を含む、方法。
  11. 請求項１０に記載の方法であって、
    前記フリップチップダイと、各頂部及び底部リードフレームストリップの少なくとも一部とをモールド化合物に封止することを更に含む方法。
  12. 請求項１１に記載の方法であって、
    各底部リードフレームストリップの前記周辺フレーム部と、それに取り付けられる前記頂部リードフレームストリップの前記頂部リードフレームの一部とを切断して取り除くことを更に含む、方法。
  13. 請求項１２に記載の方法であって、
    前記切断して取り除くことが、前記封止されたフリップチップダイと頂部及び底部リードフレームストリップとを複数のＩＣパッケージにシンギュレートすることを含み、前記複数のＩＣパッケージの各々が、露出されたダイパッド表面と、前記モールド化合物の側面の切断された表面と前記モールド化合物の前記底部面と同一面にある複数の露出されたリード表面とを有する、方法。
  14. 請求項１０に記載の方法であって、
    前記複数の頂部リードフレームの各々の上に少なくとも１つの受動回路構成要素を搭載することを更に含む、方法。
  15. 請求項１０に記載の方法であって、
    前記取り付けることが、各頂部リードフレーム上のリードを各底部リードフレーム上のＤＡＰにはんだボンディングすることを含む、前記頂部リードフレームストリップを前記底部リードフレームストリップにはんだボンディングすることを含む、方法。
  16. 請求項１５に記載の方法であって、
    前記頂部及び底部リードフレームストリップを複数のＩＣモジュールにシンギュレートすることを更に含み、前記シンギュレートすることが、前記底部リードフレームと一体的に形成された少なくとも１つのリードと前記頂部リードフレームと一体的に形成された少なくとも１つのリードとの断面部を露出させるような方式である、方法。
  17. 請求項１０に記載の方法であって、
    底部リードフレームストリップを前記提供することが、一体的に接続される複数の底部リードフレームを提供することを含み、前記複数の底部リードフレームの各々が、中央ダイ取り付けパッド（ＤＡＰ）と周辺フレームアッセンブリとを有し、前記周辺フレームアッセンブリが、前記ＤＡＰの周りにあり、前記ＤＡＰと、前記ＤＡＰを前記周辺フレーム部に取り付けるＤＡＰタイ部材と、実質的に同一平面関係にある、概して矩形の構成に配される、方法。
  18. 請求項１７に記載の方法であって、
    前記底部リードフレームストリップを提供することが、一体的に接続される複数の底部リードフレームを提供することを含み、前記複数の底部リードフレームの各々が、前記ＤＡＰと前記周辺フレーム部の上の平面に実質的に位置する概して平坦なリードバーと、そこから突出し、前記周辺フレーム部に取り付けられる、少なくとも１つのリードバーリードとを有する、方法。
  19. 請求項１０に記載の方法であって、
    前記頂部リードフレームストリップを前記底部リードフレームストリップに取り付けることが、前記底部リードフレームストリップの各底部リードフレームの上の前記周辺フレーム部を、前記頂部リードフレームストリップの各頂部リードフレーム上のリードの端部と、入れ子となるようにはんだにより連結させることを含む、方法。
  20. 請求項１９に記載の方法であって、
    入れ子及びはんだ連結の地点の内方に配置されるソーストリートに沿って前記取り付けられた頂部及び底部リードフレームストリップをシンギュレートすることを更に含む、方法。
JP2015552768A 2013-01-09 2014-01-09 集積回路モジュール Active JP6261055B2 (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/737,697 2013-01-09
US13/737,697 US8884414B2 (en) 2013-01-09 2013-01-09 Integrated circuit module with dual leadframe
PCT/US2014/010860 WO2014110247A1 (en) 2013-01-09 2014-01-09 Integrated circuit module

Publications (3)

Publication Number Publication Date
JP2016503240A JP2016503240A (ja) 2016-02-01
JP2016503240A5 JP2016503240A5 (ja) 2017-01-26
JP6261055B2 true JP6261055B2 (ja) 2018-01-17

Family

ID=51060383

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015552768A Active JP6261055B2 (ja) 2013-01-09 2014-01-09 集積回路モジュール

Country Status (4)

Country Link
US (2) US8884414B2 (ja)
JP (1) JP6261055B2 (ja)
CN (1) CN104956782B (ja)
WO (1) WO2014110247A1 (ja)

Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105895606A (zh) * 2014-12-29 2016-08-24 飞思卡尔半导体公司 具有带状线的封装半导体器件
JP1537980S (ja) * 2015-04-20 2015-11-16
JP1537979S (ja) * 2015-04-20 2015-11-16
US9922904B2 (en) * 2015-05-26 2018-03-20 Infineon Technologies Ag Semiconductor device including lead frames with downset
US10381293B2 (en) * 2016-01-21 2019-08-13 Texas Instruments Incorporated Integrated circuit package having an IC die between top and bottom leadframes
US10134660B2 (en) * 2017-03-23 2018-11-20 Nxp Usa, Inc. Semiconductor device having corrugated leads and method for forming
US10636729B2 (en) 2017-06-19 2020-04-28 Texas Instruments Incorporated Integrated circuit package with pre-wetted contact sidewall surfaces
US10896869B2 (en) * 2018-01-12 2021-01-19 Amkor Technology Singapore Holding Pte. Ltd. Method of manufacturing a semiconductor device
US10867894B2 (en) * 2018-10-11 2020-12-15 Asahi Kasei Microdevices Corporation Semiconductor element including encapsulated lead frames
DE102019118174B3 (de) * 2019-07-04 2020-11-26 Infineon Technologies Ag Verarbeitung von einem oder mehreren trägerkörpern und elektronischen komponenten durch mehrfache ausrichtung
US11158567B2 (en) 2019-08-09 2021-10-26 Texas Instruments Incorporated Package with stacked power stage and integrated control die
US11715679B2 (en) 2019-10-09 2023-08-01 Texas Instruments Incorporated Power stage package including flexible circuit and stacked die
US11302615B2 (en) 2019-12-30 2022-04-12 Texas Instruments Incorporated Semiconductor package with isolated heat spreader
US11264310B2 (en) 2020-06-04 2022-03-01 Texas Instruments Incorporated Spring bar leadframe, method and packaged electronic device with zero draft angle
US11450593B2 (en) * 2020-07-02 2022-09-20 Infineon Technologies Ag Spacer frame for semiconductor packages
US11611170B2 (en) 2021-03-23 2023-03-21 Amkor Technology Singapore Holding Pte. Ltd Semiconductor devices having exposed clip top sides and methods of manufacturing semiconductor devices
US11848244B2 (en) * 2021-09-30 2023-12-19 Texas Instruments Incorporated Leaded wafer chip scale packages
US20230197576A1 (en) * 2021-12-20 2023-06-22 Texas Instruments Incorporated Leadframe strip with complimentary design

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5229329A (en) 1991-02-28 1993-07-20 Texas Instruments, Incorporated Method of manufacturing insulated lead frame for integrated circuits
US5686698A (en) 1994-06-30 1997-11-11 Motorola, Inc. Package for electrical components having a molded structure with a port extending into the molded structure
US5789806A (en) 1995-08-02 1998-08-04 National Semiconductor Corporation Leadframe including bendable support arms for downsetting a die attach pad
JPH1070230A (ja) 1996-08-27 1998-03-10 Hitachi Cable Ltd Ｌｏｃ用リードフレーム
US6603195B1 (en) 2000-06-28 2003-08-05 International Business Machines Corporation Planarized plastic package modules for integrated circuits
JP3773855B2 (ja) * 2001-11-12 2006-05-10 三洋電機株式会社 リードフレーム
JP2004079760A (ja) * 2002-08-19 2004-03-11 Nec Electronics Corp 半導体装置及びその組立方法
JP4100332B2 (ja) * 2003-11-12 2008-06-11 株式会社デンソー 電子装置およびその製造方法
US7285849B2 (en) * 2005-11-18 2007-10-23 Fairchild Semiconductor Corporation Semiconductor die package using leadframe and clip and method of manufacturing
CN101326636A (zh) * 2005-12-09 2008-12-17 飞兆半导体公司 用于组装顶部与底部暴露的封装半导体的装置和方法
US20070290303A1 (en) 2006-06-07 2007-12-20 Texas Instruments Deutschland Gmbh Dual leadframe semiconductor device package
US20080036078A1 (en) 2006-08-14 2008-02-14 Ciclon Semiconductor Device Corp. Wirebond-less semiconductor package
US20090057855A1 (en) * 2007-08-30 2009-03-05 Maria Clemens Quinones Semiconductor die package including stand off structures
US8049312B2 (en) 2009-01-12 2011-11-01 Texas Instruments Incorporated Semiconductor device package and method of assembly thereof
US8354303B2 (en) 2009-09-29 2013-01-15 Texas Instruments Incorporated Thermally enhanced low parasitic power semiconductor package
US8222716B2 (en) * 2009-10-16 2012-07-17 National Semiconductor Corporation Multiple leadframe package
US8304887B2 (en) 2009-12-10 2012-11-06 Texas Instruments Incorporated Module package with embedded substrate and leadframe
US8203199B2 (en) 2009-12-10 2012-06-19 National Semiconductor Corporation Tie bar and mold cavity bar arrangements for multiple leadframe stack package
EP2581937B1 (en) * 2010-06-11 2017-09-06 Panasonic Intellectual Property Management Co., Ltd. Resin-sealed semiconductor device and method for manufacturing same
CN102403298B (zh) * 2010-09-07 2016-06-08 飞思卡尔半导体公司 用于半导体器件的引线框
JP5410465B2 (ja) * 2011-02-24 2014-02-05 ローム株式会社 半導体装置および半導体装置の製造方法

Also Published As

Publication number Publication date
US9029194B2 (en) 2015-05-12
WO2014110247A1 (en) 2014-07-17
US8884414B2 (en) 2014-11-11
US20140242755A1 (en) 2014-08-28
CN104956782A (zh) 2015-09-30
CN104956782B (zh) 2018-05-11
US20140191381A1 (en) 2014-07-10
JP2016503240A (ja) 2016-02-01

Similar Documents

Publication Publication Date Title
JP6261055B2 (ja) 集積回路モジュール
US10312111B2 (en) Method of fabricating low-profile footed power package
US20160056097A1 (en) Semiconductor device with inspectable solder joints
TWI450373B (zh) 雙側冷卻整合功率裝置封裝及模組，以及製造方法
JP2016503240A5 (ja)
KR20080073735A (ko) 상단 및 하단 노출 패키지 반도체 조립 장치 및 방법
JP4002476B2 (ja) 半導体装置
TWI546912B (zh) 具有散熱結構之半導體封裝結構及其製造方法
US9029995B2 (en) Semiconductor device and method of manufacturing the same
JP2009537990A (ja) 折曲ヒートシンクを有するフリップチップｍｌｐ
US20170005030A1 (en) Flat No-Leads Package With Improved Contact Pins
US20120241934A1 (en) Semiconductor apparatus and method for manufacturing the same
TW201740528A (zh) 樹脂密封型半導體裝置
WO2016179111A1 (en) Low-profile footed power package
US9165855B1 (en) Semiconductor device with die attached heat spreader
KR101162503B1 (ko) 히트 슬러그 및 이를 이용한 반도체 패키지
KR100922372B1 (ko) 반도체 패키지 제조 방법
KR20150142916A (ko) 반도체 패키지 및 그 제조방법
JP5171803B2 (ja) 半導体装置
KR101491258B1 (ko) 리드 프레임의 제조방법
JP2011192817A (ja) 面実装半導体装置及び面実装半導体装置の製造方法
JP2006287263A (ja) 半導体装置
JP2003297997A (ja) リードフレーム及び同リードフレームを用いた半導体装置並びにその製造方法
JP2011044478A (ja) 半導体装置及びその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20150709

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20161209

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20161209

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171206

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171207

R150 Certificate of patent or registration of utility model

Ref document number: 6261055

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313117

S533 Written request for registration of change of name

Free format text: JAPANESE INTERMEDIATE CODE: R313533

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250