JP6247106B2 - 半導体装置 - Google Patents

半導体装置 Download PDF

Info

Publication number
JP6247106B2
JP6247106B2 JP2014018663A JP2014018663A JP6247106B2 JP 6247106 B2 JP6247106 B2 JP 6247106B2 JP 2014018663 A JP2014018663 A JP 2014018663A JP 2014018663 A JP2014018663 A JP 2014018663A JP 6247106 B2 JP6247106 B2 JP 6247106B2
Authority
JP
Japan
Prior art keywords
wiring
protective film
semiconductor element
semiconductor device
wiring board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2014018663A
Other languages
English (en)
Other versions
JP2015146388A (ja
Inventor
朋治 藤井
朋治 藤井
義博 井原
義博 井原
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2014018663A priority Critical patent/JP6247106B2/ja
Priority to US14/590,252 priority patent/US9245856B2/en
Publication of JP2015146388A publication Critical patent/JP2015146388A/ja
Application granted granted Critical
Publication of JP6247106B2 publication Critical patent/JP6247106B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/564—Details not otherwise provided for, e.g. protection against moisture
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6611—Wire connections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85447—Copper (Cu) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/85909—Post-treatment of the connector or wire bonding area
    • H01L2224/8592—Applying permanent coating, e.g. protective coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15173—Fan-out arrangement of the internal vias in a single layer of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Variable-Direction Aerials And Aerial Arrays (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Details Of Aerials (AREA)

Description

半導体装置に関する。
従来、配線基板に半導体素子を搭載した半導体装置が知られている。ミリ波帯等の高周波回路を有する半導体素子（チップ）を搭載する配線基板には、高周波回路に接続されるアンテナが形成され、そのアンテナはボンディングワイヤを介して半導体素子に接続される。半導体素子及びボンディングワイヤは、配線基板に接着された凹状のキャップにより覆われる（たとえば、特許文献１参照）。
特開２０１１−１１４１９２号公報
ところで、上記のように、半導体素子及びボンディングワイヤをキャップで覆った半導体装置では、半導体素子を搭載した部分への水分等の浸入を十分に防止することが難しく、半導体素子の保護が不十分であった。
本発明の一観点による半導体装置は、互いに対向する第１面及び第２面と、前記第１面に形成されたキャビティと、前記キャビティの周囲の前記第１面に形成された第１パッドと、前記第１面に形成された高周波用の配線とを有する配線基板と、前記キャビティ内に搭載された半導体素子と、前記半導体素子と前記第１バッドとを接続するボンディングワイヤと、前記第１面、前記半導体素子、前記ボンディングワイヤ、及び前記高周波用の配線の表面に沿って、膜状に設けられた第１の保護膜と、前記第１面に取着され、前記半導体素子と前記ボンディングワイヤを覆うキャップと、を有し、前記高周波用の配線は前記キャップから露出している。
本発明の一観点によれば、配線基板に半導体素子が搭載された半導体装置の信頼性を向上できる。
（ａ）は半導体装置の概略平面図、（ｂ）は半導体装置の概略断面図。 半導体装置の製造工程を説明するための概略断面図。 半導体装置の製造工程を説明するための概略断面図。 半導体装置の製造工程を説明するための概略断面図。 半導体装置の製造工程を説明するための概略断面図。 半導体装置の製造工程を説明するための概略断面図。 別の半導体装置の概略平面図。 別の半導体装置の概略断面図。 別の半導体装置の概略断面図。 （ａ）（ｂ）は別の半導体装置の概略断面図。 別の半導体装置の概略断面図。
以下、一実施形態を添付図面を参照して説明する。
なお、添付図面は、部分的に拡大して示している場合があり、寸法，比率などは実際と異なる場合がある。また、断面図では、各部材の断面構造を分かりやすくするために、一部のハッチングを省略している。
図１（ａ）に示すように、半導体装置１０は、配線基板２０と、半導体素子（チップ）３１とを備えている。配線基板２０は、たとえば矩形板状に形成されている。配線基板２０には矩形状の凹部（キャビティ）２１が形成され、この凹部２１内に半導体素子３１が実装されている。
図１（ｂ）に示すように、凹部２１の深さは、半導体素子３１の厚さとほぼ同じとなるように設定されている。つまり、凹部２１は、配線基板２０の上面２０ａと半導体素子３１の上面３１ａがほぼ面一となるように形成されている。
半導体素子３１は、例えば、シリコンウエハに所要のデバイスプロセスを施して形成された複数のデバイスを各デバイス単位にダイシングして得られたシリコンチップ（「ダイ」ともいう。）である。この半導体素子３１は、外部接続のための電極パッド（図示略）が形成されている上面３１ａを上にしたフェイスアップの態様で、凹部２１内に搭載されている。例えば、半導体素子３１は、凹部２１の底面に塗布した導電性ペースト（エポキシ系樹脂等の熱硬化性樹脂にＡｇやＣｕ等の金属微粒子を分散させてペースト状にしたもの）を半導体素子３１を搭載後に硬化した接着剤により、凹部２１内に固定されている。
図１（ａ）に示すように、配線基板２０の上面２０ａであって凹部２１の周囲には複数（図では６個）の電極パッド２２が形成されている。電極パッド２２の材料は例えば銅、銅を含む合金である。半導体素子３１の上面３１ａに形成された電極パッド（図示略）は、ボンディングワイヤ３２を介して電極パッド２２と接続されている。ボンディングワイヤ３２の材料は、たとえば金（Ａｕ）である。
配線基板２０には、アンテナ２３が形成されている。アンテナ２３は、上記複数の電極パッド２２のうちの１つの電極パッド２２ａに接続されている。この電極パッド２２ａは、ボンディングワイヤ３２を介して半導体素子３１に接続されている。したがって、半導体素子３１は、ボンディングワイヤ３２と電極パッド２２を介してアンテナ２３に接続されている。
本実施形態において、配線基板２０は、後述する複数の配線層を有する多層配線基板である。アンテナ２３は、配線基板２０の上面２０ａに形成された配線２４と、配線基板２０の内部に形成された複数の配線層の一部の配線と、これらの配線を接続するビアとにより構成されている。
図１（ａ）では、配線基板２０の上面２０ａの配線層（図１（ｂ）に示す配線層５４）が示されている。この配線層５４は、上記の電極パッド２２，２２ａ、アンテナ２３を構成する配線２４、電極パッド２２に接続された配線２５、を含む。アンテナ２３の配線２４は、たとえば、半導体素子３１が収容された凹部２１に沿って延び中央部が電極パッド２２に接続された配線部２４ａと、その配線部の両端から配線基板２０の端部に向って延びる配線部２４ｂ，２４ｃ，を有している。
配線基板２０について説明する。
図１（ｂ）に示すように、配線基板２０はコア基板４１を有している。
コア基板４１は、例えば補強材であるガラスクロス（ガラス織布）にエポキシ樹脂を主成分とする熱硬化性の絶縁性樹脂を含浸させ硬化させた、いわゆるガラスエポキシ基板である。補強材としてはガラスクロスに限らず、例えばガラス不織布、アラミド織布、アラミド不織布、液晶ポリマ（Liquid Crystal Polymer：ＬＣＰ）織布やＬＣＰ不織布を用いることができる。また、熱硬化性の絶縁性樹脂としては、エポキシ樹脂に限らず、例えばポリイミド樹脂やシアネート樹脂などの絶縁性樹脂を用いることができる。
コア基板４１は、上面４１ａと下面４１ｂの間を貫通する貫通孔４２ａ，４２ｂを有している。貫通孔４２ａ，４２ｂ内には、貫通電極４３ａ，４３ｂが形成されている。貫通電極４３ａ，４３ｂの材料は、たとえば銅や銅合金である。
コア基板４１の上面４１ａには配線層４４が形成され、下面４１ｂには配線層４５が形成されている。これら配線層４４，４５は、貫通電極４３ａ，４３ｂを介して互いに電気的に接続されている。配線層４４，４５は、上記のアンテナ２３を形成する配線４４ａ，４５ａを含む。
コア基板４１の上面４１ａ側には、絶縁層５１，配線層５２，絶縁層５３，配線層５４がこの順番で積層されている。絶縁層５１，５３の材料は、たとえばエポキシ樹脂やポリイミド樹脂等の絶縁性樹脂である。配線層５２，５４の材料は、たとえば銅である。配線層５４は、図１（ａ）に示す配線２４、配線２５、電極パッド２２，２２ａを含む。配線層５２は、上記アンテナ２３を形成する配線５２ａを含む。配線層５２は絶縁層５１を貫通するビア５５を介して配線層４４に接続されている。配線５２ａは絶縁層５１を貫通するビア５５ａを介して配線４４ａに接続されている。配線層５４は絶縁層５３を貫通するビア５６を介して配線層５２に接続されている。配線２４は絶縁層５３を貫通するビア５６ａを介して配線５２ａに接続されている。
同様に、コア基板４１の下面４１ｂ側には、絶縁層６１，配線層６２，絶縁層６３，配線層６４がこの順番で積層されている。絶縁層６１，６３の材料は、たとえばエポキシ樹脂やポリイミド樹脂等の絶縁性樹脂である。配線層６２，６４の材料は、たとえば銅である。配線層６２は、上記アンテナ２３を形成する配線６２ａを含む。配線層６２は絶縁層６１を貫通するビア６５を介して配線層４５に接続されている。配線６２ａは絶縁層６１を貫通するビア６５ａを介して配線４５ａに接続されている。配線層６４は絶縁層６３を貫通するビア６６を介して配線層６２に接続されている。
上記の配線４４ａ，４５ａ，５２ａ，６２ａを平面視した形状は、図１（ａ）に示す配線２４の形状と等しい。なお、図１（ｂ）では、配線２４，５２ａを接続する１つのビア５６ａが示されているが、配線２４，５２ａは複数のビア５６ａにより接続されている。他の配線４４ａ，４５ａ，６２ａについても同様に、複数のビア５５ａ，６５ａ、貫通電極４３ａにより接続されている。
このように、各配線層５４，５２，４４，４５，６２の一部の配線２４，５２ａ，４４ａ，４５ａ，６２ａと、それらを接続するビア５６ａ，５５ａ，６５ａ及び貫通電極４３ａは、上記のアンテナ２３を構成する。
配線基板２０と半導体素子３１とボンディングワイヤ３２は、保護膜７１により被覆されている。図１（ｂ）に示すように、配線基板２０の上面２０ａは、保護膜７１ａ（第１の保護膜）により被覆されている。この保護膜７１ａは、半導体素子３１の表面、ボンディングワイヤ３２を被覆する。さらに、保護膜７１ａは、半導体素子３１が搭載された状態の凹部２１において露出する底面２１ａと内側面２１ｂを被覆する。そして、保護膜７１ａは、配線基板２０の上面２０ａ、半導体素子３１、ボンディングワイヤ３２、配線２４の表面に沿って膜状に設けられている。配線基板２０の下面２０ｂは、保護膜７１ｂ（第２の保護膜）により被覆されている。そして、保護膜７１ｂは、配線基板２０の下面２０ｂ、配線層６４の表面に沿って膜状に設けられている。また、図１（ａ）に示すように、配線基板２０の側面２０ｃは、保護膜７１ｃ（第３の保護膜）により被覆されている。保護膜７１ｃは、配線基板２０の側面２０ｃに沿って膜状に設けられている。各保護膜７１ａ〜７１ｃは、連続的に形成されている。なお、図１（ａ）において、上面２０ａ上の保護膜７１ａを省略している。
保護膜７１の材料は、たとえば、パラキシリレン系樹脂，アクリル系樹脂，フッ素樹脂である。これらの膜は、電気的に低誘電率であり、絶縁性を有している。また、保護膜７１の誘電率は、配線基板２０のコア基板４１や絶縁層５１，５３，６１，６３の誘電率より低い。保護膜７１（７１ａ〜７１ｃ）の膜厚は、数μｍ（たとえば、１〜３μｍ）である。たとえば、パラキシリレン系樹脂の誘電率は、２〜３である。
配線基板２０の下面２０ｂを覆う保護膜７１ｂには、配線層６４に対応し、その配線層６４の一部を接続パッドＰ１として露出する開口部７１Ｘが形成されている。接続パッドＰ１には、外部接続端子８１が接続されている。外部接続端子８１は、たとえばはんだボールである。
上記の半導体装置１０の作用を説明する。
図１（ｂ）に示すように、配線基板２０の上面２０ａと半導体素子３１の上面３１ａとがほぼ同じ高さとなっている。したがって、短いボンディングワイヤ３２により、半導体素子３１と配線基板２０に形成されたアンテナ２３とを接続することができる。これにより、半導体素子３１とアンテナ２３との間において伝送される高周波信号の品質低下が抑制される。
配線基板２０の上面２０ａ、半導体素子３１の表面、ボンディングワイヤ３２は、保護膜７１により被覆されている。保護膜７１は、低誘電率で絶縁性を有する膜である。そして、保護膜７１の膜厚は、数μｍである。このような保護膜７１は、アンテナ２３やボンディングワイヤ等の経路により伝達される高周波信号に対する影響が少ない。
そして、配線基板２０の上面２０ａに形成された配線層５４，半導体素子３１，ボンディングワイヤ３２は、保護膜７１により被覆されている。したがって、レジスト膜やキャップ等を用いることなく、配線層５４，半導体素子３１，ボンディングワイヤ３２に対する水分等の異物の付着や酸化等を防止することができる。
次に、上記の半導体装置の製造工程を説明する。
なお、各図において、工程の説明に必要な符号を付し、一部の符号を省略することがある。
先ず、図２に示す構造を形成するまでの工程を説明する。
たとえばコア基板４１となる銅張積層板に貫通孔４２ａ，４２ｂを形成し、電解めっきやペースト充填などの方法により貫通孔４２ａ，４２ｂ内に貫通電極４３ａ，４３ｂを形成する。銅張積層板は、たとえばプリプレグの両面に銅箔を載せ、加熱加圧することで形成される。貫通孔４２ａ，４２ｂは、たとえばレーザ加工機やドリル機により形成される。続いて、たとえばサブトラクティブ法により、コア基板４１の上面４１ａに配線層４４を形成するとともに、コア基板４１の下面４１ｂに配線層４５を形成する。配線層４４，４５はそれぞれアンテナを構成する配線４４ａ，４５ａを含む。なお、配線層４４，４５を、例えばセミアディティブ法、アディティブ法により形成してもよい。
次に、図３に示す構造を形成するまでの工程を説明する。
たとえばビルドアップ法により、絶縁層５１，５３，６１，６３、配線層５２，５４，６２，６４、ビア５５，５６，６５，６６を形成する。
先ず、コア基板４１の上面４１ａと配線層４４を覆う絶縁層５１を形成するとともに、コア基板４１の下面４１ｂと配線層４５を覆う絶縁層６１を形成する。絶縁層５１，６１は、たとえばコア基板４１の上面４１ａと下面４１ｂをそれぞれ樹脂フィルムにて覆い、その樹脂フィルムを硬化することにより形成される。樹脂フィルムの材料は、例えばエポキシ樹脂やポリイミド樹脂等の熱硬化性樹脂であり、例えばＢ−ステージ状態（半硬化状態）のものである。これらの樹脂フィルムを減圧雰囲気にてプレス装置等によりコア基板４１の上面４１ａと下面４１ｂとに向って加圧し、加熱して樹脂を硬化させることにより、絶縁層５１，６１が形成される。
次に、絶縁層５１，６１に開口部を、たとえばレーザ加工機により形成する。次に、ビア５５，５５ａ，６５，６５ａ及び配線層５２（配線５２ａ），６２（配線６２ａ）を形成する。ビア５５，５５ａ，６５，６５ａ及び配線層５２（配線５２ａ），６２（配線６２ａ）は、たとえばセミアディティブ法により形成される。同様に、絶縁層５１と配線層５２（配線５２ａ）を覆う絶縁層５３を形成するとともに、絶縁層６１と配線層６２（配線６２ａ）を覆う絶縁層６３を形成する。それらの絶縁層５３，６３に開口部を形成し、ビア５６，５６ａ，６６及び配線層５４（配線２４），６４（配線６４ａ）を形成する。これにより、上面２０ａと下面２０ｂとにそれぞれ配線層５４，６４が露出した配線基板２０が形成される。
次に、図４に示すように、配線基板２０の上面２０ａから、たとえばルータ加工機等による切削加工によって、半導体素子３１（図１（ｂ）参照）に対応する深さの凹部２１を形成する。
次に、図５に示すように、凹部２１内に半導体素子３１を搭載する。たとえば、凹部２１の底面に導電性ペースト等の接着剤を塗布し、半導体素子３１を搭載する。そして、接着剤を硬化することにより、半導体素子３１を凹部２１内に固定する。次に、半導体素子３１の上面３１ａに形成されたパッド（図示略）と、配線基板２０の上面２０ａに形成した電極パッド２２，２２ａを、ボンディングワイヤ３２により接続する。
次に、図６に示すように、保護膜７１を形成する。保護膜７１は、真空プロセスにより形成される。たとえば、図５に示す構造体（配線基板２０、半導体素子３１及びボンディングワイヤ３２）を真空チャンバーに収容し、その真空チャンバー内に反応性の高いガスを供給する。これにより、構造体（配線基板２０，半導体素子３１，ボンディングワイヤ３２）に対し、その構造体の形状に応じた保護膜７１が形成される。このとき、配線基板２０の下面２０ｂにおいて露出する配線層６４の一部を、レジスト膜等のマスクにて覆い、保護膜７１の形成後にマスクを除去する。これにより、保護膜７１（７１ｂ）に開口部７１Ｘを形成し、その開口部７１Ｘから露出する配線層６４を接続パッドＰ１とする。その接続パッドＰ１にはんだ等のペーストを塗布し、リフローして図１（ｂ）に示す外部接続端子８１を形成する。保護膜７１は、高い耐熱性（たとえば、３５０℃以上）を有している。このため、外部接続端子８１を形成するとき等のリフローの際の熱による影響を受けにくい。
以上記述したように、本実施形態によれば、以下の効果を奏する。
（１）配線基板２０の凹部（キャビティ）２１には半導体素子３１が搭載されている。配線基板２０の上面２０ａにはアンテナ２３の配線２４が形成され、この配線２４は電極パッド２２ａとボンディングワイヤ３２を介して半導体素子３１に接続されている。配線基板２０の上面２０ａの配線２４、半導体素子３１、及びボンディングワイヤ３２は、保護膜７１（７１ａ）により被覆されている。したがって、レジスト膜やキャップ等を用いることなく、配線層５４，半導体素子３１，ボンディングワイヤ３２に対する水分等の異物の付着や酸化等を防止することができる。これにより、半導体装置１０の信頼性を向上できる。
（２）保護膜７１（７１ａ）は、低誘電率で絶縁性を有する膜である。そして、保護膜７１の膜厚は、数μｍである。このような保護膜７１は、アンテナ２３やボンディングワイヤ３２等の経路により伝達される高周波信号に対する影響が少ない。そして、配線基板２０の上面２０ａに形成された配線層５４，半導体素子３１，ボンディングワイヤ３２は、保護膜７１により被覆されている。したがって、レジスト膜やキャップ等を用いることなく、配線層５４，半導体素子３１，ボンディングワイヤ３２に対する異物の付着や酸化等を防止することができる。したがって、キャップなどで半導体素子３１及びボンディングワイヤ３２を覆う必要がないため、半導体装置１０を小型化することができる。
（３）半導体装置１０は、たとえば携帯電話などの電子機器に搭載される。このため、半導体装置１０を搭載する電子機器の大型化を抑制することができる。
（４）配線基板２０の上面２０ａと半導体素子３１の上面３１ａとがほぼ同じ高さとなっている。したがって、短いボンディングワイヤ３２により、半導体素子３１と配線基板２０に形成されたアンテナ２３とを接続することができる。これにより、半導体素子３１とアンテナ２３との間において伝送される高周波信号の品質低下を抑制することができる。
（別の実施形態）
尚、上記各実施形態は、以下の態様で実施してもよい。
・上記実施形態に対し、アンテナ２３の形状を適宜変更してもよい。
たとえば、図７に示すように、配線基板２０に形成されたアンテナ２３は、矩形枠状に形成された配線２４を有している。なお、図示及び説明を省略するが、上記実施形態と同様に、アンテナ２３は配線基板２０内部の配線層の一部の配線を含み、それらの配線は、配線２４と同様の形状に形成されている。このアンテナ２３の配線は、電極パッド２２ａとボンディングワイヤ３２を介して半導体素子３１に接続されている。なお、アンテナの形状を例えば矩形状としてもよい。また、アンテナを構成する配線層の数を適宜変更してもよい。たとえば、配線基板２０の上面に形成した配線層によりアンテナを構成してもよい。
・上記実施形態において、凹部２１の深さは、その凹部２１に収容される半導体素子３１の厚さに応じて設定されればよい。
したがって、図８に示す半導体装置１００のように、複数の絶縁層５１，５３を貫通し、更にコア基板４１を切削加工して凹部２１を形成してもよい。このように形成した凹部（キャビティ）２１によって半導体素子３１の上面３１ａの高さを配線基板２０の上面２０ａの高さとほぼ一致させ、短いボンディングワイヤ３２によって半導体素子３１と配線基板２０の電極パッド２２，２２ａとを接続し、半導体素子３１とアンテナ２３（配線２４）とを接続することができる。
・上記実施形態に対し、図９に示す半導体装置１１０のように、配線基板２０の下面２０ｂを覆うソルダーレジスト９１を形成し、そのソルダーレジスト９１を保護膜７１により覆うようにしてもよい。保護膜７１の誘電率は、ソルダーレジスト９１の誘電率より低い。このように形成された半導体装置１１０は、上記実施形態と同様の効果を奏する。
詳述すると、この半導体装置１１０は、配線基板２０と、配線基板２０の凹部２１に実装された半導体素子３１を有している。半導体素子３１の上面３１ａに形成された電極パッド（図示略）は、ボンディングワイヤ３２を介して、配線基板２０の上面２０ａに形成された電極パッド２２ａに接続されている。配線基板２０には、アンテナ２３が形成され、そのアンテナ２３に含まれる配線２４は、電極パッド２２ａとボンディングワイヤ３２を介して半導体素子３１に接続されている。
配線基板２０は、コア基板４１と、コア基板４１の上面４１ａに積層された絶縁層５１，５３，配線層５２，５４と、コア基板４１の下面４１ｂに積層された絶縁層６１，６３、配線層６２，６４を有している。絶縁層６３と配線層６４はソルダーレジスト９１により覆われている。ソルダーレジスト９１は保護膜７１（７１ｂ）により覆われている。ソルダーレジスト９１と保護膜７１（７１ｂ）には、配線層６４の一部を接続パッドＰ１として露出する開口部９１Ｘ，７１Ｘが形成されている。ソルダーレジスト９１の開口部９１Ｘと保護膜７１の開口部７１Ｘは互いに同じ形状であり、たとえば配線層６４の一部を覆うマスクを除去することにより形成される。接続パッドＰ１には外部接続端子８１が形成されている。
・上記実施形態に対し、コア基板４１の上面４１ａ側に積層した絶縁層と配線層の層数を適宜変更してもよい。同様に、コア基板４１の下面４１ｂ側に積層した絶縁層と配線層の層数を適宜変更してもよい。
・上記実施形態に対し、コア基板４１を複数の絶縁層及び配線層により構成してもよい。その場合、アンテナ２３は、コア基板を形成する各配線層の一部の配線を含み、それらの配線は図１（ｂ）に示すビア５５ａ，５６ａ，６５ａと同様のビアや貫通電極４３ａにより電気的に接続される。
・図１（ｂ）に示した、コア基板４１の上面４１ａ側の配線層及び絶縁層の層数は一例であり、適宜変更してもよい。同様に、コア基板４１の下面４１ｂ側の配線層及び絶縁層の層数を適宜変更してもよい。
・上記実施形態に対し、たとえば樹脂材を含む塗料をスプレーにて図５に示す構造体（配線基板２０、半導体素子３１、ボンディングワイヤ３２）に吹き付け、それを硬化することにより保護膜７１を形成してもよい。
・上記実施形態に対し、保護膜７１が覆う面を適宜設定してもよい。
たとえば、図１０（ａ）に示す半導体装置１２０のように、配線基板２０の側面２０ｃを露出する、つまり図１（ｂ）に示す保護膜７１ｃを省略してもよい。たとえば、複数の半導体装置を形成する構造体の上面と下面に保護膜７１（７１ａ，７１ｂ）を形成し、その構造体を個片化して複数の半導体装置を形成する。このようにして形成された半導体装置においても、上記実施形態と同様の効果が得られる。
また、図１０（ｂ）に示す半導体装置１３０のように、配線基板２０の上面２０ａと半導体素子３１とボンディングワイヤ３２を保護膜７１（７１ａ）にて覆い、配線基板２０の側面２０ｃと下面２０ｂを露出するようにしてもよい。また、側面２０ｃを露出し下面２０ｂを覆うソルダーレジストが露出するようにしてもよい。このようにして形成された半導体装置においても、上記実施形態と同様の効果が得られる。
・上記実施形態に対し、半導体素子３１やボンディングワイヤ３２に対する接触を防止するようにしてもよい。
たとえば図１１に示すように、半導体装置１４０は、キャップ１４１を有している。キャップ１４１は、半導体素子３１及びボンディングワイヤ３２より外側であって、保護膜７１（７１ａ）の上面に、接着剤１４２によって取着されている。キャップ１４１は、凹状に成形された中空状に形成され、半導体素子３１及びボンディングワイヤ３２を覆っている。そして、アンテナ２３の配線２４とこれを覆う保護膜７１ｄは、キャップ１４１によって覆われることなく露出している。キャップ１４１の材料は、耐熱性を有する樹脂であり、たとえばエポキシ系樹脂である。接着剤１４２は、耐熱性を有する樹脂であり、例えばエポキシ系樹脂等の熱硬化性樹脂である。なお、保護膜７１の誘電率は、キャップ１４１や接着剤１４２の誘電率より低い。キャップ１４１と接着剤１４２は、外部接続端子８１を形成する際のリフロー温度（例えば、２４０〜２６０℃前後）に耐え得るものである。このキャップ１４１は、半導体素子３１やボンディングワイヤ３２に対して、半導体装置１４０外部からの接触等を防止する。半導体素子３１やボンディングワイヤ３２に対する接触は、半導体素子３１の損傷やボンディングワイヤ３２の断線の要因となる。したがって、キャップ１４１により、半導体装置１４０の信頼性向上を図ることができる。なお、キャップ１４１に対して配線２４が露出するため、キャップ１４１はアンテナ２３の特性に影響しない。
なお、このようなキャップ１４１を、上記各形態に適用してもよい。たとえば、配線基板２０の側面２０ｃを覆う保護膜７１ｃや下面２０ｂを覆う保護膜７１ｂを省略してもよい。また、下面２０ｂをソルダーレジスト９１（図９参照）にて覆うようにしてもよい。
・上記実施形態に対し、コア基板４１の材料を適宜変更してもよい。たとえば、ガラス、セラミック等の基板を用いてもよい。
２０ 配線基板
２０ａ 上面（第１面）
２０ｂ 下面（第２面）
２０ｃ 側面
２２，２２ａ 電極パッド
２３ アンテナ
２４ 配線
２１ 凹部（キャビティ）
３１ 半導体素子
３２ ボンディングワイヤ
４４ａ，４５ａ，５２ａ，６２ａ 配線
４３ａ 貫通電極
５５ａ，５６ａ，６５ａ ビア
７１，７１ａ〜７１ｃ 保護膜
７１Ｘ 開口部
Ｐ１ 接続パッド

Claims (7)

  1. 互いに対向する第１面及び第２面と、前記第１面に形成されたキャビティと、前記キャビティの周囲の前記第１面に形成された電極パッドと、前記第１面に形成された高周波用の配線とを有する配線基板と、
    前記キャビティ内に搭載された半導体素子と、
    前記半導体素子と前記電極パッドとを接続するボンディングワイヤと、
    前記第１面、前記半導体素子、前記ボンディングワイヤ、及び前記高周波用の配線の表面に沿って、膜状に設けられた第１の保護膜と、
    前記第１面に取着され、前記半導体素子と前記ボンディングワイヤを覆うキャップと、
    を有し、
    前記高周波用の配線は前記キャップから露出していること、
    を特徴とする半導体装置。
  2. 前記高周波用の配線はアンテナであり、該アンテナは前記第１の保護膜により被覆されていること、
    を特徴とする請求項１に記載の半導体装置。
  3. 前記配線基板の第１面と対向する第２面に形成された接続パッドと、
    前記接続パッドを露出する開口部を有し、前記第２面を覆う第２の保護膜と、
    を備えたことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記配線基板の第１面と対向する第２面に形成された接続パッドと、
    前記接続パッドを露出する開口を有し前記第２面を覆うソルダーレジスト膜と、
    前記ソルダーレジスト膜を被覆する第２の保護膜と、
    を備えたことを特徴とする請求項１または２に記載の半導体装置。
  5. 前記第１の保護膜及び前記第２の保護膜と連続し、前記配線基板の側面を覆う第３の保護膜を備えたこと、
    を特徴とする請求項３または４に記載の半導体装置。
  6. 前記配線基板は複数の配線層を有する多層配線基板であり、
    前記高周波用の配線は、前記複数の配線層の配線と接続されて高周波用のアンテナを構成すること、
    を特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
  7. 前記第１の保護膜は、パラキシリレン系樹脂、アクリル系樹脂、フッ素樹脂の何れか１つの樹脂であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
JP2014018663A 2014-02-03 2014-02-03 半導体装置 Active JP6247106B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2014018663A JP6247106B2 (ja) 2014-02-03 2014-02-03 半導体装置
US14/590,252 US9245856B2 (en) 2014-02-03 2015-01-06 Semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2014018663A JP6247106B2 (ja) 2014-02-03 2014-02-03 半導体装置

Publications (2)

Publication Number Publication Date
JP2015146388A JP2015146388A (ja) 2015-08-13
JP6247106B2 true JP6247106B2 (ja) 2017-12-13

Family

ID=53755477

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2014018663A Active JP6247106B2 (ja) 2014-02-03 2014-02-03 半導体装置

Country Status (2)

Country Link
US (1) US9245856B2 (ja)
JP (1) JP6247106B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019181187A1 (ja) * 2018-03-20 2019-09-26 京セラ株式会社 配線基板

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144094A (ja) * 1984-12-18 1986-07-01 株式会社東芝 回路基板の製造方法
JPH1056190A (ja) * 1996-08-08 1998-02-24 Canon Inc 光起電力素子及びその製造方法
US8674462B2 (en) * 2007-07-25 2014-03-18 Infineon Technologies Ag Sensor package
JP5231382B2 (ja) * 2009-11-27 2013-07-10 新光電気工業株式会社 半導体装置
JP5440513B2 (ja) * 2011-01-11 2014-03-12 富士通株式会社 パッケージドデバイス
JP5730159B2 (ja) * 2011-08-25 2015-06-03 京セラ株式会社 アンテナ基板およびアンテナモジュール
JP5703245B2 (ja) * 2012-02-28 2015-04-15 株式会社東芝 無線装置、それを備えた情報処理装置および記憶装置

Also Published As

Publication number Publication date
US20150221599A1 (en) 2015-08-06
JP2015146388A (ja) 2015-08-13
US9245856B2 (en) 2016-01-26

Similar Documents

Publication Publication Date Title
CN106165554B (zh) 印刷电路板、封装基板及其制造方法
KR102380304B1 (ko) 전자부품 내장 기판 및 그 제조방법
US9867296B2 (en) Printed circuit board and package substrate
JP4055717B2 (ja) 半導体装置およびその製造方法
JP6133549B2 (ja) 配線基板及び配線基板の製造方法
KR20180090527A (ko) 반도체 패키지와 그 제조 방법
JP5427305B1 (ja) 部品内蔵基板及びその製造方法並びに実装体
WO2007126090A1 (ja) 回路基板、電子デバイス装置及び回路基板の製造方法
US10051740B2 (en) Wiring substrate and method for manufacturing same
JP6228851B2 (ja) 配線基板、配線基板の製造方法
JP6669330B2 (ja) 電子部品内蔵型印刷回路基板及びその製造方法
US9491871B2 (en) Carrier substrate
JP5176676B2 (ja) 部品内蔵基板の製造方法
JP2012147032A (ja) 基板の製造方法
JP4438389B2 (ja) 半導体装置の製造方法
JP6247106B2 (ja) 半導体装置
US20150351247A1 (en) Package board and method for manufacturing the same
JP6315681B2 (ja) 部品内蔵基板及びその製造方法並びに実装体
TWI778056B (zh) 佈線基板和製造佈線基板的方法
KR101283747B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2007115952A (ja) インターポーザ基板及びその製造方法
US20240188216A1 (en) Circuit board, method for manufacturing circuit board, and electronic device
JP2007115951A (ja) インターポーザ基板及びその製造方法
KR101231443B1 (ko) 인쇄회로기판 및 그의 제조 방법
JP2015225912A (ja) 部品内蔵基板及びその製造方法並びに実装体

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20160909

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20170613

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170718

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170810

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20171101

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20171116

R150 Certificate of patent or registration of utility model

Ref document number: 6247106

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150