JP6227010B2 - 撮像装置、撮像システム、および、撮像装置の製造方法 - Google Patents

撮像装置、撮像システム、および、撮像装置の製造方法 Download PDF

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Description

本発明は、撮像装置、撮像システム、および、撮像装置の製造方法に関する。
接合型電界効果トランジスタを用いた撮像装置が提案されている。特許文献１には、複数の画素を備える撮像装置が記載されている。それぞれの画素が接合型電界効果トランジスタを有する。特許文献１に記載の接合型電界効果トランジスタにおいては、チャネル領域が、表面ゲート領域と埋め込みゲート領域とに挟まれている。そして、埋め込みゲート領域が途切れる場所で、チャネル領域がドレイン領域とつながっている。
特許文献２には、接合型電界効果トランジスタを形成する方法が記載されている。特許文献１に記載の方法によれば、接合型電界効果トランジスタの表面ゲート領域、チャネル領域、および、ソース・ドレイン領域は、互いに異なるレジストパターンをマスクに用いたイオン注入によって形成される。
特開２００７−１６５７３６号公報 特開２００６−１９６７８９号公報
特許文献1に記載の接合型電界効果トランジスタにおいて、チャネル領域のドレイン側の端は埋め込みゲート領域の端の位置によって決まる。一方で、チャネル領域のソース側の端はソース領域の位置によって決まる。したがって、ソース領域の形成に用いられるマスクと埋め込みゲート領域の形成に用いられるマスクとの間でアライメントずれが生じると、チャネル長が変化する可能性がある。そのため、接合型電界効果トランジスタの特性にばらつきが生じるという課題がある。
特許文献２に記載の方法において、表面ゲート領域の形成に用いられるマスクとチャネル領域の形成に用いられるマスクとの間でアライメントずれが生じると、チャネル幅が変化する可能性がある。そのため、接合型電界効果トランジスタの特性にばらつきが生じるという課題がある。
上記の課題に鑑み、本発明は、接合型電界効果トランジスタの特性のばらつきが低減された撮像装置を提供することを目的とする。
本発明の１つの側面に係る実施形態は、半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置の製造方法であって、第１の開口を規定する第１のマスクを用いて前記半導体基板に不純物を導入することにより、前記接合型電界効果トランジスタのゲート領域を形成する工程と、第２の開口を規定する第２のマスクを用いて前記半導体基板に不純物を導入することにより、前記接合型電界効果トランジスタのチャネル領域を形成する工程と、を有し、前記第２の開口は、前記チャネル領域のソース側の部分に対応するソース側部分と前記チャネル領域のドレイン側の部分に対応するドレイン側部分とを含み、前記半導体基板の表面と平行な面への前記第１の開口の正射影と、前記面への前記第２の開口の正射影とが交差し、前記面への前記ソース側部分の正射影、および、前記面への前記ドレイン側部分の正射影が、それぞれ、前記第１のマスクの前記面への正射影と重なり、前記ゲート領域は、互いに異なる深さに形成される表面ゲート領域と埋め込みゲート領域とを含み、前記ゲート領域を形成する工程は、それぞれが前記第１のマスクを用い、かつ、イオン注入エネルギーが互いに異なる複数のイオン注入工程を含み、前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに前記チャネル領域を形成し、前記第１の開口は、前記第１のマスクによって分割された複数の開口を含み、前記面への前記複数の開口の正射影のそれぞれが、前記第２の開口の正射影と交差し、前記ソース側部分の正射影は、前記第１のマスクのうち、前記複数の開口の間にある部分の前記面への正射影と重なり、前記複数の開口に対応して形成される複数の前記埋め込みゲート領域の間の空乏層によって、前記チャネル領域の前記ソース側の部分と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成されるように、前記複数の開口の間隔が定められる、ことを特徴とする。
本発明の別の側面に係る実施形態は、半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置の形成方法であって、前記半導体基板に前記接合型電界効果トランジスタのゲート領域を形成する工程と、前記半導体基板に前記接合型電界効果トランジスタのチャネル領域を形成する工程と、を有し、前記半導体基板の表面と平行な面への、前記ゲート領域を形成する工程において不純物が導入される第１領域の正射影と、前記面への、前記チャネル領域を形成する工程において不純物が導入される第２領域の正射影とが交差し、前記面において、前記第２領域の正射影のソース側の部分、および、ドレイン側の部分が、それぞれ、前記第１領域の正射影から突出し、前記ゲート領域は、互いに異なる深さに形成される表面ゲート領域と埋め込みゲート領域とを含み、前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに前記チャネル領域を形成し、前記第１領域の正射影は、間隔をおいて配された複数の部分を含み、前記第２領域の正射影の前記ソース側部分は、前記複数の部分の間にあり、前記複数の部分に対応して形成される複数の前記埋め込みゲート領域の間の空乏層によって、前記チャネル領域の前記ソース側の部分と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成されるように、前記複数の部分の間隔が定められる、ことを特徴とする。
本発明のさらに別の側面に係る実施形態は、半導体基板に配された接合型電界効果トランジスタと光電変換部と前記光電変換部からの電荷を受けるフローティングディフュージョン領域とをそれぞれが含む複数の画素を備える撮像装置であって、前記接合型電界効果トランジスタはゲート領域とチャネル領域とを含み、前記半導体基板の表面と平行な面への前記ゲート領域の正射影と、前記面への前記チャネル領域の正射影とが交差し、前記面において、チャネル領域の正射影のソース側の部分、および、ドレイン側の部分が、それぞれ、前記ゲート領域の正射影から突出し、前記ゲート領域は、前記接合型電界効果トランジスタのソース領域を挟むように配され、かつ、互いに電気的に接続された複数の領域を含み、前記面への前記複数の領域の正射影のそれぞれが、前記チャネル領域の正射影と交差し、前記フローティングディフュージョン領域が、前記複数のゲート領域を互いに電気的に接続する、ことを特徴とする。
本発明のさらに別の側面に係る実施形態は、半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置であって、前記接合型電界効果トランジスタは、それぞれ異なる深さに配された、表面ゲート領域と埋め込みゲート領域とチャネル領域とを含み、前記チャネル領域は、前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに配され、前記半導体基板の表面と平行な面への前記表面ゲート領域の正射影、および、前記埋め込みゲート領域の正射影が、それぞれ、前記面への前記チャネル領域の正射影と交差し、前記表面ゲート領域および前記埋め込みゲート領域のそれぞれが、前記接合型電界効果トランジスタのソース領域を挟むように配され、かつ、互いに電気的に接続された複数の領域を含み、前記面への前記複数の領域の正射影のそれぞれが、前記チャネル領域の正射影と交差し、前記埋め込みゲート領域の前記複数の領域の間の空乏層によって、前記ソース領域と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成される、ことを特徴とする。
本発明によれば、接合型電界効果トランジスタの特性のばらつきを低減することができる。
撮像装置の平面構造を模式的に表す図である。 撮像装置の断面構造を模式的に表す図である。 撮像装置の断面構造を模式的に表す図である。 撮像装置の製造方法を説明するための図である。 撮像装置の製造に用いられるマスクを模式的に表す図である。 撮像装置の平面構造、および、断面構造を模式的に表す図である。 撮像装置の平面構造を模式的に表す図である。 撮像装置の断面構造を模式的に表す図である。 撮像装置の製造方法を説明するための図である。 撮像システムのブロック図である。
本発明に係る１つの実施例は、複数の画素を有する撮像装置である。それぞれの画素が、接合型電界効果トランジスタ（以下、ＪＦＥＴと呼ぶ）を含む。ＪＦＥＴは、それぞれ半導体基板に形成された、ゲート領域、チャネル領域、ドレイン領域、および、ソース領域を含む。ＪＦＥＴにおいては、ゲート領域の導電型は、チャネル領域、ドレイン領域、および、ソース領域の導電型と異なる。本実施例では、チャネル電流の方向が半導体基板の表面と平行である横型ＪＦＥＴが用いられる。
本発明に係る実施例においては、ゲート領域、および、チャネル領域の構造、あるいは、それらの製造方法に特徴がある。具体的には、平面視において、ゲート領域とチャネル領域とが互いに交差するように形成される。本明細書において、平面視における部品の配置、あるいは、形状に言及する場合は、当該部品を半導体基板の表面と平行な面への正射影したときの、当該面における配置、あるいは、形状のことを意味する。つまり、ゲート領域の半導体基板の表面に平行な面への正射影と、チャネル領域の半導体基板の表面に平行な面への正射影とが、当該面において交差する。半導体基板の表面は、半導体領域と絶縁体との界面である。
２つの領域が交差するとは、それぞれの領域が互いを横断するように配置されることである。言い換えると、２つの領域が交差するとは、一方の領域の少なくとも２つの部分が、他方の領域から突出しており、かつ、他方の領域の少なくとも２つの部分が一方の領域から突出していることである。一方の領域が他方の領域を内包する場合には、両者は交差していない。
また、本発明に係る実施例の製造方法では、複数のマスクを用いてゲート領域とチャネル領域とを形成する。そして、当該複数のマスクは、平面視において、互いに交差する開口を有する。
このような構成によれば、ゲート領域を形成するために用いられるマスクと、チャネル領域を形成するために用いられるマスクとの間で、アライメントずれが生じても、ゲート領域とチャネル領域との交差部分の形状はほとんど変化しない。つまり、ＪＦＥＴのチャネル長、および、チャネル幅の変動を小さくすることができる。その結果、ＪＦＥＴの特性のばらつきを低減することができる。
以下、本発明の実施例について図面を用いて説明する。以下に説明される実施例では、ゲート領域がＰ型であり、チャネル領域、ドレイン領域、および、ソース領域がＮ型である。もちろん、本発明に係る実施例は、以下に説明される実施例のみに限定されない。例えば、各半導体領域の導電型を逆にしてもよい。また、以下のいずれかの実施例の一部の構成を、他の実施例に追加した例、あるいは他の実施例の一部の構成と置換した例も本発明の実施例である。
図１は、本実施例の撮像装置の平面構造を模式的に表す図である。図１には、１つの画素が示されている。画素は、フォトダイオードなどの光電変換部、転送トランジスタ、リセットトランジスタ、ＪＦＥＴを含む。本実施例の撮像装置は、図１に示された画素を複数備える。
本実施例の光電変換部は、フォトダイオードである。フォトダイオードは、半導体基板の表面に形成されたＮ型半導体領域１、および、Ｎ型半導体領域１の下に配されたＰ型半導体領域２を含む。Ｎ型半導体領域１とＰ型半導体領域２とは、ＰＮ接合を構成する。入射光によって発生したホールが、信号電荷として、Ｐ型半導体領域２に蓄積される。Ｐ型半導体領域２に蓄積された信号電荷は、フローティングディフュージョン領域３（以下、ＦＤ領域３）に転送される。ＦＤ領域３はＰ型の半導体領域である。転送ゲート電極４は、Ｐ型半導体領域２からＦＤ領域３へ信号電荷を転送する。
ＪＦＥＴは、Ｐ型のゲート領域９、Ｎ型のチャネル領域１０、Ｎ型のソース領域１１を含む。Ｎ型のチャネル領域１０の少なくとも一部に、ゲート領域９の電圧によって制御されるチャネルが形成される。本実施例のＪＦＥＴは、複数のゲート領域９を有する。チャネル領域１０は、平面視において、複数のゲート領域９のそれぞれと交差する。チャネル領域１０は、ソース側からドレイン側に渡ってゲート領域９を横断するように配される。チャネル領域１０の一部（図１の領域１０ｄ）が、ＪＦＥＴのドレイン領域を構成する。ゲート領域９とチャネル領域１０との交差部分にＪＦＥＴのチャネルが形成される。ソース領域１１の不純物濃度は、チャネル領域１０の不純物濃度より高い。ソース領域１１は、コンタクトプラグ１２を介して、出力線１４に電気的に接続される。ＦＤ領域３は、ゲート領域９と電気的に接続される。このような構成により、ＪＦＥＴはＦＤ領域３の電圧に応じた信号を出力線１４に出力する。
リセットＭＯＳトランジスタは、Ｐ型のドレイン領域５、Ｐ型のソース領域７、ゲート電極８を含む。ドレイン領域５は、コンタクトプラグ６を介して、リセットドレイン配線１３に電気的に接続される。リセットＭＯＳトランジスタのソース領域７は、ＪＦＥＴのゲート領域９に電気的に接続される。このような構成により、リセットＭＯＳトランジスタは、ＪＦＥＴのゲートの電圧をリセットする。リセット用のトランジスタとして、ＭＯＳトランジスタを用いるのが簡単である。なお、リセット用のトランジスタには、ＪＦＥＴなど他のトランジスタを用いてもよい。
本実施例のＪＦＥＴは、平面視において、複数のゲート領域９を備える。平面視において、ソース領域１１を挟むように複数のゲート領域９が配される。つまり、ソース領域１１の半導体基板の表面と平行な面への正射影が、複数のゲート領域９の当該面への正射影の間に位置する。また、本実施例のＪＦＥＴは複数のドレイン領域を含む。より詳細には、チャネル領域１０が複数のドレイン側の部分１０ｄを有する。複数のドレイン領域のそれぞれは、複数のゲート領域９の対応する１つに対して、ソース領域１１とは反対側に配される。そして、複数のゲート領域９のそれぞれに対応してチャネルが形成される。平面視において、複数のゲート領域９が互いに平行に配置されることが好ましい。複数のゲート領域９は、同導電型の半導体領域によって互いに電気的に接続される。本実施例では、ＦＤ領域３およびリセットＭＯＳトランジスタのソース領域７が、複数のゲート領域９を互いに電気的に接続する。
このような構成により、ＪＦＥＴの実効的なチャネル幅を大きくすることができる。つまり、ＪＦＥＴの駆動力を高くすることができるため、撮像装置を高速に駆動することができる。なお、ＪＦＥＴの備えるゲート領域は１つだけでもよい。具体的には、図１に示された２つのゲート領域９のうちいずれか一方と、それに対応するドレイン領域を削除してもよい。
図２は、本実施例の撮像装置の断面構造を模式的に表す図である。図２は、図１における直線Ａ−Ｂに沿った断面構造を模式的に示している。図１と同じ部分には、同じ符号を付してある。
図２には半導体基板１００が示されている。半導体基板１００の上には、不図示の絶縁膜が配される。半導体基板１００の表面ＳＲは、半導体基板１００と不図示の絶縁膜との界面である。図２の紙面に平行であり、かつ、表面ＳＲに平行な方向が、チャネル長方向である。
Ｎ型半導体領域１５にフォトダイオードおよびＪＦＥＴが形成される。ＪＦＥＴのドレイン電流はＮ型半導体領域１５を介して供給される。図示されていないが、Ｎ型半導体領域１５にドレイン電流を供給するためのドレイン電流供給部が、画素エリアの外部、または、画素エリア内の一部に形成されている。ドレイン電流供給部は、例えば半導体基板と配線とを接続するコンタクトプラグである。
Ｎ型半導体領域１５の下には、Ｎ型半導体領域１５よりも不純物濃度の高いＮ型半導体領域１６が配される。Ｎ型半導体領域１６により、半導体基板の抵抗を下げることができる。そのため、このような構成によれば、ＪＦＥＴへ供給するドレイン電流による半導体基板の電圧降下を低減できる。そのため、半導体基板の電圧が場所ごとに異なるために生じるシェーディングなどのノイズを抑制することができる。結果として、画質を向上させることができる。また、ＪＦＥＴのドレイン電流を大きくすることができる。結果として、撮像装置の高速駆動が可能になる。
なお、チャネル領域１０の一部１０ｄが省略され、Ｎ型半導体領域１５の一部がドレイン領域を構成してもよい。平面視において、チャネルが形成される領域と隣り合って配されたＮ型の半導体領域がドレイン領域である。
本実施例のＪＦＥＴのゲート領域９は、表面ゲート領域９−１と、埋め込みゲート領域９−２とを含む。表面ゲート領域９−１と、埋め込みゲート領域９−２とはいずれもＰ型である。表面ゲート領域９−１と、埋め込みゲート領域９−２とは、互いに異なる深さに配される。チャネル領域１０が、表面ゲート領域９−１と、埋め込みゲート領域９−２との中間の深さに配される。このような構成によって、横型ＪＦＥＴが構成される。横型ＪＦＥＴにおいては、図２に示されるように、チャネル長方向が半導体基板の表面と平行である。
表面ゲート領域９−１と埋め込みゲート領域９−２とは互いに電気的に接続される。両者の接続部は、平面視においてチャネル領域１０と重ならないように配される。このような構成によれば、ＪＦＥＴのチャネルを両方のゲート領域から制御することが可能になる。
平面視において、表面ゲート領域９−１と、埋め込みゲート領域９−２とは互いに重なっている。つまり、半導体基板の表面に平行な面への表面ゲート領域９−１の正射影と、当該面への埋め込みゲート領域９−２の正射影とが一致する。このような構成によれば、表面ゲート領域９−１と、埋め込みゲート領域９−２とを同一のマスクで形成することができる。そのため、ＪＦＥＴの特性のばらつきを抑えるのに有利である。
なお、表面ゲート領域９−１の正射影と、埋め込みゲート領域９−２の正射影とが一致していなくてもよい。例えば、平面視において表面ゲート領域９−１とチャネル領域１０とが交差し、一方で、埋め込みゲート領域はチャネル領域１０を内包するように、これらの領域が配置されてもよい。このような場合には、表面ゲート領域と埋め込みゲート領域とは別々のマスクを用いて形成される。
なお、表面ゲート領域９−１、あるいは、埋め込みゲート領域９−２のいずれか一方が省略されてもよい。また、本実施例では、平面視における複数のゲート領域９のそれぞれが、表面ゲート領域９−１と埋め込みゲート領域９−２とを含む。しかし、少なくとも１つのゲート領域９が表面ゲート領域９−１と埋め込みゲート領域９−２とを含む構成でもよい。
図３（ａ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図３（ａ）は、図１における直線Ｃ−Ｄに沿った断面構造を模式的に示している。図１および図２と同じ部分には、同じ符号を付してある。図３（ａ）の紙面に平行であり、かつ、表面ＳＲに平行な方向が、チャネル幅方向である。
図３（ａ）が示すように、ソース領域１１の下において、チャネル領域１０とＮ型半導体領域１５との間にはＰ型半導体領域が配されていない。しかし、チャネル領域１０とＮ型半導体領域１５とは、電気的に分離されている。具体的に、図２に示された２つの埋め込みゲート領域９−２とＮ型半導体領域１５との間に形成される空乏層によって、チャネル領域１０とＮ型半導体領域１５との間にはポテンシャルバリアが形成される。これにより、両者の間のオーミックな導通は防がれる。実際には、ＪＦＥＴのチャネル領域１０とＮ型半導体領域１５との間の、表面ＳＲに対して垂直な方向の電気的抵抗が、ＪＦＥＴのソースとドレインと間のチャネル長方向の電気的抵抗よりも十分に大きくなるように、ポテンシャル設計がなされることが好ましい。
図３（ｂ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図３（ｂ）は、図１における直線Ｅ−Ｆに沿った断面構造を模式的に示している。図１乃至図３（ａ）と同じ部分には、同じ符号を付してある。図３（ｂ）の紙面に平行であり、かつ、表面ＳＲに平行な方向が、チャネル幅方向である。
先述の通り、表面ゲート領域９−１と埋め込みゲート領域９−２とは互いに電気的に接続される。本実施例においては、同導電型の半導体領域が、表面ゲート領域９−１と埋め込みゲート領域９−２とを電気的に接続する。例えば、図３（ｂ）において、ＦＤ領域３、および、リセットＭＯＳトランジスタのソース領域７が、表面ゲート領域９−１と埋め込みゲート領域９−２とを電気的に接続するように、基板の深い位置にまで延在してもよい。また、図３（ｂ）では表面ゲート領域９−１と埋め込みゲート領域９−２とが離間して配されているが、表面ゲート領域９−１と埋め込みゲート領域９−２とが、表面ＳＲに垂直な方向の不純物の拡散により連続して形成されてもよい。
本実施例においては、図１に示される平面構造において、ゲート領域９とチャネル領域１０とが交差している。換言すると、半導体基板の表面と平行な面へのゲート領域９の正射影と、半導体基板の表面と平行な面へのチャネル領域１０の正射影とが交差している。
ゲート領域９とチャネル領域１０とが交差するとは、それぞれの領域が互いを横断するように配置されることである。言い換えると、ゲート領域９の少なくとも２つの部分が、チャネル領域１０から突出しており、かつ、チャネル領域１０の少なくとも２つの部分がゲート領域９から突出していることである。
また、図１の平面視において、チャネル領域１０のうち、２つのゲート領域９の間に配された部分が、チャネル領域１０のソース側の部分１０ｓである。ゲート領域９に対してソース側の部分１０ｓとは反対側に配された部分が、チャネル領域１０のドレイン側の部分１０ｄである。図２においても、ソース側の部分１０ｓ、および、ドレイン側の部分１０ｄが、それぞれ示されている。そして、チャネル領域１０のソース側の部分１０ｓ、および、ドレイン側の部分１０ｄは、いずれも、ゲート領域９と重なっていない。換言すると、チャネル領域１０の正射影のソース側の部分１０ｓと、同じくドレイン側の部分１０ｄとが、それぞれ、ゲート領域９の正射影から突出している。そのため、図２が示すように、ＪＦＥＴのチャネル長はゲート領域９の端によって規定される。そして、図３（ｂ）が示すように、ＪＦＥＴのチャネル幅はチャネル領域１０の端によって規定される。
このような構成によれば、ゲート領域９を形成するために用いられるマスクと、チャネル領域１０を形成するために用いられるマスクとの間で、アライメントずれが生じても、ＪＦＥＴのチャネルの形状はほとんど変化しない。つまり、ＪＦＥＴのチャネル長、および、チャネル幅の変動を小さくすることができる。その結果、ＪＦＥＴの特性のばらつきを低減することができる。
図２において、ＪＦＥＴのソース領域１１からの電子は、表面ゲート領域９−１と埋め込みゲート領域９−２との間に形成されるチャネルを図２のチャネル長方向に沿って流れ、最終的にＮ型半導体領域１５に流れ出す。このチャネル電流の大きさは、基本的には、ソース領域１１の電圧、ゲート領域９の電圧、ドレイン領域であるＮ型半導体領域１５の電圧、ならびに、チャネル長、および、チャネル幅によって決まる。
本実施例においては、ＪＦＥＴのチャネル長、および、チャネル幅は、図１におけるゲート領域９とチャネル領域１０との交差部分である２つの長方形によって決まる。交差部分の長方形のチャネル長方向の辺の長さがチャネル長である。チャネル電流は双方に流れるので、交差部分の長方形のチャネル幅方向の辺の長さの２倍がチャネル幅となる。
本実施例では、ゲート領域９は互いに平行な２つの長方形であり、チャネル領域１０も長方形である。ゲート領域９とチャネル領域１０とはお互いにオーバーサイズで重なりあうように配置される。つまり、ゲート領域９は図１のチャネル幅方向においてチャネル領域１０に対してオーバーサイズであり、一方、チャネル領域１０は図１のチャネル長方向においてゲート領域９に対してオーバーサイズである。そのため、ゲート領域９とチャネル領域１０とを形成する時に用いられるマスクにアライメントずれが生じたとしても、交差部分の長方形の形状はほとんど変わらない。したがって、ＪＦＥＴを形成するプロセスにおいて、アライメントずれに起因する、ＪＦＥＴの電気的特性の変動を低減することができる。
電気的特性の変動を低減できる効果は、ゲート領域９、および、チャネル領域１０の形状に依存しない。この効果は、平面視において、ゲート領域９とチャネル領域１０とが交差していることによって得られるものである。好適には、図１が示すように、平面視におけるゲート領域９の外縁が、それぞれチャネル幅方向に沿った、２本の平行な線分を含むとよい。このような構成により、電気的特性の変動をより低減することができる。また、好適には、図１が示すように、平面視におけるチャネル領域１０の外縁は、それぞれチャネル長方向に沿った、２本の平行な線分を含むとよい。このような構成により、電気的特性の変動をより低減することができる。さらに、ゲート領域９、および、チャネル領域１０が矩形であれば、これらを形成する時に用いるマスクの形成が容易になる。また、平面視におけるゲート領域９およびチャネル領域１０の外縁が、曲線を含んでいてもよい。このような構成によれば、マスクのローテーションによるアライメントずれに対して、特性の変動を低減することができる。
ＪＦＥＴのチャネル長は、ドレイン側の端とソース側の端との距離で決まる。そのため、平面視において、ゲート領域９の両側に、チャネル領域１０のドレイン側の部分およびソース側の部分が分かれて配されることで、電気的特性の変動を低減できる効果が得られる。つまり、チャネル領域１０の正射影のソース側の部分と、同じくドレイン側の部分とが、それぞれ、ゲート領域の正射影から突出していることにより、上述の電気的特性の変動を低減できる効果が得られるのである。
続いて、本実施例の撮像装置の製造方法の例を説明する。図４は、撮像装置の製造方法を説明するための図である。図４（ａ）〜（ｃ）は、それぞれ、図１の直線Ａ−Ｂに沿った断面構造を模式的に示している。図１乃至図３と同じ部分には、同じ符号を付してある。
図４（ａ）に示される工程では、ＪＦＥＴのゲート領域９を形成する。この工程では、第１の開口２０９を規定する第１のマスク１７が用いられる。第１のマスク１７は、例えば、フォトリソグラフィ法を用いてフォトレジストをパターニングすることによって得られる。
ボロンなど、アクセプタとなる不純物を、第１の開口２０９を通して半導体基板１００へ導入する。これにより、半導体基板１００の第１の開口２０９に対応した領域に、ゲート領域９が形成される。例えば、第１のマスク１７を用いたイオン注入によりゲート領域９を形成できる。イオン注入エネルギーの互いに異なる複数回のイオン注入を行うことにより、表面ゲート領域９−１と、埋め込みゲート領域９−２とを互いに異なる深さに形成する。イオン注入エネルギーが高いほど、半導体基板１００の深くに半導体領域を形成できる。所定のイオン注入エネルギーを選択することにより、表面ゲート領域９−１と埋め込みゲート領域９−２とが、半導体基板１００の表面ＳＲに垂直な方向の不純物の拡散によって互いに電気的に接続されるように形成される。
なお、半導体基板１００への不純物の導入には、イオン注入の他にも、熱拡散などの半導体プロセスを用いることができる。ゲート領域９を形成した後、第１のマスク１７を除去する。
図４（ｂ）に示される工程では、ＪＦＥＴのチャネル領域１０を形成する。この工程では、第２の開口２１０を規定する第２のマスク１８が用いられる。第２のマスク１８は、例えば、フォトリソグラフィ法を用いてフォトレジストをパターニングすることによって得られる。
リンやヒ素など、ドナーとなる不純物を、第２の開口２１０を通して半導体基板１００へ導入する。これにより、半導体基板１００の第２の開口２１０に対応した領域に、チャネル領域１０が形成される。例えば、第２のマスク１８を用いたイオン注入によりチャネル領域１０を形成できる。この場合、イオン注入エネルギーを調整することにより、チャネル領域１０を、表面ゲート領域９−１と、埋め込みゲート領域９−２との中間の深さに形成することができる。チャネル領域１０を形成した後、第２のマスク１８を除去する。
図４では図示されていないが、第３の開口２０３、２０７を規定する第３のマスク１９を用いて、複数のゲート領域９を互いに電気的に接続するＰ型の半導体領域を形成してもよい。第３のマスク１９は、例えば、フォトリソグラフィ法を用いてフォトレジストをパターニングすることによって得られる。
本実施例では、ＦＤ領域３、および、リセットＭＯＳトランジスタのソース領域７が、第３のマスク１９を用いて形成される。そして、これらの領域が複数のゲート領域９を互いに電気的に接続する。複数のゲート領域９を互いに電気的に接続するＰ型の半導体領域を形成した後、第３のマスク１９を除去する。
図４（ｃ）に示される工程では、チャネル領域１０のソース側の部分と電気的に接続されるソース領域１１を形成する。この工程では、開口２１１を規定するマスク２０が用いられる。このマスク２０はハードマスクである。つまり、マスク２０は、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜等の無機材料で構成された絶縁膜である。
リンやヒ素など、ドナーとなる不純物を、開口２１１を通して半導体基板１００へ導入する。これにより、半導体基板１００の開口２１１に対応した領域に、ソース領域１１が形成される。
上述のように、マスク２０としてハードマスクを用いることで、当該マスクを層間絶縁膜として用いることができる。具体的には、ソース領域１１を形成した後にマスク２０を除去せず、開口２１１にソース領域１１と電気的に接続されるコンタクトプラグ１２を埋め込む。そして、マスク２０の上に、コンタクトプラグ１２と接続される出力線１４を形成する。
次に、上述の第１乃至第３のマスク１７〜１９の平面的な構造、および、相互の位置関係について説明する。図５（ａ）、（ｂ）は、図４に示される工程で用いられる第１乃至第３のマスク１７〜１９を模式的に表す図である。図４と同じ部分には同じ番号を付してある。
図５（ａ）、（ｂ）は、第１の開口２０９と、第２の開口２１０と、第３の開口２０３、２０７とを示している。図５（ｂ）は、第２の開口２１０の各部分を示している。本実施例において、第１の開口２０９と、第２の開口２１０と、第３の開口２０３、２０７とは、いずれも長方形である。第１の開口２０９の外側が、第１の開口２０９を規定する第１のマスク１７である。第２の開口２１０の外側が、第２の開口２１０を規定する第２のマスク１８である。第３の開口２０３、２０７の外側が、第３の開口２０３、２０７を規定する第３のマスク１９である。
図５（ａ）、（ｂ）は、説明のため、第１乃至第３の開口２０９、２１０、２０３、２０７を重ね合わせて示している。これにより、図５（ａ）、（ｂ）は、複数のマスクのアライメントを示している。実際には、各工程において所定の半導体領域を形成した後に、マスクが除去される。そのため、２つ以上のマスクが必ずしも同時に存在するわけではない。
平面視において、第１の開口２０９と、第２の開口２１０とは互いに交差する。つまり、半導体基板１００の表面と平行な面への第１の開口２０９の正射影と、当該面への第２の開口２１０の正射影とが交差する。
図５（ｂ）が示す通り、第２の開口２１０は、チャネル領域１０のソース側の部分に対応するソース側部分２１０ｓと、チャネル領域１０のドレイン側の部分に対応するドレイン側部分２１０ｄとを含む。図５（ｂ）において、第２の開口２１０のうち、２つの第１の開口２０９の間にある部分が、第２の開口２１０のソース側部分２１０ｓである。図５（ｂ）において、左側の第１の開口２０９Ｌの左にある部分、および、右側の第１の開口２０９Ｒの右にある部分が、第２の開口２１０のドレイン側部分２１０ｄである。
平面視において、第２の開口２１０のソース側部分２１０ｓとドレイン側部分２１０ｄとは、それぞれ、第１のマスク１７と重なっている。つまり、半導体基板１００の表面と平行な面へのソース側部分２１０ｓの正射影、および、当該面へのドレイン側部分２１０ｄの正射影が、それぞれ、第１のマスク１７の当該面への正射影と重なっている。そのため、図５が示すように、ＪＦＥＴのチャネル長は第１の開口２０９の端によって規定される。そして、ＪＦＥＴのチャネル幅は第２の開口２１０の端によって規定される。
このような構成によれば、ゲート領域９を形成するために用いられる第１のマスク１７と、チャネル領域１０を形成するために用いられる第２のマスク１８との間で、アライメントずれが生じても、ＪＦＥＴのチャネルの形状はほとんど変化しない。つまり、ＪＦＥＴのチャネル長、および、チャネル幅の変動を小さくすることができる。その結果、ＪＦＥＴの特性のばらつきを低減することができる。
本実施例において、第１の開口２０９は、第１のマスク１７によって分割された複数の開口２０９Ｌ、２０９Ｒを含む。平面視において、複数の開口２０９Ｌ、２０９Ｒのそれぞれが、第２の開口２１０と交差する。つまり、半導体基板１００の表面と平行な面への複数の開口２０９Ｌ、２０９Ｒの正射影のそれぞれが、当該面への第２の開口２１０の正射影と交差する。そして、平面視において、第２の開口２１０のソース側部分は、第１のマスク１７のうち、２つの開口２０９Ｌ、２０９Ｒの間にある部分と重なる。
そして、平面視において、第１の開口２０９が、第３の開口２０３、２０７と部分的に重なる。つまり、半導体基板１００の表面と平行な面への第１の開口２１０の正射影が、当該面への第３の開口２０３、２０７の正射影と部分的に重なる。
このような構成により、ＪＦＥＴの実効的なチャネル幅を大きくすることができる。つまり、ＪＦＥＴの駆動力を高くすることができるため、撮像装置を高速に駆動することができる。
また、平面視において、第２の開口２１０の全体が、第３のマスク１９と重なる。このような構成によれば、第３のマスク１９を用いて半導体基板１００に不純物を導入する時に、チャネル領域１０に導入される不純物の量を低減できる。したがって、複数のゲート領域９を電気的に接続する半導体領域を形成した場合でも、ＪＦＥＴの電気的特性の変動を小さくすることができる。
本実施例の変形例について説明する。図６（ａ）は、本実施例の撮像装置の平面構造を模式的に表す図である。図６（ａ）には、ＪＦＥＴが示されている。図１と同じ部分には同じ符号を付してある。以下に説明する部分を除き、本実施例の構成は、実施例１と同様である。
本実施例では、平面視におけるＪＦＥＴのゲート領域６１の形状が特徴である。具体的には、平面視において、ゲート領域６１が、チャネル領域１０のソース側の部分を囲んでいる。そして、平面視において、ゲート領域６１の２つの部分とチャネル領域１０とが交差している。そして、チャネル領域１０のソース側の部分と、ドレイン側の部分とが、ゲート領域６１と重なっていない。チャネル領域１０のソース側の部分と、同じくドレイン側の部分とが、それぞれ、ゲート領域６１から突出している。そのため、ＪＦＥＴのチャネル長はゲート領域６１の端によって規定される。そして、ＪＦＥＴのチャネル幅はチャネル領域１０の端によって規定される。
このような構成によれば、ゲート領域６１を形成するために用いられるマスクと、チャネル領域１０を形成するために用いられるマスクとの間で、アライメントずれが生じても、ＪＦＥＴのチャネルの形状はほとんど変化しない。つまり、ＪＦＥＴのチャネル長、および、チャネル幅の変動を小さくすることができる。その結果、ＪＦＥＴの特性のばらつきを低減することができる。
図６（ａ）に示された変形例では、ゲート領域６１は平面的に連続していて、かつ、表面ゲート領域と埋め込みゲート領域とは、チャネル領域１０と重ならない部分において、電気的に導通している。そのため、２つのゲート領域を接続する同導電型の半導体領域を形成する工程を省略しつつ、ＪＦＥＴの実効的なチャネル幅を大きくすることができる。例えば、図１に示された実施例におけるＦＤ領域３を形成する工程を省くことができる。
別の変形例について説明する。図６（ｂ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図６（ｂ）には、ＪＦＥＴが示されている。図１と同じ部分には同じ符号を付してある。以下に説明する部分を除き、本実施例の構成は、実施例１と同様である。
図６（ｂ）に示されたＪＦＥＴでは、ゲート領域９が表面ゲート領域９−１と埋め込みゲート領域９−３を含む。埋め込みゲート領域９−３は、平面視において表面ゲート領域９−１とは異なる形状を有するＰ型の半導体領域である。埋め込みゲート領域９−３は、表面ゲート領域９−１と電気的に接続される。図６（ｂ）では、埋め込みゲート領域９−３がチャネル領域１０と平面視において一致している。なお、埋め込みゲート領域９−３がチャネル領域１０を内包するように配置されてもよい。
さらに別の変形例について説明する。図６（ｃ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図６（ｃ）には、ＪＦＥＴが示されている。図１と同じ部分には同じ符号を付してある。以下に説明する部分を除き、本実施例の構成は、実施例１と同様である。図６（ｃ）に示されたＪＦＥＴでは、ゲート領域９が埋め込みゲート領域９−２のみを含む。
これらの変形例においても、平面視においてゲート領域９とチャネル領域１０とが交差する。したがって、ＪＦＥＴの電気的特性のばらつきを低減することができる。
以上に説明した通り、いくつかの実施例では、ＪＦＥＴの特性のばらつきを低減することができる。
別の実施例を説明する。実施例１との相違は、ＪＦＥＴのソース領域の下に、寄生ＪＦＥＴ電流を低減する構造を設けた点である。そこで、実施例１と異なる点のみを説明し、実施例１と同様の部分についての説明は省略する。
図７は、本実施例の撮像装置の平面構造を模式的に表す図である。図７には、ＪＦＥＴが示されている。図７においては、画素の他の構成は図示されていない。実施例１と同様の機能を有する部分には、同じ符号を付してある。
本実施例の画素はＰ型半導体領域２１を備える。Ｐ型半導体領域２１は、平面視においてソース領域１１と重なっている。つまり、半導体基板の表面と平行な面へのＰ型半導体領域２１の正射影は、当該面へのソース領域１１と重なる。また、Ｐ型半導体領域２１は、平面視において、２つのゲート領域９の間に位置する。つまり、半導体基板の表面と平行な面へのＰ型半導体領域２１の正射影は、２つのゲート領域９の当該面への正射影の間に位置する。
図８（ａ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図８（ａ）は、図７における直線Ｇ−Ｈに沿った断面構造を模式的に示している。実施例１、または、図７と同じ部分には、同じ符号を付してある。
図８（ａ）が示す通り、Ｐ型半導体領域２１は、チャネル領域１０より深い位置に配されている。Ｐ型半導体領域２１、および、チャネル領域１０がイオン注入によって形成される場合には、Ｐ型半導体領域２１の深さ方向の不純物濃度のピークが、チャネル領域１０の同じくピークよりも深くに位置する。深さ方向とは、表面ＳＲに垂直な方向である。
本実施例では、Ｐ型半導体領域２１の全体が、埋め込みゲート領域９−２と同じ深さに配される。図８（ａ）では、Ｐ型半導体領域２１と埋め込みゲート領域９−２とは互いに電気的に接続されている。なお、Ｐ型半導体領域２１と埋め込みゲート領域９−２とが連続していてもよい。
図８（ｂ）は、本実施例の撮像装置の断面構造を模式的に表す図である。図８（ｂ）は、図７における直線Ｉ−Ｊに沿った断面構造を模式的に示している。実施例１、または、図７と同じ部分には、同じ符号を付してある。
図８（ｂ）が示す通り、チャネル幅方向において、Ｐ型半導体領域２１はチャネル領域１０の幅よりも広く延在している。本実施例では、Ｐ型半導体領域２１が、リセットＭＯＳトランジスタのソース領域７の下、および、ＦＤ領域３の下に到達している。
なお、本実施例において、図７における直線Ｋ−Ｌに沿った断面構造は、実施例１と同じである。つまり、図３（ｂ）が、本実施例の断面構造を模式的に示している。
このような構造によれば、チャネル領域１０とＮ型半導体領域１５との電気的抵抗を高くすることができる。その結果、ゲート領域９とチャネル領域１０で規定されるチャネル以外の領域を流れる寄生電流を低減することができる。このような寄生電流のゲート電圧に対する依存性は小さいため、寄生電流が大きいとＪＦＥＴの電流電圧特性が低下する。つまり、寄生電流を低減することで、ＪＦＥＴの電流電圧特性を向上させることができる。
Ｐ型半導体領域２１の不純物濃度は、埋め込みゲート領域９−２の不純物濃度より低いことが好ましい。このような不純物濃度の関係であれば、Ｐ型半導体領域２１を形成するときに、マスクのアライメントずれが生じても、ＪＦＥＴの電気的特性の変動を小さく抑えることができる。
本実施例の製造方法は、実施例１の製造方法に、Ｐ型半導体領域２１を形成する工程を追加すればよい。Ｐ型半導体領域２１は、たとえば、図７に示されるようなマスクを用いて形成することができる。
以上に説明した通り、本実施例においては、実施例１の効果に加えて、寄生ＪＦＥＴ電流を低減することができるという効果が得られる。
別の実施例を説明する。実施例１、あるいは、実施例２との相違は、ＪＦＥＴがＬＤＤ構造を有する点である。そこで、実施例１、あるいは、実施例２と異なる点のみを説明し、実施例１、あるいは、実施例２と同様の部分についての説明は省略する。
本実施例の撮像装置の平面構造は、実施例１、または、実施例２と同じである。つまり、図１、または、図７が本実施例の撮像装置の平面構造を模式的に表している。ただし、本実施例においては、図１、および、図７においてゲート領域として示された領域に、Ｎ型半導体領域が配される。
図９は、本実施例の撮像装置の製造方法を説明するための図である。図９（ａ）〜（ｃ）は、それぞれ、図１の直線Ａ−Ｂに沿った断面構造を模式的に示している。すなわち、ＪＦＥＴのチャネル長方向を含む断面を模式的に示している。なお、図９に示された構成に、実施例２のようにＰ型半導体領域２１を付加してもよい。
図９（ａ）に示された工程では、表面ゲート領域９−１と埋め込みゲート領域９−２とを形成する。表面ゲート領域９−１、および、埋め込みゲート領域９−２の形成方法は、実施例１の図４（ａ）に示される工程と同様である。実施例１の説明で述べた通り、この工程では、第１の開口２０９を規定する第１のマスク１７が用いられる。
本実施例では、表面ゲート領域９−１、および、埋め込みゲート領域９−２を形成するときに用いられた第１のマスク１７を使って、Ｎ型半導体領域２２を形成する。たとえば、リンやヒ素などのドナーを第１の開口２０９を通して半導体基板１００にイオン注入する。これにより、半導体基板１００の第１の開口２０９に対応した領域に、Ｎ型半導体領域２２が形成される。
実施例１と同様に、第１のマスク１７は、例えば、フォトリソグラフィ法を用いてフォトレジストをパターニングすることによって得られる。あるいは、第１のマスク１７がハードマスクであってもよい。
Ｎ型半導体領域２２は、平面視において、ゲート領域９と重なる。つまり、半導体基板１００の表面と平行な面へのＮ型半導体領域２２の正射影と、当該面へのゲート領域９の正射影とが一致する。また、Ｎ型半導体領域２２は、表面ゲート領域９−１と、埋め込みゲート領域９−２との中間の深さに配される。表面ゲート領域９−１、埋め込みゲート領域９−２、および、Ｎ型半導体領域２２の形成にイオン注入を用いる場合は、イオン注入エネルギーを制御することによって、Ｎ型半導体領域２２を、表面ゲート領域９−１と埋め込みゲート領域９−２との中間の深さに形成することができる。
図９（ｂ）に示される工程では、実施例１の図４（ｂ）に示される工程と同様に、チャネル領域１０が形成される。チャネル領域１０を形成する工程は、実施例１と同様であるため、詳細な説明は省略する。
図９（ｃ）に示される工程では、ソース領域１１を形成する。ソース領域１１を形成する工程は、実施例１と同様であるため、詳細な説明は省略する。
チャネル領域１０のうち、図９（ａ）の工程では不純物が導入されなかった部分は、電界緩和領域として機能する。N型の半導体領域であるチャネル領域１０とＮ型半導体領域２２とが重なった領域にチャネルが形成される。当該重なった領域には、チャネル領域１０の形成時とＮ型半導体領域２２の形成時との２回の工程で不純物が導入される。そのため、チャネル領域１０の他の部分、つまり、Ｎ型半導体領域２２の形成時に不純物が導入されなかった部分は、相対的に低い不純物濃度を有する。つまり、チャネル領域１０のうち、ゲート領域９に対して突出した部分の不純物濃度を下げることができる。
このようなドレイン領域の不純物濃度が低い構成によれば、ＪＦＥＴのドレイン近傍での電界を緩和することができる。ＪＦＥＴのドレイン近傍に強い電界が生じると、チャネル電流がドレイン近傍においてインパクトイオン化を起こしてキャリアを発生させる。発生したキャリアがＪＦＥＴのゲートや信号電荷を蓄積しているゲート領域９に流れ込むことによって、画素のノイズ成分となる。ＪＦＥＴのドレイン近傍での電界を緩和することで、このようなノイズの原因となるインパクトイオン化が生じることを防止できる。その結果、画素のノイズを低減することができる。
一般にＪＦＥＴのチャネル電流がインパクトイオン化を起こすのは、ドレイン領域に近いピンチオフ領域である。この部分の電界を低減してインパクトイオン化を防止するためには、ドレイン領域の不純物濃度を薄くすることが好適である。
なお、本実施例において、N型半導体領域２２のみでＪＦＥＴのチャネルを形成し、チャネル領域１０を形成しないことも可能である。この場合、N型半導体領域１５の一部がドレイン領域を構成する。また、チャネル領域１０が形成されないので、ＪＦＥＴのチャネル幅は、ＦＤ領域３とリセットトランジスタのＰ型のソース領域７とのチャネル幅方向の距離で規定される。
以上説明したように、本実施例によれば、実施例１の効果に加えて、ノイズを低減することができるという効果が得られる。
本発明に係る撮像システムの実施例について説明する。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、複写機、ファックス、携帯電話、車載カメラ、観測衛星などがあげられる。また、レンズなどの光学系と撮像装置とを備えるカメラモジュールも、撮像システムに含まれる。図１０に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
図１０において、１００１はレンズの保護のためのバリア、１００２は被写体の光学像を撮像装置１００４に結像させるレンズ、１００３はレンズ１００２を通った光量を可変するための絞りである。１００４は上述の各実施例で説明した撮像装置であって、レンズ１００２により結像された光学像を画像データとして変換する。ここで、撮像装置１００４の半導体基板にはＡＤ変換部が形成されているものとする。１００７は撮像装置１００４より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１０において、１００８は撮像装置１００４および信号処理部１００７に、各種タイミング信号を出力するタイミング発生部、１００９はデジタルスチルカメラ全体を制御する全体制御部である。１０１０は画像データを一時的に記憶する為のフレームメモリ部、１０１１は記録媒体に記録または読み出しを行うためのインターフェース部、１０１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１０１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置１００４と、撮像装置１００４から出力された撮像信号を処理する信号処理部１００７とを有すればよい。
本実施例では、撮像装置１００４とＡＤ変換部とが同一の半導体基板に形成された構成を説明した。しかし、撮像装置１００４とＡＤ変換部とが別の半導体基板に設けられていてもよい。また、撮像装置１００４と信号処理部１００７とが同一の半導体基板に形成されていてもよい。
撮像システムの実施例において、撮像装置１００４には、実施例１〜３のいずれかの撮像装置が用いられる。
本発明は上記実施の形態に制限されるものではなく、本発明の精神及び範囲から離脱することなく、様々な変更及び変形が可能である。従って、本発明の範囲を公にするために以下の請求項を添付する。
１００ 半導体基板
１ Ｎ型半導体領域（光電変換部）
２ Ｐ型半導体領域（光電変換部）
９ ゲート領域
１０ チャネル領域
１７ 第１のマスク
１８ 第２のマスク
２０９ 第１の開口
２１０ 第２の開口

Claims (12)

  1. 半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置の製造方法であって、
    第１の開口を規定する第１のマスクを用いて前記半導体基板に不純物を導入することにより、前記接合型電界効果トランジスタのゲート領域を形成する工程と、
    第２の開口を規定する第２のマスクを用いて前記半導体基板に不純物を導入することにより、前記接合型電界効果トランジスタのチャネル領域を形成する工程と、を有し、
    前記第２の開口は、前記チャネル領域のソース側の部分に対応するソース側部分と前記チャネル領域のドレイン側の部分に対応するドレイン側部分とを含み、
    前記半導体基板の表面と平行な面への前記第１の開口の正射影と、前記面への前記第２の開口の正射影とが交差し、
    前記面への前記ソース側部分の正射影、および、前記面への前記ドレイン側部分の正射影が、それぞれ、前記第１のマスクの前記面への正射影と重なり、
    前記ゲート領域は、互いに異なる深さに形成される表面ゲート領域と埋め込みゲート領域とを含み、
    前記ゲート領域を形成する工程は、それぞれが前記第１のマスクを用い、かつ、イオン注入エネルギーが互いに異なる複数のイオン注入工程を含み、
    前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに前記チャネル領域を形成し、
    前記第１の開口は、前記第１のマスクによって分割された複数の開口を含み、
    前記面への前記複数の開口の正射影のそれぞれが、前記第２の開口の正射影と交差し、
    前記ソース側部分の正射影は、前記第１のマスクのうち、前記複数の開口の間にある部分の前記面への正射影と重なり、
    前記複数の開口に対応して形成される複数の前記埋め込みゲート領域の間の空乏層によって、前記チャネル領域の前記ソース側の部分と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成されるように、前記複数の開口の間隔が定められる、
    ことを特徴とする撮像装置の製造方法。
  2. 前記表面ゲート領域と前記埋め込みゲート領域とが互いに電気的に接続される深さに形成されるように、前記イオン注入エネルギーを選択する、
    ことを特徴とする請求項１に記載の撮像装置の製造方法。
  3. 前記表面ゲート領域と前記埋め込みゲート領域とを電気的に接続する第１の半導体領域を形成する工程をさらに有する、
    ことを特徴とする請求項１に記載の撮像装置の製造方法。
  4. 前記ゲート領域を形成する工程において、前記複数の開口に対応する複数のゲート領域を形成し、
    前記複数のゲート領域を互いに電気的に接続する第２の半導体領域を形成する工程をさらに有する、
    ことを特徴とする請求項１乃至請求項３のいずれか一項に記載の撮像装置の製造方法。
  5. 前記第２の半導体領域を形成する工程は、第３の開口を規定する第３のマスクを用いて行われ、
    前記第１の開口の正射影が、前記面への前記第３の開口の正射影と部分的に重なり、
    前記第２の開口の正射影の全体が、前記第３のマスクの前記面への正射影と重なる、
    ことを特徴とする請求項４に記載の撮像装置の製造方法。
  6. 前記チャネル領域のソース側の部分と電気的に接続されるソース領域を形成する工程をさらに含む、
    ことを特徴とする請求項１乃至請求項５のいずれか一項に記載の撮像装置の製造方法。
  7. 前記半導体基板の表面と平行な面への前記第１の開口の正射影と、前記面への前記第２の開口の正射影との重なった部分によって、前記接合型電界効果トランジスタのチャネル長およびチャネル幅を規定する、
    ことを特徴とする請求項１乃至請求項６のいずれか一項に記載の撮像装置の製造方法。
  8. 前記第１の開口の正射影の外縁は互いに平行な２つの線分を含み、
    前記第２の開口の正射影の外縁は互いに平行な２つの線分を含む、
    ことを特徴とする請求項１乃至請求項７のいずれか一項に記載の撮像装置の製造方法。
  9. 半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置の形成方法であって、
    前記半導体基板に前記接合型電界効果トランジスタのゲート領域を形成する工程と、
    前記半導体基板に前記接合型電界効果トランジスタのチャネル領域を形成する工程と、を有し、
    前記半導体基板の表面と平行な面への、前記ゲート領域を形成する工程において不純物が導入される第１領域の正射影と、前記面への、前記チャネル領域を形成する工程において不純物が導入される第２領域の正射影とが交差し、
    前記面において、前記第２領域の正射影のソース側の部分、および、ドレイン側の部分が、それぞれ、前記第１領域の正射影から突出し、
    前記ゲート領域は、互いに異なる深さに形成される表面ゲート領域と埋め込みゲート領域とを含み、
    前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに前記チャネル領域を形成し、
    前記第１領域の正射影は、間隔をおいて配された複数の部分を含み、
    前記第２領域の正射影の前記ソース側部分は、前記複数の部分の間にあり、
    前記複数の部分に対応して形成される複数の前記埋め込みゲート領域の間の空乏層によって、前記チャネル領域の前記ソース側の部分と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成されるように、前記複数の部分の間隔が定められる、
    ことを特徴とする撮像装置の形成方法。
  10. 半導体基板に配された接合型電界効果トランジスタをそれぞれが含む複数の画素を備える撮像装置であって、
    前記接合型電界効果トランジスタは、それぞれ異なる深さに配された、表面ゲート領域と埋め込みゲート領域とチャネル領域とを含み、
    前記チャネル領域は、前記表面ゲート領域と前記埋め込みゲート領域との中間の深さに配され、
    前記半導体基板の表面と平行な面への前記表面ゲート領域の正射影、および、前記埋め込みゲート領域の正射影が、それぞれ、前記面への前記チャネル領域の正射影と交差し、
    前記表面ゲート領域および前記埋め込みゲート領域のそれぞれが、前記接合型電界効果トランジスタのソース領域を挟むように配され、かつ、互いに電気的に接続された複数の領域を含み、
    前記面への前記複数の領域の正射影のそれぞれが、前記チャネル領域の正射影と交差し、
    前記埋め込みゲート領域の前記複数の領域の間の空乏層によって、前記ソース領域と前記埋め込みゲート領域の下の半導体領域との間にポテンシャルバリアが形成される、
    ことを特徴とする撮像装置。
  11. 請求項１０に記載の撮像装置と、
    被写体の光学像を前記撮像装置に結像させるレンズと、
    を備えた撮像システム。
  12. 請求項１０に記載の撮像装置と、
    前記撮像装置から出力される信号を処理する信号処理装置と、
    を備えた撮像システム。
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